JPH04204266A - 電子式電力量計 - Google Patents
電子式電力量計Info
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- JPH04204266A JPH04204266A JP33707290A JP33707290A JPH04204266A JP H04204266 A JPH04204266 A JP H04204266A JP 33707290 A JP33707290 A JP 33707290A JP 33707290 A JP33707290 A JP 33707290A JP H04204266 A JPH04204266 A JP H04204266A
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- 230000005611 electricity Effects 0.000 claims 1
- 239000000969 carrier Substances 0.000 abstract 1
- 230000000295 complement effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 5
- 206010065929 Cardiovascular insufficiency Diseases 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電子式電力量計に関し、特に電圧及び電流をそ
れぞれディジタルデータに変換し１両データの積を積分
して積算電力量を得る電力量計に関する。
れぞれディジタルデータに変換し１両データの積を積分
して積算電力量を得る電力量計に関する。
［従来の技術］
第６図は従来の電子式電力量計の構成を示す図であり、
電圧信号、電流信号に含まれる不要な周波数成分を除去
するフィルタ１．２と、フィルタ１．２より出力される
信号をそれぞれ２値化するΔΣ変調器によるＡ／Ｄコン
バータ３，４と、その出力のハイ、ロウをカウントする
アップダウンカウンタ２５．２６と、アップダウンカウ
ンタ２５．２６の出力をラッチするラッチ回路２７，２
８と、このラッチ回路２７．２８の出力を乗する乗算器
２９と１乗算器２９の出力を累積加減算する累積加減算
器３０と、累積加減算器３０のキャリー出力とボロー出
力によりそれぞれアップダウンカウントしキャリーが出
力されたとき任意の値をプリセット可能なアップダウン
カウンタ１４と、゛アップダウンカウンタ１４の出力を
積算するアップダウン１５と、アップカウンタ１５の内
容を表示する表示部１６を有している。上記のアップダ
ウンカウンタ３０としては実開平２−６４２３６号公報
に示されたパルスカウンタ回路を用いるが。
電圧信号、電流信号に含まれる不要な周波数成分を除去
するフィルタ１．２と、フィルタ１．２より出力される
信号をそれぞれ２値化するΔΣ変調器によるＡ／Ｄコン
バータ３，４と、その出力のハイ、ロウをカウントする
アップダウンカウンタ２５．２６と、アップダウンカウ
ンタ２５．２６の出力をラッチするラッチ回路２７，２
８と、このラッチ回路２７．２８の出力を乗する乗算器
２９と１乗算器２９の出力を累積加減算する累積加減算
器３０と、累積加減算器３０のキャリー出力とボロー出
力によりそれぞれアップダウンカウントしキャリーが出
力されたとき任意の値をプリセット可能なアップダウン
カウンタ１４と、゛アップダウンカウンタ１４の出力を
積算するアップダウン１５と、アップカウンタ１５の内
容を表示する表示部１６を有している。上記のアップダ
ウンカウンタ３０としては実開平２−６４２３６号公報
に示されたパルスカウンタ回路を用いるが。
この回路はアップパルス入力とダウンパルス入力とを備
え、マイクロコンピュータにより加減算を行うパルスカ
ウンタ回路であって、データのプリセットが可能なプリ
セッタブル回路を付加してヒステリシス特性を持たせた
もので、アップパルス入力とダウンパルスが頻繁に入力
されるときは両入力のさ差分の数だけしか出力されない
ので、マイクロコンピュータでの処理回数が少なくて済
む特性を有するアップダウンカウンタである。
え、マイクロコンピュータにより加減算を行うパルスカ
ウンタ回路であって、データのプリセットが可能なプリ
セッタブル回路を付加してヒステリシス特性を持たせた
もので、アップパルス入力とダウンパルスが頻繁に入力
されるときは両入力のさ差分の数だけしか出力されない
ので、マイクロコンピュータでの処理回数が少なくて済
む特性を有するアップダウンカウンタである。
次に動作について説明する。−例としてＡ／Ｄコンバー
タ３，４からのシリアルデータが８データ出力される度
に１回電圧データ、電流データを乗算した場合について
説明する。
タ３，４からのシリアルデータが８データ出力される度
に１回電圧データ、電流データを乗算した場合について
説明する。
アップダウンカウンタ２５．２６は８個のデータが順に
入力される時ハイレベルであれば＋１アツプし、ロウレ
ベルであれば一１ダウンするという動作を行なう。した
がって例えば８個のすべてがハイ（’Ｈｉｇｈ″）なら
＋８，８個のすべてロウ（“Ｌｏｗ”）なら−８となり
、ｒ＋８−０−＋８Ｊ 、 ｒ＋７−１−＋６Ｊ 、
ｒ＋６−２−＋４Ｊ 、 ｒ＋５−３−＋２Ｊ
、 ｒ＋４−４−ＯＪ 。
入力される時ハイレベルであれば＋１アツプし、ロウレ
ベルであれば一１ダウンするという動作を行なう。した
がって例えば８個のすべてがハイ（’Ｈｉｇｈ″）なら
＋８，８個のすべてロウ（“Ｌｏｗ”）なら−８となり
、ｒ＋８−０−＋８Ｊ 、 ｒ＋７−１−＋６Ｊ 、
ｒ＋６−２−＋４Ｊ 、 ｒ＋５−３−＋２Ｊ
、 ｒ＋４−４−ＯＪ 。
ｒ＋３−５−−２Ｊ 、ｒ＋２−６−−４Ｊ 、ｒ＋１
−７−−６Ｊ、ｒ±０−８−−８Ｊの９のレベルのいず
れかを示すことになる。よって−例として電圧側がｒ＋
６−２−＋４Ｊ 、電流側が「＋５−３−＋２Ｊとすれ
ば１乗算結果は４Ｘ２−８と表わされる。尚これは電圧
、電流各々の８データをＶ。−Ｖ７，１ｏ−ｉ７とした
場合に（Ｖｏ ＋ｖ、 ＋ｖ２ ＋Ｖ、 ＋ｖ
４ ＋ｖ 、 ＋ｖ ６＋ Ｖ ７ ） Ｘ （ｉ
０ ＋ ｉ １＋ｉ ２ ＋ ｉ ３ ＋ｉ ４＋ｉ
ｓ 十ｉ ６＋ ｉ ７ ） を計算したことになる。
−７−−６Ｊ、ｒ±０−８−−８Ｊの９のレベルのいず
れかを示すことになる。よって−例として電圧側がｒ＋
６−２−＋４Ｊ 、電流側が「＋５−３−＋２Ｊとすれ
ば１乗算結果は４Ｘ２−８と表わされる。尚これは電圧
、電流各々の８データをＶ。−Ｖ７，１ｏ−ｉ７とした
場合に（Ｖｏ ＋ｖ、 ＋ｖ２ ＋Ｖ、 ＋ｖ
４ ＋ｖ 、 ＋ｖ ６＋ Ｖ ７ ） Ｘ （ｉ
０ ＋ ｉ １＋ｉ ２ ＋ ｉ ３ ＋ｉ ４＋ｉ
ｓ 十ｉ ６＋ ｉ ７ ） を計算したことになる。
［発明が解決しようする課題］
この従来の電子式電力量計では１回路構成が複雑なアッ
プダウンカウンタを多用し、又１乗算器も並列乗算の為
１回路が大きくなりかつ符号処理も複雑となる。
プダウンカウンタを多用し、又１乗算器も並列乗算の為
１回路が大きくなりかつ符号処理も複雑となる。
［課題を解決するための手段］
本発明の電子式電力量計は、入力電圧信号、入力電流信
号に対応した信号を入力し、不要な周波数成分を除去す
る第１．第２のフィルタと、前記第１．第２のフィルタ
の出力を入力し２値化されたシリアルデータを出力する
。ΔΣ変調器による第１．第２のＡ／Ｄコンバータと、
前記ΔΣ変調器による第１．第２のＡ／Ｄコンバータか
らのシリアルデータ中のハイレベルの数を一定期間それ
ぞれカウントする第１．第２のアップカウンタと。
号に対応した信号を入力し、不要な周波数成分を除去す
る第１．第２のフィルタと、前記第１．第２のフィルタ
の出力を入力し２値化されたシリアルデータを出力する
。ΔΣ変調器による第１．第２のＡ／Ｄコンバータと、
前記ΔΣ変調器による第１．第２のＡ／Ｄコンバータか
らのシリアルデータ中のハイレベルの数を一定期間それ
ぞれカウントする第１．第２のアップカウンタと。
前記第１のアップカウンタの出力とラッチしスイッチ制
御信号を出力するプリセッタブルアップカウンタと、前
記第２のアップカウンタの出力データをラッチするラッ
チ回路と、前記ラッチ回路の出力データを変換するデー
タ変換器と、前記プリセッタブルアップカウンタの出力
するスイッチ制御信号により制御され、前記ラッチ回路
の出力と前記データ変換器の出力を切換えるスイッチ回
路と、前記スイッチ回路により選択されたデータを累積
加算し、一定値に達する度にパルスを出力する第１．第
２の累積加算器と、前記ｊ！ｆ！１．第２の累積加算器
からのパルスによりアップダウンしキャリーの出力時に
任意の値をプリセット可能なアップダウンカウンタと、
前「己アップダウンカウンタのキャリー出力をアップカ
ウントする第３のアップカウンタと、前記第３のアップ
カウンタの内容を表示する表示部を備えている。
御信号を出力するプリセッタブルアップカウンタと、前
記第２のアップカウンタの出力データをラッチするラッ
チ回路と、前記ラッチ回路の出力データを変換するデー
タ変換器と、前記プリセッタブルアップカウンタの出力
するスイッチ制御信号により制御され、前記ラッチ回路
の出力と前記データ変換器の出力を切換えるスイッチ回
路と、前記スイッチ回路により選択されたデータを累積
加算し、一定値に達する度にパルスを出力する第１．第
２の累積加算器と、前記ｊ！ｆ！１．第２の累積加算器
からのパルスによりアップダウンしキャリーの出力時に
任意の値をプリセット可能なアップダウンカウンタと、
前「己アップダウンカウンタのキャリー出力をアップカ
ウントする第３のアップカウンタと、前記第３のアップ
カウンタの内容を表示する表示部を備えている。
また本発明の電子式電力量計は、電圧、電流入力に対応
した信号を入力し、不要な周波数成分を除去する第１．
第２のフィルタと、前記第１．第２のフィルタの出力を
入力し、シリアルデータを出力する。ΔΣ変調器による
第１．第２のＡ／Ｄコンバータと、前記ΔΣ変調器によ
る第２のＡ／Ｄコンバータのシリアルデータ出力を入力
しクロックに従ってデータをシフトするシフトレジスタ
と、前記シフトレジスタの各データのうちの１つを順次
選択するスイッチと、前記スイッチからの出力と前記Δ
Σ変調器による第１のＡ／Ｄコンバータの出力とを乗す
る乗算器と、前記乗算器からの出力を累積加減算し一定
値に達する度にキャリーまたはボローを出力する累積加
減算器と、前記累積加減算器からのキャリー出力とボロ
ー出力によりそれぞれアップ・ダウンカウントし、一定
の値に達する度にキャリーを出力すると共にキャリーの
出力時に任意の値をプリセット可能なアップダウンカウ
ンタと、前記アップダウンカウンタのキャリー出力をア
ップカウントするアップカウンタと、前記アップカウン
タの内容を表示する表示部を備えている。
した信号を入力し、不要な周波数成分を除去する第１．
第２のフィルタと、前記第１．第２のフィルタの出力を
入力し、シリアルデータを出力する。ΔΣ変調器による
第１．第２のＡ／Ｄコンバータと、前記ΔΣ変調器によ
る第２のＡ／Ｄコンバータのシリアルデータ出力を入力
しクロックに従ってデータをシフトするシフトレジスタ
と、前記シフトレジスタの各データのうちの１つを順次
選択するスイッチと、前記スイッチからの出力と前記Δ
Σ変調器による第１のＡ／Ｄコンバータの出力とを乗す
る乗算器と、前記乗算器からの出力を累積加減算し一定
値に達する度にキャリーまたはボローを出力する累積加
減算器と、前記累積加減算器からのキャリー出力とボロ
ー出力によりそれぞれアップ・ダウンカウントし、一定
の値に達する度にキャリーを出力すると共にキャリーの
出力時に任意の値をプリセット可能なアップダウンカウ
ンタと、前記アップダウンカウンタのキャリー出力をア
ップカウントするアップカウンタと、前記アップカウン
タの内容を表示する表示部を備えている。
更に本発明は、上記の発明において前記ラッチ回路を排
し、前記シフトレジスタの各データのうち１つを順次選
択するように前記スイッチを接続している。
し、前記シフトレジスタの各データのうち１つを順次選
択するように前記スイッチを接続している。
なお別の本発明は、上記２つの発明において。
ΔΣ変調器による第１のＡ／Ｄコンバータの出力の後に
シフトレジスタを備えている。
シフトレジスタを備えている。
［実施例］
次に゛本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。フ
ィルタ１．２により不要な成分を除去された電圧信号と
電流信号は、ΔΣ変調器によるＡ／Ｄコンバータ３．４
により第７図に示す如く２値化されたシリアルデータと
して出力される。
ィルタ１．２により不要な成分を除去された電圧信号と
電流信号は、ΔΣ変調器によるＡ／Ｄコンバータ３．４
により第７図に示す如く２値化されたシリアルデータと
して出力される。
ここで−例としてこのシリアルデータが８データ出力さ
れる度に１回電圧、電流データを乗算し累積加算する場
合を説明する。
れる度に１回電圧、電流データを乗算し累積加算する場
合を説明する。
゛アップカウンタ５，６は８個のデータ中ハイレベルの
数をカウントして４ビツトの２道データとして出力する
。プリセッタブルカウンタ７、ラッチ８はアップカウン
タ５．６のデータをそれぞれラッチする。データ変換器
９は入力と出力が互いにデータ数の補数となるように変
換する変換器であり、この場合ラッチ８の出力を入力し
、第８図に示すデータを出力する。スイッチ１０．１１
はブリセクタプルアップカウンタフの２３桁がローレベ
ルのとき、ｂ、ｂ’側に接続され ／１イレベルのとき
ａ、ａ’側に接続される。累積加算器１２．１３はクロ
ックの立上りで毎回加算処理を行ない、一定値になる度
にパルスを出力する。アップダウンカウンタ１４は累積
加算器１２．１３からのパルスによりアップ・ダウンカ
ウントし、キャリーが出力されたとき任意の値をプレセ
ットする（前述の文献参照）。アップカウンタ１５はア
ップダウンカウンタ１４のキャリー出力をカウントシ１
表示部１６はアップカウンタ１５の内容を表示する。
数をカウントして４ビツトの２道データとして出力する
。プリセッタブルカウンタ７、ラッチ８はアップカウン
タ５．６のデータをそれぞれラッチする。データ変換器
９は入力と出力が互いにデータ数の補数となるように変
換する変換器であり、この場合ラッチ８の出力を入力し
、第８図に示すデータを出力する。スイッチ１０．１１
はブリセクタプルアップカウンタフの２３桁がローレベ
ルのとき、ｂ、ｂ’側に接続され ／１イレベルのとき
ａ、ａ’側に接続される。累積加算器１２．１３はクロ
ックの立上りで毎回加算処理を行ない、一定値になる度
にパルスを出力する。アップダウンカウンタ１４は累積
加算器１２．１３からのパルスによりアップ・ダウンカ
ウントし、キャリーが出力されたとき任意の値をプレセ
ットする（前述の文献参照）。アップカウンタ１５はア
ップダウンカウンタ１４のキャリー出力をカウントシ１
表示部１６はアップカウンタ１５の内容を表示する。
ここで具体的に８個のシリアルデータ中Ｉ＼イレベルの
数が電圧側６個、電流側５個の時を説明する。プリセッ
タブルアップカウンタ７は、第９図に示すように、ラッ
チ値後は２０ 、 ２．１．２２゜２３の各桁が０．１
．１．０となっている。２３桁が′０１すなわちロウで
あるから、スイッチ１０．１１はす、ｂ’側に接続され
ており、ラッチ後の２つ目のクロックの立上り迄す、ｂ
’側となっている。つまりラッチ８の出力（データとし
ては「５」）が累積加算器１３に、データ変換器９の出
力（データとしては「３」）が累積加算器１２にそれぞ
れ２回加算される。次にラッチ後の２つ目のクロックの
立上りによりブリセクタプルアップカウンタ７の２３桁
は“１°すなわちハイとなるので、スイッチ１０．１１
はそれぞれａ、 ａパ側に接続されて次のラットのタ
イミング迄の６凹めクロックの間に、データ変換器９の
出力が累積加算器１３に、ラッチ８の出力が累積加算器
１２にそれぞれ６回加算される。
数が電圧側６個、電流側５個の時を説明する。プリセッ
タブルアップカウンタ７は、第９図に示すように、ラッ
チ値後は２０ 、 ２．１．２２゜２３の各桁が０．１
．１．０となっている。２３桁が′０１すなわちロウで
あるから、スイッチ１０．１１はす、ｂ’側に接続され
ており、ラッチ後の２つ目のクロックの立上り迄す、ｂ
’側となっている。つまりラッチ８の出力（データとし
ては「５」）が累積加算器１３に、データ変換器９の出
力（データとしては「３」）が累積加算器１２にそれぞ
れ２回加算される。次にラッチ後の２つ目のクロックの
立上りによりブリセクタプルアップカウンタ７の２３桁
は“１°すなわちハイとなるので、スイッチ１０．１１
はそれぞれａ、 ａパ側に接続されて次のラットのタ
イミング迄の６凹めクロックの間に、データ変換器９の
出力が累積加算器１３に、ラッチ８の出力が累積加算器
１２にそれぞれ６回加算される。
以上の事を数式で表わすと、累積加算器１２は（３＋３
）＋ （５＋５＋５＋５＋５＋５）−３６となり、累積
加算器１３は（５＋５）＋ （３＋３＋３＋３＋３＋３
）−２８となり、累積加算器１２．１３が＋１加算され
る度に１発パルスを出すとすると、アップダウンカウン
タ１４は３６−２８−８を示すことになる。８個のシリ
アルデータ中ハイがそれぞれ６個、５個であったという
ことは、ローはそれぞれ８−６−２個、８−５−３個で
あり、電圧、電流のそれぞれのデータは６−２−４．５
−３−２だった事になるので２乗算した結果は４Ｘ２−
８となり９本発明による回路で得られる結果と同一とな
る。
）＋ （５＋５＋５＋５＋５＋５）−３６となり、累積
加算器１３は（５＋５）＋ （３＋３＋３＋３＋３＋３
）−２８となり、累積加算器１２．１３が＋１加算され
る度に１発パルスを出すとすると、アップダウンカウン
タ１４は３６−２８−８を示すことになる。８個のシリ
アルデータ中ハイがそれぞれ６個、５個であったという
ことは、ローはそれぞれ８−６−２個、８−５−３個で
あり、電圧、電流のそれぞれのデータは６−２−４．５
−３−２だった事になるので２乗算した結果は４Ｘ２−
８となり９本発明による回路で得られる結果と同一とな
る。
以上の説明はシリアルデータが８データ出力される度に
乗算する場合に就いて説明したが、それ以外の場合であ
っても同様の効果が得られることは明らかである。尚１
例示したスイッチはゲート回路による構成でよいことも
明らかであり、また電圧入力と電流入力を入れ替えても
よいことも明らかである。
乗算する場合に就いて説明したが、それ以外の場合であ
っても同様の効果が得られることは明らかである。尚１
例示したスイッチはゲート回路による構成でよいことも
明らかであり、また電圧入力と電流入力を入れ替えても
よいことも明らかである。
第２図は本発明の第２の実施例の構成を示すブロック図
である。フィルタ１．２により不要な成分を除去された
電圧信号、電流信号はΔΣ変調器によるＡ／Ｄコンバー
タ３，４により第７図に示す如く２値化されたシリアル
データとして出力される。
である。フィルタ１．２により不要な成分を除去された
電圧信号、電流信号はΔΣ変調器によるＡ／Ｄコンバー
タ３，４により第７図に示す如く２値化されたシリアル
データとして出力される。
二二で一例としてこのシリアルデータが８データ出力さ
れる度に１回電流データをラッチした場合について説明
する。
れる度に１回電流データをラッチした場合について説明
する。
シフトレジスタ１７は前記シリアルデータが１つ入力さ
れる度に１ビツトシフトされる動作を行ない、８つのデ
ータが来る度にラッチ１８へデータを送る。スイッチ１
９はラッチ１８にラッチされたｌ。−１ｍ （この例
ではｉ７）を順番に切替える。この時点での電圧信号側
のデータをｖｏとすると累積加減算器３０へは （ｖｏ ＸＬＯ）＋ （Ｖｏ Ｘｔ、）＋ （ｖｏ ｘ
ｉ２）＋（ＶＯＸ１３）＋ （Ｖｏ Ｘ１４）＋（ｖｏ
Ｘｉ ５ ） ＋ （ｖｏ Ｘｉ
６ ） ＋ （Ｖｏ Ｘが入力されることに
なる。電圧信号側のデータが更にＶ、〜Ｖ、（この例で
はＶ７）と変化する度に同様の動作を行なうと結局 （Ｖ＋ Ｘｉ０ ） ＋・・・＋ （Ｖｌ Ｘ １７
） ＋−＋（Ｖ７ Ｘ ｉｏ ） ＋・−＋ （ｖ７Ｘ
ｉｔ ）が更に累積加減算器３０へ入力されることに
なり。
れる度に１ビツトシフトされる動作を行ない、８つのデ
ータが来る度にラッチ１８へデータを送る。スイッチ１
９はラッチ１８にラッチされたｌ。−１ｍ （この例
ではｉ７）を順番に切替える。この時点での電圧信号側
のデータをｖｏとすると累積加減算器３０へは （ｖｏ ＸＬＯ）＋ （Ｖｏ Ｘｔ、）＋ （ｖｏ ｘ
ｉ２）＋（ＶＯＸ１３）＋ （Ｖｏ Ｘ１４）＋（ｖｏ
Ｘｉ ５ ） ＋ （ｖｏ Ｘｉ
６ ） ＋ （Ｖｏ Ｘが入力されることに
なる。電圧信号側のデータが更にＶ、〜Ｖ、（この例で
はＶ７）と変化する度に同様の動作を行なうと結局 （Ｖ＋ Ｘｉ０ ） ＋・・・＋ （Ｖｌ Ｘ １７
） ＋−＋（Ｖ７ Ｘ ｉｏ ） ＋・−＋ （ｖ７Ｘ
ｉｔ ）が更に累積加減算器３０へ入力されることに
なり。
これは
（ｖ（、＋ｖ、 十ｖ２ ＋ｖ３ ＋ｖ４＋ｖ５ ＋ｖ
６十Ｖ７）Ｘ （ｉ０＋＜、＋ｉ２＋ｉ、＋ｉ４＋ｉｓ
＋ｉ６＋ｉ７） を計算したことになり、従来例で得られる結果と同一な
結果が得られる。
６十Ｖ７）Ｘ （ｉ０＋＜、＋ｉ２＋ｉ、＋ｉ４＋ｉｓ
＋ｉ６＋ｉ７） を計算したことになり、従来例で得られる結果と同一な
結果が得られる。
累積加減算器３０は一定の値になるとキャリー又はボロ
ーを出力し、アップダウンカウンタ１４は累積加減算器
３０からのキャリー出力とボロー出力によりアップダウ
ンし、アップダウンカウンタ１４からキャリーが出たと
き任意の値をプリセットする（前掲の文献参照）。アッ
プカウンタ１５はアップダウンカウンタ１４からのキャ
リーをカウントする。表示部１６はアップカウンタ１５
の内容を表示する。
ーを出力し、アップダウンカウンタ１４は累積加減算器
３０からのキャリー出力とボロー出力によりアップダウ
ンし、アップダウンカウンタ１４からキャリーが出たと
き任意の値をプリセットする（前掲の文献参照）。アッ
プカウンタ１５はアップダウンカウンタ１４からのキャ
リーをカウントする。表示部１６はアップカウンタ１５
の内容を表示する。
第３図は本発明の第３の実施例を示すブロック図である
。第２の実施例との相違はラッチ１８が無いことと、シ
フトレジスタ１７の出力へスイッチ１９が接続されてい
ることである。
。第２の実施例との相違はラッチ１８が無いことと、シ
フトレジスタ１７の出力へスイッチ１９が接続されてい
ることである。
この第３の実施例によれば、電圧信号側データがＶ。の
とき累積加減算器３０へは＋ ＶＯの場合は （ｖ（、Ｘ ｉｏ ） ＋−＋（Ｖａ Ｘ ｉｔ ）と
第２の実施例と同様であるが＋ ｖｌ以降は電流側の
データがシフトしてゆくので。
とき累積加減算器３０へは＋ ＶＯの場合は （ｖ（、Ｘ ｉｏ ） ＋−＋（Ｖａ Ｘ ｉｔ ）と
第２の実施例と同様であるが＋ ｖｌ以降は電流側の
データがシフトしてゆくので。
（Ｖ＋ ｘｉ、）＋ （Ｖ＋ ｘｉｚ）＋−・・＋ （
Ｖ＋×１８） ＋ （ｖ２ Ｘ１ｚ）＋ （Ｖ２ Ｘ１３）＋・・・＋
（■２Ｘ１９） ＋ （Ｖ３ Ｘｉ、）＋ （ｖ、ｘｉ、）＋・・・＋（
ｖｉＸｉ＋ｏ） という形で演算が行なわれてゆくことになり、第２の実
施例とほぼ同等の結果を得ることができる。
Ｖ＋×１８） ＋ （ｖ２ Ｘ１ｚ）＋ （Ｖ２ Ｘ１３）＋・・・＋
（■２Ｘ１９） ＋ （Ｖ３ Ｘｉ、）＋ （ｖ、ｘｉ、）＋・・・＋（
ｖｉＸｉ＋ｏ） という形で演算が行なわれてゆくことになり、第２の実
施例とほぼ同等の結果を得ることができる。
尚その他の回路については第１の実施例と同様なので省
略する。
略する。
以上の説明において、データの数を変えること。
スイッチの形式を変えること、電圧入力２電流入力の入
れ替えなどについては、第２の実施例の場合と同じであ
る。
れ替えなどについては、第２の実施例の場合と同じであ
る。
第４図及び第５図は本発明の第４及び第５の実施例をそ
れぞれ示すブロック図である。第２の実施例との相違は
、ΔΣ変調器による第１のＡ／Ｄコンバータ３の出力に
、シフトレジスタ２１が接続されていることである。第
２．第３の実施例に於てはΔΣ変調器による第２のＡ／
Ｄコンバータ４の出力にシフトレジスタ１７が接続され
ている為、ΔΣ変調器による第１のＡ／Ｄコンバータ３
からの出力データとの間に僅かではあるが位相差が生じ
、又、フィルタ１．２等の特性などによる位相差も際め
で僅かながら発生する。従ってこれらに起因する誤差が
発生する。よってシフト段数を必要に応じた段数とした
シフトレジスタを使用することにより、上記誤差を補正
することが可能となる。
れぞれ示すブロック図である。第２の実施例との相違は
、ΔΣ変調器による第１のＡ／Ｄコンバータ３の出力に
、シフトレジスタ２１が接続されていることである。第
２．第３の実施例に於てはΔΣ変調器による第２のＡ／
Ｄコンバータ４の出力にシフトレジスタ１７が接続され
ている為、ΔΣ変調器による第１のＡ／Ｄコンバータ３
からの出力データとの間に僅かではあるが位相差が生じ
、又、フィルタ１．２等の特性などによる位相差も際め
で僅かながら発生する。従ってこれらに起因する誤差が
発生する。よってシフト段数を必要に応じた段数とした
シフトレジスタを使用することにより、上記誤差を補正
することが可能となる。
［発明の効果コ
以上説明したように本発明は１乗算回路及び累積回路を
ほとんどアップカウンタで構成する事により、符号処理
の必要がなく、また乗算を１ビットス１ビツトで行なう
様に構成した為乗算回路が非常に簡単になる。その上他
の回路もビット数の低減により構成が簡単になるという
効果がある。
ほとんどアップカウンタで構成する事により、符号処理
の必要がなく、また乗算を１ビットス１ビツトで行なう
様に構成した為乗算回路が非常に簡単になる。その上他
の回路もビット数の低減により構成が簡単になるという
効果がある。
よってＬＳＩ化したときのチップ面積を小さくすること
ができ、これにより安価に製造できるとう効果もある。
ができ、これにより安価に製造できるとう効果もある。
このほか第１の実施例では、上記の効果の他に、累積加
減算機がないので符号処理が簡単になるという効果を有
する。
減算機がないので符号処理が簡単になるという効果を有
する。
第１図ないし第５図は本発明の第１ないし１５の実施例
の構成を示すブロッ々図、第６図は従来例の構成を示す
ブロック図、第７図は本発明に於ける電圧電流入力信号
とΔΣ変調器によるＡ ／’Ｄコンバータの出力データ
の一例を示す図、第８図は同じくデータ変換器の動作を
示す図、第９図は同じく本発明のプリセッタブルアップ
カウンタの動作の一例を示す図である。 記号の説明：１．２・・・フィルタ、３，４・・・Ａ／
Ｄコンバータ、５．６・・・アップカウンタ、７・・・
プリセッタブルアップカウンタ、８・・・ラッチ、９・
・・データ変換器、１０．１１・・・スイッチ回路、１
２゜１３・・・累積加算器、１４・・・アップダウンカ
ウンタ。 １５・・・アップカウンタ、１６・・・表示部、１７・
・・シフトレジスタ、１８・・・ラッチ、１９・・・ス
イッチ。 ２０・・・乗算器、２１・・・シフトレジスタ、２５．
２６・・・アップダウンカウンタ、２７．２８・・・ラ
ッチ。 ２９・・・並列乗算器、３０・・・累積加減算器。 〉−
の構成を示すブロッ々図、第６図は従来例の構成を示す
ブロック図、第７図は本発明に於ける電圧電流入力信号
とΔΣ変調器によるＡ ／’Ｄコンバータの出力データ
の一例を示す図、第８図は同じくデータ変換器の動作を
示す図、第９図は同じく本発明のプリセッタブルアップ
カウンタの動作の一例を示す図である。 記号の説明：１．２・・・フィルタ、３，４・・・Ａ／
Ｄコンバータ、５．６・・・アップカウンタ、７・・・
プリセッタブルアップカウンタ、８・・・ラッチ、９・
・・データ変換器、１０．１１・・・スイッチ回路、１
２゜１３・・・累積加算器、１４・・・アップダウンカ
ウンタ。 １５・・・アップカウンタ、１６・・・表示部、１７・
・・シフトレジスタ、１８・・・ラッチ、１９・・・ス
イッチ。 ２０・・・乗算器、２１・・・シフトレジスタ、２５．
２６・・・アップダウンカウンタ、２７．２８・・・ラ
ッチ。 ２９・・・並列乗算器、３０・・・累積加減算器。 〉−
Claims (5)
- （１）入力電圧信号、入力電流信号に対応した信号を入
力し、不要な周波数成分をそれぞれ除去する第１、第２
のフィルタと、前記第１、第２のフィルタの出力を入力
し２値化されたシリアルデータをそれぞれ出力する、Δ
Σ変調器による第１、第２のＡ／Ｄコンバータと、前記
ΔΣ変調器による第１、第２のＡ／Ｄコンバータからの
シリアルデータ中のハイレベルの数を一定期間それぞれ
カウントする第１、第２のアップカウンタと、前記第１
のアップカウンタの出力をラッチしスイッチ制御信号を
出力するプリセッタブルアップカウンタと、前記第２の
アップカウンタの出力データをラッチするラッチ回路と
、前記ラッチ回路の出力データを変換するデータ変換器
と、前記プリセッタブルアップカウンタの出力するスイ
ッチ制御信号により制御され、前記ラッチ回路の出力と
前記データ変換器の出力を切換えるスイッチ回路と、前
記スイッチ回路により選択されたデータを累積加算し、
一定値に達する度にパルスを出力する第１、第２の累積
加算器と、前記第１、第２の累積加算器からのパルスに
よりアップダウンしキャリーの出力時に任意の値をプリ
セット可能なアップダウンカウンタと、前記アップダウ
ンカウンタからのキャリー出力をアップカウントする第
３のアップカウンタと、前記第３のアップカウンタの内
容を表示する表示部とを備えることを特徴とする電子式
電力量計。 - （２）入力電圧信号、入力電流信号に対応した信号を入
力し、不要な周波数成分をそれぞれ除去する第１、第２
のフィルタと、前記第１、第２のフィルタの出力を入力
し、シリアルデータを出力する、ΔΣ変調器による第１
、第２のＡ／Ｄコンバータと、前記ΔΣ変調器による第
２のＡ／Ｄコンバータのシリアルデータ出力を入力しク
ロックに従ってデータをシフトするシフトレジスタと、
前記シフトレジスタのデータを一定期間毎にラッチする
ラッチ回路と、前記ラッチ回路の各データのうち１つを
順次選択するスイッチと、前記スイッチからの出力と前
記ΔΣ変調器による第１のＡ／Ｄコンバータの出力とを
乗する乗算器と、前記乗算器からの出力を累積加減算し
一定値に達する度にキャリーまたはボローを出力する累
積加減算器と、前記累積加減算器からのキャリー出力と
ボロー出力によりそれぞれアップ・ダウンカウントし、
一定の値に達する度にキャリーを出力すると共にキャリ
ーの出力時に任意の値をプリセット可能なアップダウン
カウンタと、前記アップダウンカウンタのキャリー出力
をアップカウントするアップカウンタと、前記アップカ
ウンタの内容を表示する表示部とを備えることを特徴と
する電子式電力量計。 - （３）前記ΔΣ変調器による第１のＡ／Ｄコンバータの
出力の後にシフトレジスタを備えた請求項（２）項記載
の電子式電力量計。 - （４）入力電圧信号、入力電流信号に対応した信号を入
力し、不要な周波数成分をそれぞれ除去する第１、第２
のフィルタと、前記第１、第２のフィルタの出力を入力
し、シリアルデータを出力する、ΔΣ変調器による第１
、第２のＡ／Ｄコンバータと、前記ΔΣ変調器による第
２のＡ／Ｄコンバータのシリアルデータ出力を入力しク
ロックに従ってデータをシフトするシフトレジスタと、
前記シフトレジスタの各データのうち１つを順次選択す
るスイッチと、前記スイッチからの出力と前記ΔΣ変調
器による第１のＡ／Ｄコンバータの出力とを乗する乗算
器と、前記乗算器からの出力を累積加減算し一定値に達
する度にキャリーまたはボローを出力する累積加減算器
と、前記累積加減算器からのキャリー出力とボロー出力
によりそれぞれアップ・ダウンカウントし、一定の値に
達する度にキャリーを出力すると共にキャリーの出力時
に任意の値をプリセット可能なアップダウンカウンタと
、前記アップダウンカウンタのキャリー出力をアップカ
ウントするアップカウンタと、前記アップカウンタの内
容を表示する表示部とを備えることを特徴とする電子式
電力量計。 - （５）前記ΔΣ変調器による第１のＡ／Ｄコンバータの
出力の後にシフトレジスタを備えた請求項（３）項記載
の電子式電力量計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337072A JP3022595B2 (ja) | 1990-11-30 | 1990-11-30 | 電子式電力量計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337072A JP3022595B2 (ja) | 1990-11-30 | 1990-11-30 | 電子式電力量計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04204266A true JPH04204266A (ja) | 1992-07-24 |
| JP3022595B2 JP3022595B2 (ja) | 2000-03-21 |
Family
ID=18305167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2337072A Expired - Lifetime JP3022595B2 (ja) | 1990-11-30 | 1990-11-30 | 電子式電力量計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022595B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0793106A2 (en) * | 1996-03-01 | 1997-09-03 | Kabushiki Kaisha Toshiba | Arithmetic unit |
-
1990
- 1990-11-30 JP JP2337072A patent/JP3022595B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0793106A2 (en) * | 1996-03-01 | 1997-09-03 | Kabushiki Kaisha Toshiba | Arithmetic unit |
| EP0793106A3 (en) * | 1996-03-01 | 1998-05-20 | Kabushiki Kaisha Toshiba | Arithmetic unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3022595B2 (ja) | 2000-03-21 |
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