SU1237987A1 - Анализатор спектра - Google Patents

Abstract

Изобретение относитс  к изме- рительной технике. Может использоватьс  дл  измерени  амплитудного спектра периодических сигналов, например высших гармоник напр жений промьшшенной электросети. Цель изобретени  - повышение быстродействи , достигаетс  цифровым управлением величинами приращений амплитуды и фазы генератора компенсирзтощего сигнала (ГКС) при сохранении требуемого качества переходных процессов регулировани . Анализатор содержит вычитающее устройство 1, блок 2 выделени  ортогональных составл ющих сигнала , в состав которого вход т цифроаналоговый преобразователь (ЦАП) 3, регистр (РГ) 4, ключи 5 и 7, интеграторы 6 и 8 и пороговые элементы 9 к 13, сдвиговые регистры 10 и 14, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11 и 15, коммутаторы 12 и 16, D-триггер 17, реверсивный счетчик 18, оперативное запоминающее устройство (ОЗУ) 19 и 20, блок 21 выделени  нулевого кода, дешифратор 22, арифметический блок 23, содержащий сумматор 24 и ОЗУ 25, ГКС 27, содержащий ЦДЛ 32 и 34, РГ 35 и 33, источник 31 опорного напр  -; жени . В анализатор также вход т пульт управлени  26, блок 28 констант . РГ 29, индикатор 30 и блок синхронизации 36. 3 ил. I (Л С ( со 00 vj

Description

1

Изобретение относитс  к измерительной технике и может быть использовано дл  измерени  амплитудного спектра периодических сигналов, в частности высших гармоник напр жений промыш- ленной электрической сети.

Цель изобретени  - повышение быстродействи  и точности измерений.за счет реализации цифрового управлени  величинами приращений амплитуды и фа- зы генератора компенсирующего сигнала при сохранении требуемого качества переходных процессов регулировани  .

12

На фиг.1 приведена структурна  схе- 5 ра 27 компенсирующего сигнала, блока

схема предлагаемого анализатора спектра; на фиг.2 - временна  диаграмма управл ющих импульсов блока синхронизации; на фиг.З - принцип фо формировани  приращени  переменной величины.

Анализатор спектра содержит соединенное последовательно со входом вычитающее устройство 1, блок 2 выделени  ортогональных составл ющих сигнала , содержащий цифроаналоговый пре образователь 3 с регистром 4 на цифровом входе и подключенные к выходу преобразовател  3 последовательно со . единенные юпоч 5 с интегратором 6 и ключ 7 с интегратором 8. Выход вычитающего устройства 1 соединен с аналоговым входом преобразовател  3. К выходу интегратора 6 подключены последовательно соединенные пороговый элемент 9, сдвиговый регистр 10, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11 и двухвходо- вый коммутатор 12. К выходу интегратора 8 подключены последовательно соединенные пороговый элемент 13, сдвиговый регистр 14 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15, выход которого соединен со вторым входом коммутатора 12. Помимо этого анализатор содержит подключенный к выходам сдвиговых регистров 10 и 14 двухвходовой коммутатор 16, К выходу коммутатора 12 подключены каскадно соединенные)- триггер 17, реверсивный счетчик 18 с оперативным запоминающим устройством 19, предназначенным дл  регенерации состо ни  счетчика, элемент

20пам ти, предназначенный дл  регенерации состо ни  триггера 17. Дл  этого вход и выход элемента 20 пам ти соединены соответственно с выходом и D-входом триггера 17., Схема

21выделени  нулевого кода включена

5

7987. 2

между выходом запоминающего устройства 19 и входом сброса триггера 17. Выход реверсивного счетчика 18 соединен также с дешифратором 22, второй вход которого подключен к выходу коммутатора 16, Анализатор также содержит арифметический блок 23, состо щий из сумматора 24 с оперативным запоминающим устройством 25 на выходе . Второй вход сумматора 24 подключен посредством общей шины к выходам дешифратора 22 и пульса 26 управлени .. Выход запоминающего устройства 25 соединен со входами тенерато

5

5

28 констант и регистра 29 с индикатором 30 на выходе. Генератор 27 компен сирующего сигнала содержит последовательно соединенные источник 31 опорного напр жени , цифроаналоговый преобразователь 32 с регистром 33 на цифрО зом входе и цифроаналоговый преобразователь 34 с регистром 35. Вход регистра 33  вл етс  входом регулировки амплитуды и подключен к выходу запоминающего устройства 25. Выход цифроаналогового преобразовател  34  вл етс  выходом генератора 27 и подключен ко второму входу вычитающего 0 устройства 1. Выход блока 28 констант подключен ко входам регистров 4 и 35. Дл  синхронизации узлов анализатора с периодом входного сигнала предназначен св занный со входом блок 36 синхронизации. Выходы блока 36 подключены ко входам регистров 4, 10, 14, 29, 33 и 35 кл:эчей 5 и 7, интеграторов 6 и 8, коммутаторов 12 и 16, триггера 17, счетчика 18, запоминающих уст|)ойств 19, 25 схемы 21 выдех ени  нулевого кода элемента 20 пг1м ти дешифратора 22, пульта 26 упра1шени  и блока 28 констант. Циф- роангшоговые преобразователи 3, 32 и 34  вл ютс  типовыми элементами и используютс  в качестве перемиожи- телей, один вход которых цифровой, а второй аналоговый. Реверсивный счетчик 18 имеет входы управлени  реверсом , тактировки, информационные входы и вход управлени  записью кодов по информационным входам, подключенные соответственно к выходам триггера 17, блока 36 синхронизации, оперативного запоминающего устройства 19 и блока 36 синхронизации.

Схема 21 выделени  нулевого кода представл ет собой стробирующий деS

0

5

шифратор нулевого кода запоминающего устройства 19. Дешифратор 22 таблица показательной,функции с основанием степени равным двум. Показатель степени этой таблицы задаетс  кодом реверсивного счетчика 18. В зависимости от выходного сигнала ком мутатора 16 дешифратор 22 формирует приращение положительной или отрицательной величины. Арифметический блок 23 реализован на основе накапливающего сумматора, образованного сумматором.24 и запоминающим устройством 25. При поступлении импульса записи на соответствующий вход запоминающего устройства 25 арифметический блок 23 осуществл ет суммирование входного кода с общей шины с выходным кодом запоминающего устройства 25, адрес которого задаетс  блоком 36 синхронизации, с последующей записью суммы по тому же адресу. Пульт 26 управлени  предназначен дл  задани  кода номера гармоники. Блок 28 констант представл ет собой посто нное запоминающее устройство, которое хранит таблицу синусов и косинусов в диапазоне О - 360 . Блок 36 синхронизации  вл етс  типовым узлом спектроанализирующей аппаратуры и может быть реализован каскадньм соединением формировател , умножител  частоты и распределител  импульсов. Блок 36 обеспечивает формирование последовательностей импульсов, изображенных на фиг.2, в течение каждого периода Т входного сигнала. Импульсы и используютс  дл  за№ 1кани  ключа 5 и перевода блока 28 .констант в режим воспроизведени  косинусов. Импульсы UL используютс  дл  замыкани  ключа 7. Импульсы DC осуществл ют сброс интеграторов 6, 8 и запись информации в регистры 29 и 33. Импульсы U(j производ т сдвиг информации в регистрах 10 и 14. Импульсы U осуществл ют запись информации в регистр 4. Импульсы Uo производ т запись кодов в регистр 35 и запоминающее устройство 25. Импульс Ujj стробирует пульт 26 и управлени . Импульс Ug стробирует дешифратор 22, Импульсы и управл ют переключением коммутаторов 12, 16 и управл ют адресными шинами запоминающих устройств 19, 20 и 25. Количество адресов и соответственно входов коммутаторов равно двум. При наличии импульса Uj коммутаторы пере- .

ключаютс  в верхнее по схеме положение . Импульсы и ( производ т запись информации в триггер 17 и счетчик 18. Импульсы Up  вл ютс  тактовыми дл 

счетчиков 18 и стробирующими дл  схемы 21 выделени  нулевого кода. Импульсы и производ т запись информации в запоминающие устройства 19 и 20.

Устройство работает следующим образом.

При поступлении на вход анализато- ра спектра периодического сигнала с периодом Т на выходах интегратора 6

и 8 блока 2 формируютс  соответственно напр жени  косинусной и синусной ортогональных составл ющих сигнала компенсации измер емой гармоники. Измер ема  гармоника определ етс 

частотой выходного сигнала блока 28 констант, котора  кратна частоте входного сигнала и определ етс  номером гармоники задаваемым с пульта 26 управлени . Код номера гармоники через заданные интервалы времени суммируетс  с содержимым арифметического блока 23 по адресу хранени  фазы раз за период, производ  тем самым К-кратный опрос блока 28 констант

в течение периода Т. При этом на выходе блока 28 формируетс  цифрова  синусоида .(косинусоида) К-й гармоники , нач альна  фаза которой определ  - етс  кодом по этому адресу в начале

35 периода входного сигнала. Приращени ми фазы управл ет сигнал синусной ор- ,тогональной составл ющей, Вькодной сигнал генератора 27 компенсации формируетс  из косинусного опорного сигг

40 нала блока 2, а амплитуда сигнала генератора 27 задаетс  кодом цифро- аналогового преобразовател  32 и напр жением опорного источника 31. Регулировкой амплитуды генератора 27

45 управл ет сигнал косинусной ортогональной составл ющей. Цифроаналого- вьш преобразователь 3 используетс  в режиме разделени  времени. Это достигаетс  поочередной коммутацией

50 его выхода с помощью ключей 5 и 7 ко входам интеграторов 6 и 8 при одновременной смене вида опорных сигналов (синусный или косинусный) на втором входе преобразовател  3. Порого55 вые элементы 9 и 13 вьщел ют знаки пол рностей ортогональных составл ю- пщх, а сдвиговые регистры 10 и 14 в совокупности с элементами 11, 15 и

5.1237987

ИСКЛЮЧАЮЩЕЕ ИЛИ фиксируют знаки ортогональных составл ющих в текущем и предьодущем периодах и вы вл ют наличие повторени  знаков по каждой составл ющей . Алгоритм формировани  5 приращений  вл етс  одинаковьм дл  обоих параметров (амплитуды и фазы) генератора 27 компенсирующего сигнала . Поэтому блоки формировани  приращений: триггер 17, счетчик 18 и схе- Ю |ма 2Гвьщелени  нулевого кода -используетс  поочередно в режиме разделени  времени. Этот режим обеспечиваетс  коммутаторами 12, 16 и запоминающими устройствами 19 и 20, фиксирующими 5 текущие состо ни  триггера 17 и счетчика 18, на основе которых формируютс  приращени  фазы и амплитуды, дл  последующего восстановлени  этих параметров в следующем периоде. Форми- 20 рование приращений происходит по следующему принципу. Если состо ние реверсивного счетчика 18 равно нулю, то , схема 21 сбрасывает триггер 17 что переводит счетчик J 8 в режим сложе- 25 ки . При этом пока-ортогональна  составл юща  не изменит свой знак состо ние счетчика увеличиваетс  каждый период на одну единицу. Это приводит к нарастанию модул  приращени ,30 регулируемого ортогональной составл г- ющей параметра, на выходе дешифратора 22 по показательному закону. Знак кода приращени  на выходе дешифратора равен знаку ортогональной состав- 35 л ющей в текущем периоде. После смены знака ортогональной составл ющей, что происходит при достижении режима перекомпенсации, триггер 17 устанавливаетс  элементом ИСКЛЮЧАЮЩЕЕ ИЛИ в единичное состо ние, соответствующее переводу счетчика 18 в режим вычитани . Перевод счетчика в режим вычитани  приводит к формированию убыПредложенное устройство позвол ет повысить быстродействие и точност анализатора спектра более чем на пор док, что достигаетс  переходом к цифровому управлению процессом компенсации измер емой гармоники. Предлагаемое изобретение реализовано Б измерителе коэффициента несинусоидальности и уровней высших гармони напр жений; промышленных электрических сетей.

Claims (1)

1. Формула изобретени

   Анализатор спектра, содержащий блок вьщелени  ортогональных состав л ющих, состо щий ИЗ цифроаналого- вого преобразовател , к цифровому в ду которого подклзочен регистр, а вы ход подключен к двум параллельно включенным каналам, каждый из кото- IMjix состоит из последовательно соед ненных ключа, интегратора и порогового элемента, генератор компенсиру щего сигнала, состо щий из последов тельно соединенных источника опорно го напр жени  и двух цифроаналоговы преобразователей, вторые входы которых подключены к своим регистрам, арифметический блок, состо щий из последовательно соединенных тора и оперативного запоминающего устройства, выход которого соединен со вторым входом сумматора, а также пульт управлени , выход которого св зан с входом арифметического бло ка, индикатор с входным регистром,- блок констант, вычитатель и блок синхронизации, вход которого объеди нен с входом вьгчитател  и  вл етс  входом анализатора, а выход.св зан со всеми управл ющими входами ре- . гистров, со входами ключей и интеграторов , входом блока констант, пул

   вающих по величине приращений и плав- та управлени  и входами управлени 

   ному завершению процесса компенсации гармоники. Режим вычитани  сохран етс  до полного обнулени  счетчика

   18.

   Алгоритм управлени  приращени ми, реализованный посредством введенных в устройство функциональных узлов, смоделирован на ЭВМ. В зависимости от дискретности перестройки парамет- ров генератора компенсации выигрыш по быстродействию составл ет от дващ цати до п тисот раз.

   Предложенное устройство позвол ет повысить быстродействие и точност анализатора спектра более чем на пор док, что достигаетс  переходом к цифровому управлению процессом компенсации измер емой гармоники. Предлагаемое изобретение реализовано Б измерителе коэффициента несинусоидальности и уровней высших гармоник напр жений; промышленных электрических сетей.

   Формула изобретени 

   Анализатор спектра, содержащий блок вьщелени  ортогональных составл ющих , состо щий ИЗ цифроаналого- вого преобразовател , к цифровому вхду которого подклзочен регистр, а выг ход подключен к двум параллельно включенным каналам, каждый из кото- IMjix состоит из последовательно соединенных ключа, интегратора и порогового элемента, генератор компенсирующего сигнала, состо щий из последовательно соединенных источника опорного напр жени  и двух цифроаналоговых преобразователей, вторые входы которых подключены к своим регистрам, арифметический блок, состо щий из последовательно соединенных тора и оперативного запоминающего устройства, выход которого соединен со вторым входом сумматора, а также пульт управлени , выход которого св зан с входом арифметического блока , индикатор с входным регистром,- блок констант, вычитатель и блок синхронизации, вход которого объединен с входом вьгчитател  и  вл етс  входом анализатора, а выход.св зан со всеми управл ющими входами ре- . гистров, со входами ключей и интеграторов , входом блока констант, пульта управлени  и входами управлени 

   арифметического блока, выход которого подключен одновременно к входу регистра индикатора, к выходу блока констант и к первому регистру генератора .компенсирующего сигнала, вход второго регистра которого соединен с входом регистра блока выделени  ортогональных составл ющих и с выходом блока констант, при этом второй вход вычитател  подключен к выходу генератора компенсирующего сигнала, а выход по,цслючен ко входу блока вьщелени  ортогональных составл ющих сигнала , о тличающий с  тем, что, с целью повьплени  быстродействи  и точности измерений в него введены два двухвходовых коммутатора, два элемента ИСКЛЮЧАЮГДЕЕ ИЛИ, последовательно соединенные D -триггер с элементом пам ти в цепи обратной св зи, реверсивный счетчик, оперативное запоминающее устройство и схема

   со вторыми входами своих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого двух- входового коммутатора подключен к входу Б-триггера, второй вход которого соединен с выходом схемы выделени  нулевого кода, вьпсод оперативного запоминающего устройства соединен со вторым входом реверсивного счетчика , выход которого подключен к девьщелени  нулевого кода, а также де- Ю шифратору, второй вход дешифратора шифратор и два сдвиговых регистра, соединен с выходом второго двухвходового коммутатора, а его выход подключен к входу арифметического блока , выход блока синхронизации подклю- 15 чей также к управл ющим входам сдвигов.ых

   подключенных к выходам пороговых элементов , при этом выходы первого двух- входового коммутатора подключены к первым выходам обоих сдвиговых pe-j

   гистров через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, а входы второго двухвходового коммутатора подключены непосредствен- . но к этим же входам - двиговых регистров , вторые входы которых соединены 20 кода дешифратора.

   регистров, коммутаторов,Р-триггера , реверсивного счетчика, элемента пам ти, оперативного запоминающего устройства, схемы выделени  нулевого

   со вторыми входами своих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого двух- входового коммутатора подключен к входу Б-триггера, второй вход которого соединен с выходом схемы выделени  нулевого кода, вьпсод оперативного запоминающего устройства соединен со вторым входом реверсивного счетчика , выход которого подключен к девого коммутатора, а его выход подключен к входу арифметического блока , выход блока синхронизации подклю- чей также к управл ющим входам сдвигов.ых

   регистров, коммутаторов,Р-триггера , реверсивного счетчика, элемента пам ти, оперативного запоминающего устройства, схемы выделени  нулевого

   фие.г

   Редактор Н.Горват

   Составитель А.Орлов Техред Л.Сердюкова

   Заказ 3284/45 Тираж 728 . Подписное ВНИИГШ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., ж. 4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4

   Корректор Г.Решетник