CN101110591A - 一种应用于∑－δ模数转换器的抽取数字滤波器 - Google Patents
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Abstract
本发明所涉及的适用于∑－ΔADC的抽取数字滤波器，其中包括系数ROM、桶形移位寄存器、累加器、计数器和其他控制逻辑。滤波时，(1)输入比特与滤波器系数相与，(2)对与操作的结果进行累加，(3)在适当的时刻读取累加结果作为滤波器输出。本发明的改进点在于步骤(1)中采用了分布式系数ROM，并通过桶形移位寄存器选取滤波器系数。本发明保存滤波器系数时，只需保存一份，而不象现有设计中需要保存多份，从而节省了大量ROM，使整个抽取数字滤波器占用的资源有较大的减小。
Description
技术领域
本发明涉及一种通讯、电子领域的数字滤波器，具体地说，涉及一种应用于∑-Δ模数转换器的抽取数字滤波器。
背景技术
Δ∑转换器的优势就在于它把大部分转换过程转移到了数字域，这使得它能够把高性能模拟与数字处理融合在一起，模拟元件采用单个比较器、积分器和1位的DAC。由于1位DAC只有两个输出，因此它在整个电压范围内均是线性化的，这种高水平的线性化是Δ∑转换器实现高精确度的原因之一。
典型的∑-ΔADC结构包含一个∑-Δ调制器和一个抽取数字滤波器。图1为调制器的结构示意图和工作波形图，其中输入信号X1比例为1/4。输入信号减去DAC输出信号(X5)是一个脉冲串，其一个周期为低电平，三个周期为高电平(X2)。闩锁比较器输出(X4)是反馈到数字滤波器的连续位流，其1∶0的比率与输入电压和满程输入范围的比率直接相关。
每条垂直线表示闩锁比较器输出由调制时钟控制。输入电压为1/4Vmax。DAC由数字输出控制，因此它从输出Vmax开始。Vmax与输入(1/4Vmax)的差为-3/4Vmax，输入到积分器，此负值电压导致积分器产生一条陡的负值曲线。
下个时钟时，由于X3为负值，则X4位置的输出为0。其被闩锁，导致DAC现在输出0电压，而且X2位置的压差仅为+1/4Vmax，在超出比较器阈值之前，此较小的正曲线需要经过多个周期。正积分一直保持正曲线，直到下一个时钟周期，才把一个1闩锁到输出，同时回到原来开始之处。
∑-ΔADC的第二个关键部分是抽取数字滤波器。∑-Δ调制器以采样速率输出1bit数据流，频率可高达MHz量级。数字滤波和抽取的目的是从该数据流中提取出有用的信息，并将数据速率降低到可用的水平。
∑-ΔADC中的数字滤波器对1bit数据流求平均，移去带外量化噪声并改善ADC的分辨率。数字滤波器决定了信号带宽、建立时间和阻带抑制。在∑-ΔADC中，经过modulator后，数据的量化噪声的总功率并没有减小，只是分布改变了，由原来在整个频谱中均匀分布，变为集中在高频段。由于sigma-delta ADC采用了over-sample技术，采样率远高于Nyquiste频率，因此需要进行降采样(down sample)以便降低数据速率，这个过程中，高频分量可能导致混叠(alising)，使信噪比下降，因此需要使用抽取滤波器的滤除带外噪声，减小混叠的发生，使降采样后的信号有较高的信噪比，同时去掉多余的数据、降低数据速率，方便后级进行处理。
由于带宽被输出数字滤波器降低，输出数据速率可低于原始采样速率，但仍满足Nyquist定律。这可通过保留某些采样而丢弃其余采样来实现，这个过程就是所谓的按M因子″抽取″。M因子为抽取比例，可以是任何整数值。在选择抽取因子时应该使输出数据速率高于两倍的信号带宽。这样，如果以fs的频率对输入信号采样，滤波后的输出数据速率可降低至fs/M，而不会丢失任何信息。
应用于∑-ΔADC的抽取数字滤波器结构主要包括CIC(CascadeIntegration Comb)、FIR滤波加抽取等。在性能要求不高的应用中，CIC结构的抽取滤波器具有很多优点，它结构简单、性能指标明确、实现方便和占用硅片面积小。图2是一个二阶CIC抽取数字滤波器的结构示意图，包括两个积分器、两个差分器，以及两者之间的降采样电路。图3是采用Z变换表示的结构图，由此可以方便地进行数字电路设计和实现。
CIC抽取滤波器的频率响应完全由降采样率、级数、差分延迟决定，因此和传统滤波器相比，CIC抽取滤波器的滤波器特性受到限制，比如滤波器的通带纹波、通带截止频率和阻带截止频率等不能任意控制，因此会给设计带来不便。为了取得更好地性能，在某些应用中，需要使用FIR滤波器加抽取的结构，例如高性能音频∑-ΔADC中，要求滤波器在整个声音频带内具有非常平坦的特性，以便实现高保真度音频回放，此时使用CIC滤波器几乎不可能满足性能指标的要求，需要使用FIR滤波器，滤波之后进行抽取操作。
为了满足高性能要求，FIR滤波器的阶数是非常大的，例如音频∑-ΔADC的滤波器的通带纹波要求小于±0.0008dB，那么需要使用2048阶的FIR滤波器，可能需要消耗大量的资源，占用很大的硅片面积，这给设计带来很大的挑战。
图4是传统的使用FIR滤波器加抽取结构实现抽取滤波器框图，图中每块ROM都保存了所有的滤波器系数，累加器的工作频率与调制器输出的比特速率相同，工作时每相隔64个输入比特启动一个累加器进行累加，数据选择器的切换间隔也是64个输入比特的时间。
由于每块ROM都保存了全部的滤波器系数，而且为了获得好的滤波效果，滤波器系数位宽都比较大，因此ROM的容量往往很大。以音频∑-ΔADC的滤波器为了，典型阶数为2048，滤波器系数位宽为22bit，那么每块滤波器系数ROM的容量为2048*22bit，即44k比特，那么32块ROM的总容量为1408k比特，也就是超过1Mbit，占用了大量的硅片面积，生产成本很高。
因此，现有技术尚存有缺陷，而有待于改进和发展。
发明内容
本发明的目的在于针对现有技术中的问题，提出一种占用硅片面积小的、适用于∑-ΔADC的抽取数字滤波器，此种新滤波器使用分布式ROM和桶形移位寄存器等电路，代替传统结构中的大容量ROM，从而克服现有技术占用资源多的缺陷，大大减小了所占用的硅片面积，降低了生产制造成本。
本发明的技术方案如下：
一种应用于∑-Δ模数转换器的抽取数字滤波器，所述抽取数字滤波器包括系数ROM、桶形移位寄存器、累加器、计数器和其他控制逻辑，其中系数ROM和累加器的个数可以根据处理速度、允许占用资源的数量进行选取，以2048抽头、降采样率为64为例，假设调制器输出比特的速率是3.072MHz，滤波器输出速率为48KHz，系数ROM可以定为32块，累加器的数目也是32个，此时每块ROM的深度为64，工作时包括以下步骤：
a)计数器根据输入比特从1开始计数，计数周期为64，计数频率与调制器的比特输出频率相同
b)计数器的输出作为ROM的地址输入，因此在计数器输出1时，32块ROM输出的分别是系数1、65、128、...、1921、1985
c)桶形移位寄存器的初始移位值为0(即不移位)，计数器每计满一个周期归0时，移位值增加一次，每次的增量为滤波器系数位宽
d)桶形移位寄存器的输出与滤波器输入比特相与
e)相与的结果输入到累加器进行累加
f)从调制器输入2048个比特后，从Y0输出第一个滤波结果
g)以后每输入64个比特后，依次从Y1、Y2、...输出滤波结果
本发明使用了分布式系数ROM和桶形移位寄存器实现系数的选取操作，代替了传统技术方案中使用的大容量ROM，所占用的硅片面积得以大大减小，降低了生产成本。
附图说明
图1是∑-ΔADC调制器部分的原理框图和工作波形示意图；
图2是CIC结构的抽取数字滤波器示意图；
图3是CIC结构的抽取数字滤波器的z变换示意图；
图4是现有∑-ΔADC抽取数字滤波器(FIR滤波器加抽取结构)框图；
图5是本发明的原理框图。
具体实施方式
以下将详细说明本发明的较佳实施例。
本发明所涉及的适用于∑-ΔADC的抽取数字滤波器，其中包括系数ROM、桶形移位寄存器、累加器、计数器和其他控制逻辑。滤波时，(1)从系数ROM中读出滤波器系数，(2)利用桶形移位寄存器选取对应的滤波器系数，(3)输入比特与滤波器系数相与，(4)对与操作的结果进行累加，(5)在适当的时刻读取累加结果作为滤波器输出。本发明的改进点在于步骤(2)通过桶形移位寄存器选取滤波器系数。
图5是新的滤波器结构图，该图以2048阶、降采样率为64的抽取数字滤波器为例，假设调制器输出比特的速率是3.072MHz，滤波器输出速率为48KHz，系数ROM取32块(原则上可以灵活选取，只要保证每次可以读出32个滤波器系数、相邻滤波器系数编号相隔64捷克)，累加器的数目也是32个(累加器的个数必须等于滤波器阶数除以降采样率)，此时每块ROM的深度为64。
在本发明方法中，每块ROM的容量为64*22比特，总的容量为64*22*32比特，也就是所有滤波器系数的比特数总和。
在新的结构中，滤波器系数的选取电路是关键。本发明采用了桶形移位寄存器，使放在不同ROM中的滤波器系数可以达到任一个与门(以及后续的累加器)。以第一个分支为例，这个分支包含系数ROM#1，与门#1，以及累加器1，对于调制器输出的前64个比特，桶形移位寄存器的移位为0，这些比特依次和来自ROM#1的滤波器系数相乘后，进入累加器1进行累加。当调制器输入第65个比特时，桶形移位寄存器对来自32块ROM的所有系数进行移位操作，循环左移22比特，因此系数ROM#2输出的第一个系数(此时计数器低6位为0，所有ROM都输出地址0的内容，ROM#2输出的是第65个系数)，被送到第一个分支和调制器的第65个比特进行与、累加操作，从而实现第一个分支从ROM#2中获得滤波器系数。当调制器输入第129～192个比特时，桶形移位寄存器对输入的所有滤波器系数循环左移22*2比特，于是第一个分支可以从ROM#3中获得对应的滤波器系数。其他分支获取滤波器系数的方式与第一分支类似。
由于桶形移位寄存器进行的是循环移位操作，因此滤波器的输出顺序比较特别。滤波器的第一个输出来自第一分支，第二个输出来自第32分支，第三个输出来自第31分支，如此类推，第32个输出来自第2分支。
由于采用桶形移位寄存器选取滤波器系数，因此本发明保存滤波器系数时，只需保存一份，而不象现有设计中需要保存多份，因此整个抽取数字滤波器占用的资源有较大的减小。
应当指出的是，本发明方法的上述针对具体实施例的描述过于具体，不能因此而理解为对本发明的请求保护范围的限制，本发明的专利保护范围应以所附权利要求为准。
Claims (3)
1.一种适用于∑-ΔADC的抽取数字滤波器装置，所述滤波器包括系数ROM、桶形移位寄存器、累加器、计数器和其他控制逻辑，工作时包括以下过程：
a)从系数ROM中读出滤波器系数；
b)利用桶形移位寄存器选取对应的滤波器系数；
c)输入比特与滤波器系数相与；
d)对与操作的结果进行累加；
e)在适当的时刻读取累加结果作为滤波器输出。
2.根据权利要求1所述的装置，其特征在于，所述步骤b)中采用了以下滤波器系数选取电路：设置一计数器电路，用于记录输入的比特编号；设置一地址产生电路，为滤波器系数ROM提供地址信号；以及一桶形移位寄存器，根据输入的比特编号，对滤波器系数ROM输出的系数进行循环移位操作。
3.根据权利要求2所述的装置，其特征在于，对滤波器系数ROM输出的系数的选取使用桶形移位寄存器，包括以下循环移位过程：所述滤波器的阶数为L，降采样率和滤波器系数ROM的深度为R，位宽为W，输入的比特编号为K，所述地址产生电路的输出为m＝Kmod(L)，m的低位作为地址信号提供给滤波器系数ROM；所述桶形移位寄存器对所有滤波器系数ROM的输出做循环移位操作，移位的方法是每输入D个比特，循环移位W比特。移位后的滤波器系数和输入比特相与，然后做累加操作。
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