CN112106299A - 模数转换器的可配置过采样 - Google Patents

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Abstract

一种系统包含中央处理单元CPU核心(102)和脉宽调制器PWM控制器(110)，所述脉宽调制器控制器配置为生成具有PWM周期的PWM控制信号。所述系统还包含模数转换器ADC(162)、累加器(170)、和寄存器(178)以及过采样寄存器组(120)。过采样寄存器组(120)可由CPU核心(102)配置，以指定每个PWM周期期间ADC(162)将模拟信号转换成数字样本以产生多个数字样本的时间点。连续数字样本之间的时间间隔在所指定的时间点之间变化。累加器(170)累加来自ADC的数字样本，并且将累加和存储在和寄存器(178)中。CPU核心从和寄存器(178)读取累加和，并且可以使用累加和来计算数字样本的度量(例如，平均值)。

Description

模数转换器的可配置过采样
背景技术
模数转换器(ADC)将模拟信号转换成数字值。ADC应用广泛。在一些实施方式中，ADC用于对模拟信号进行“过采样”。对模拟信号进行过采样包括对模拟信号进行多次转换，并且然后将所得数字值一起平均。过采样有助于滤除各种噪声源，诸如来自传感器的模拟信号中可能存在的噪声、模数转换过程中固有的噪声等。
发明内容
在一个示例中，系统包含中央处理单元(CPU)核心和脉宽调制器(PWM)控制器，所述脉宽调制器控制器配置为生成具有PWM周期的PWM控制信号。所述系统还包含模数转换器(ADC)、累加器、和寄存器以及过采样寄存器组。过采样寄存器组可由CPU核心配置，以指定每个PWM周期期间ADC将模拟信号转换成数字样本以产生多个数字样本的时间点。连续数字样本之间的时间间隔在所指定的时间点之间变化。累加器累加来自ADC的数字样本，并且将累加和存储在和寄存器中。在一些示例中，CPU核心从和寄存器读取累加和和转换的样本数量，并且可以使用累加和和转换的样本数量来计算数字样本的度量(例如，平均值)。
附图说明
对于各种示例的详细描述，现在将参考附图，其中：
图1示出了一个示例中包括转换电路的系统。
图2示出了用于模数转换以对模拟信号执行过采样的触发事件之间的可变时间间隔。
图3示出了可变频率脉宽调制信号的过采样。
图4示出了执行多个转换电路的全局同步的示例。
图5示出了利用固定频率脉宽调制信号执行过采样的方法的示例。
图6示出了利用可变频率脉宽调制信号执行过采样的方法的示例。
具体实施方式
本文所描述的系统包含可以用于对模拟信号执行过采样的转换电路。所述系统还包含脉宽调制(PWM)控制器，所述脉宽调制控制器可以生成固定或可变频率的PWM信号来驱动负载(例如，电压转换器的驱动器、电机的驱动器等)。转换电路可以用于将模拟信号转换成一或多个数字样本。模拟信号可以是与受控制的系统的输入、输出或负载(例如电机电流)相关的电流或电压。对于固定频率的PWM操作，中央处理单元(CPU)核心可以对PWM进行编程，以生成特定频率的PWM信号，并且指定每个PWM周期期间ADC将模拟信号转换成数字样本的时间点。因为PWM周期期间的每个时间点都可以由CPU核心编程，所以过采样期间连续数字转换之间的时间间隔可能因样本而异。因此，可以控制转换电路，以避免在每个PWM周期期间的不适当时间执行模数转换，诸如当负载的功率晶体管处于开关状态时。
转换电路还包含累加器，用于在过采样转换过程期间累加数字值的总和。加法器将当前数字样本与先前数字值的总和相加，并且用新总和重写寄存器中的先前总和。在一些示例中，CPU核心然后可以通过读取累加和并除以构成总和的数字样本的数量来计算数字样本的平均值。转换电路可配置为执行过采样，其中，PWM控制器生成固定频率或可变频率的PWM信号。对于可变频率PWM，CPU核心还可以读取累加和，并且从转换电路读取寄存器值，所述转换电路对累加和表示的数字样本的数量进行编码。然后，CPU核心可以基于这些值计算平均值。
图1示出了包含CPU核心102、PWM控制器110和转换电路160的系统100的示例。在一个实施方式中，CPU核心102、PWM控制器110和转换电路160作为片上系统(SoC)设置在公共半导体衬底上。在图1的示例中示出了单个CPU核心102，但是系统100可以根据需要包含多个CPU核心102。CPU核心102经由总线105耦合到PWM控制器110和转换电路160。属于CPU核心102的功能可以由CPU核心102执行，所述CPU核心执行存储在CPU核心可访问的存储器101中的固件107。
PWM控制器110(以及系统100可以包含多个PWM控制器110)包含计数器112、数字比较器116和124、PWM控制寄存器119、过采样寄存器组120和或门126(或其它类型的逻辑门)。在一个示例中，计数器112对时钟(CLK)的脉冲进行计数，如图所示。时钟可以是用于对CPU核心102进行时钟控制的相同时钟，或者时钟可以从CPU时钟中导出(例如，CPU时钟除以一个因子，例如，2)。PWM控制寄存器119从CPU核心102接收一或多个配置参数。配置参数可以包含例如计数值。图1的示例中的计数器112是可编程的。在一种可编程模式中，计数器112作为向上/向下计数器操作，其中，计数器112从0计数到可编程最大计数值，并且然后向下计数到0。CPU核心102可以为计数器112编程最大计数值(其指定计数器112何时从向上计数切换到向下计数)，并且还可以将计数值加载到PWM控制寄存器119中。当计数器的输出计数与加载到PWM控制寄存器119中的计数值匹配时，比较器116可以由CPU核心102编程以执行某些动作。例如，当计数器112正在向上计数并且PWM控制寄存器的计数值与来自计数器112的计数值匹配时，可以将比较器116编程为使其输出(即PWM输出信号117)变为逻辑高电平。然后，当计数器112向下计数并且PWM控制寄存器的计数值再次与来自计数器112的计数值匹配时，可以将比较器116编程为使PWM输出信号117变为逻辑低高电平。加载到PWM控制寄存器119中的计数值实际上控制PWM输出信号117的占空比(例如，PWM控制寄存器119中较小的计数值导致较高的占空比，而PWM控制寄存器119中较大的计数值导致较低的占空比)。
在操作中，可以将PWM控制器110编程为生成具有固定频率或可变频率的PWM输出信号117。PWM控制器110的可变频率可以通过为计数器112编程不同的最大计数值来实施，以在向上计数和向下计数之间切换。编程到计数器112中的较大的最大计数值导致从0计数到最大计数值并返回到0的时间段较长，并且因此导致较小的PWM频率。相反，较小的最大计数值会导致较高的PWM频率。
过采样寄存器组120包括一或多个寄存器，CPU核心102可以将指定每个PWM周期期间的时间点的值编程到这些寄存器中，对于这些时间点，将触发转换电路160的ADC 162(如以下所描述)以将模拟信号159转换成数字样本。多个这样的值可以由CPU核心102编程到过采样寄存器组120中，从而在每个PWM周期期间编程多个转换触发事件。在一个实施方式中，编程到过采样寄存器120中的每个值代表一个计数值。当来自过采样寄存器组120的计数值达到由比较器124确定的来自计数器112的当前值时，比较器的输出变为逻辑高电平。比较器124的输出由或门126进行逻辑“或”运算，以向转换电路160产生触发信号(TRIG)127。TRIG 127使转换电路将模拟信号159转换成数字值。因为比较器的输出信号进行“或”运算，所以当任何比较器输出变为逻辑高电平时，TRIG 127被赋活。
转换电路160包含ADC 162、转换结果寄存器164、过采样累加器170、最终和寄存器178、部分计数寄存器180、最终计数寄存器184、最大计数寄存器190、比较器192、或门194(或其它类型的逻辑门)和最小-最大电路161。响应于TRIG 127被赋活，ADC 162将模拟信号159转换成数字值，并且将所述数字值存储在转换结果寄存器164中。过采样累加器170包含加法器172和部分和寄存器174。加法器172将来自转换结果寄存器164的数字值与来自部分和寄存器174的当前值相加，并且用所得总和重写部分和寄存器174。这样，过采样累加器170将来自转换结果寄存器164的数字值累加到部分和寄存器174中。
部分计数寄存器180存储已经累加到部分和寄存器174中的数字值的数量的当前计数。每当获取到新的数字值并累加到部分和寄存器174中时，部分计数寄存器180中的值递增，如181处所示。
在操作中，CPU核心102可以用对应于转换电路160将执行的过采样的量的值来对最大计数寄存器190进行编程。例如，CPU核心102可以将值10编程到最大计数寄存器190中。比较器192将来自最大计数寄存器190的值与来自部分计数寄存器180的当前计数值进行比较。当部分计数寄存器180中的计数值与最大计数寄存器190中的编程值匹配时，比较器192的输出193被赋活为高。将来自比较器192的输出193提供给或门194的输入。当部分计数寄存器180中的计数值与最大计数寄存器190中的编程值匹配时，或门194的输出变为逻辑高电平。然后，或门194的输出导致(a)来自部分计数寄存器180的当前计数值加载到最终计数寄存器184中，(b)来自部分和寄存器174的当前累加和加载到最终和寄存器178中，(c)部分计数寄存器180被重置(例如，加载值0)，以及(d)部分计数寄存器174被重置(例如，加载值0)。然后，CPU核心102可以从最终和寄存器178读取最终和值。如果需要，CPU核心102也可以从最终计数寄存器184读取最终计数值，但是不可以读取寄存器184，因为最终计数值应该等于由CPU核心102编程到最大计数寄存器190中的最大计数值。在一个实施例中，或门194的输出还可以中断CPU核心102以执行中断服务例程(ISR)。然后，ISR使CPU核心102读取最终和寄存器178。
CPU核心102使用来自最终和寄存器178的最终和值，以及对应于被累加以包括最终总和值的数字样本的数量的计数值来计算度量。在一个实施方式中，度量是数字样本的平均值。CPU核心102可以通过将从最终和寄存器178读取的最终和值除以对应于表示最终和值的数字样本的数量的计数值来计算平均值。用于计算度量(例如，平均值)的计数值可以是从最终计数寄存器184读取的值，或者是CPU核心102已经编程到最大计数寄存器190中的最大计数值。
除了平均值之外，或者代替所述平均值，由CPU核心102计算的度量可以包括从模拟信号159获取的数字样本集的最小样本值和最大样本值。图1中所示的最小-最大电路161确定来自转换结果寄存器164的最小数字值和最大数字，并将它们分别保存到最终最小值寄存器163和最终最大值寄存器165。部分最小值寄存器166在过采样过程期间保存当前确定的最小数字值。类似地，部分最大值寄存器167在过采样过程期间保存当前确定的最大数字值。比较器168将来自部分最小值寄存器166的值与来自转换结果寄存器164的下一个获取的数字值进行比较，并且如果新的数字值小于先前保存在部分最小值寄存器166中的值，则将比较结果用作到多路复用器171的控制信号，以用来自转换结果寄存器164的新数字值重写部分最小值寄存器166；否则，已经存储在部分最小值寄存器166中的值保持不变(或者通过多路复用器171用相同的值重写)。部分最大值寄存器167、比较器169和多路复用器173以几乎相同的方式工作，但是从转换结果寄存器中保存最大的数字样本。来自部分最小值寄存器166和部分最大值寄存器167的值可以分别保存到它们的对应最终寄存器163和165。以上所描述的信令(用于将部分和寄存器174和部分计数寄存器180加载到它们的对应最终和寄存器和计数寄存器中，并且然后重置部分和寄存器和部分计数寄存器)，也用于对部分最小值寄存器166和部分最大值寄存器167以及最终最小值寄存器163和最终最大值寄存器165执行类似的功能。CPU核心102可以从最终最小值寄存器163和最终最大值寄存器165读取值。
图1的示例还示出了CPU核心102可以向转换电路160的或门194赋活SYNC信号103。一旦SYNC信号被赋活(例如，到逻辑高电平状态)，CPU核心102可以强制或门194的输出变为逻辑高电平，从而将部分和寄存器174和部分计数寄存器180加载到最终和寄存器178和最终计数寄存器184中，并且重置部分和寄存器174和部分计数寄存器180。例如，当PWM控制器110以可变频率模式操作时，SYNC信号103是有用的。可变频率PWM输出117对于驱动谐振转换器是有用的。可变频率PWM输出117是指PWM输出117的周期也是变化的。随着PWM周期的时间长度的变化，由ADC 162在每个累加周期内执行的转换次数也将变化。
在PWM控制器110的可变频率PWM操作中，CPU 102可以将最大计数寄存器190编程为具有足够大的值，使得部分计数寄存器180中的部分计数值不会达到所述值。这样，代替从部分和寄存器174和部分计数寄存器180加载到它们的对应最终和寄存器178和最终计数寄存器184中，以及寄存器174、180的随后重置由比较器192触发，来自CPU核心102的SYNC信号103通过或门194触发加载和重置。在寄存器174和180分别加载到寄存器178和184中，以及随后寄存器174和180的重置之后，CPU核心102然后从最终和寄存器178读取最终和值，并且从最终计数寄存器184读取最终计数值。然后，CPU核心102如以上所描述的那样计算度量。
图2示出了计数器112的单个计数周期200。计数周期的形状是三角形的，用于示出在这个示例中计数器112从0向上计数到最大可编程值，并且然后向下回到0。计数器112向上和向下计数的时间量定义了PWM输出117的周期，并且在图2中被标记为PWM_周期。图2的示例示出了八个ADC转换触发器TR1-TR8。每个触发器TR1-TR8使转换电路160将模拟信号159转换成数字值。如图2所示，相邻触发点之间的时间间隔可以变化。例如，TR3和TR4比TR5和TR6间隔更近。每个触发器的放置由CPU核心102写入过采样寄存器组120的值控制。在图2的示例中，相邻触发器之间的间隔是可变的，但是在其它实施方式中，触发器可以实现均匀的间隔。对触发器放置的控制提供了关于在每个PWM周期期间何时发生模数转换的软件控制，以便避免在由PWM输出117控制的负载的功率晶体管切换的时刻执行模数转换。功率晶体管开关会引起开关噪声，这会对模数转换的精度产生不利影响。
图3示出了变频脉宽调制的示例。三角波300表示计数器112向上计数并且然后向下计数的时间进程。计数器112在一个时间周期内完成一个完整的计数周期，由于不同的最大计数值(在所述最大计数值处，计数器从向上计数切换到向下计数)被编程到计数器112中，所以所述时间周期可以随着周期而变化。对于可变频率脉宽调制，图2的示例中的PWM控制器110在每个周期的相同点(例如，在避免晶体管开关噪声的点)向转换电路160生成触发输出127。在可变频率PWM期间实施触发器的一种方式是，CPU核心102用值0对过采样寄存器组120进行编程，使得每当PWM的计数器达到0(由比较器124确定)时生成TRIG 127。由于每个向上/向下计数周期的周期发生变化，触发器(TR)之间的间隔也将发生变化，如图所示。
对于可变频率脉宽调制，CPU核心102在周期性的时间点被中断，如ISR1-ISR4所示。CPU核心102内部的计数器可以被编程为以均匀间隔的时间间隔生成中断。因为转换触发器(TR)的间隔可能不均匀，所以在ISR的连续执行之间可能会有不同数量的触发器TR。例如，在ISR1和ISR2之间，有四个触发器TR，但是在ISR2和ISR3之间，只有两个触发器TR。对于ISR的每次执行，CPU核心102赋活SYNC信号103，以将值加载到最终和寄存器178和最终计数寄存器184中(然后重置部分和寄存器174和部分计数寄存器180)。然后，CPU核心102可以如以上所描述的那样使用最终总和值和最终计数值两者来计算度量(例如，平均值)。
图4示出了系统400的示例，所述系统包含耦合到CPU核心和PWM控制器110的多个转换电路160。在一种配置中，每个转换电路160按照图1所示的转换电路实施方式来实施。这样，图4中的每个转换电路160可以从CPU核心102接收单独的SYNC信号127。同步寄存器410可由CPU核心写入，以标识转换电路160中的一或多个，其累加和将从其部分和寄存器174传送到其最终和寄存器178，并且计数值将从将部分计数寄存器180传送其最终计数寄存器184。然后，CPU核心102可以从相应的转换电路160读取最终和寄存器178和最终计数寄存器184，并且如以上所描述的那样计算度量。在一个实施方式中，每个转换电路160对应于同步寄存器410中的一个位。例如，通过将逻辑1写入同步寄存器410中的特定位，对应于该位的转换电路将执行以上所描述的加载和重置操作。同步寄存器410中没有用逻辑1写入的任何位都不会使相应的转换电路160执行加载和重置操作。
图5示出了对应于固定频率脉宽调制操作的方法。操作可以按所示的顺序进行，也可以按不同的顺序进行。在502处，所述方法包含以可变时间间隔为每个PWM周期配置N个转换开始触发器。连续触发之间的时间可能不恒定。该操作可以通过CPU核心102将计数值加载到过采样寄存器组120中来执行。
在504处，所述方法包含由转换电路160触发模数转换中的一个。PWM控制器110向转换电路160赋活触发信号(在图1的示例中的TRIG 127)，以启动转换过程。触发基于过采样寄存器组120中的值发生。基于当前数字样本和先前累加值计算506处的累加结果，并将累加结果存储在部分和寄存器174中(例如，新的累加结果重写部分和寄存器174中的先前累加结果)。在510处，所述方法包含确定部分计数寄存器180中的部分计数值是否等于来自最大计数值寄存器190的最大计数。该确定可以由比较器192执行。如果部分计数值还没有达到最大计数值，则控制循环回到502，用于在由过采样寄存器组120中的值定义的适当时间进行另一次转换。
一旦部分计数值达到最大计数值，则在512处，控制继续，其中，来自部分和寄存器174的值加载到最终和寄存器178中。在514处，部分和寄存器174被重置(例如，重置为值0)。在516处，来自部分计数寄存器的值加载到最终计数寄存器184中，并且在518处，部分计数寄存器被重置(例如，重置为值0)。
在520处，中断被赋活给CPU核心102(例如，通过或门194的输出)。在522处，CPU核心102通过执行ISR来响应，以从最终和寄存器178读取累加转换值，并且在524处计算累加转换值的平均值(或其它类型的度量)。
图6示出了对应于可变频率脉宽调制操作的方法。操作可以按所示的顺序进行，也可以按不同的顺序进行。图6示出了两个工作流602和604，它们通常彼此并发执行。当工作流602正在执行时，工作流604也可以执行。工作流602包含操作602-614，并且工作流604包含操作620-632。
在610处，所述方法包含PWM控制器110触发转换电路160的转换开始。如以上所描述的那样，该触发事件可以发生在每个PWM周期期间的同一点。一旦获取了数字值，则在612处，更新累加和，并且新的累加和用于重写部分和寄存器中的累加和。在614处，部分计数寄存器180递增，并且控制循环回到610，用于下一个转换开始触发事件。
当被编程到CPU核心102中时(例如，在周期性的时间出现时)，CPU核心102赋活SYNC信号103。响应于SYNC信号103的赋活，在622处，将来自部分和寄存器174的值加载到最终和寄存器178中，并且在624处，将来自部分计数寄存器180的值加载到最终计数寄存器184中。在626和628处，部分和寄存器174和部分计数寄存器180分别被重置。在630处，CPU核心102然后读取最终和寄存器178和最终计数寄存器184，并且然后在632处计算由累加值表示的数字值的平均值(或其它度量)。
在本说明书中，术语“耦合(couple)”或“耦合(couples)”是指间接或直接的有线或无线连接。因此，如果第一设备耦合到第二设备，则该连接可以通过直接连接，或者通过经由其它设备和连接的间接连接。“基于”的表述是指“至少部分基于”。因此，如果X是基于Y的，则X可以是Y和任何数量的其它因素的函数。
在权利要求的范围内，所描述的实施例中的修改是可能的，并且其它实施例也是可能的。

Claims (20)

1.一种系统，包括：
中央处理单元CPU核心；
脉宽调制器PWM控制器，所述脉宽调制器控制器耦合到所述CPU核心，并且配置为生成具有PWM周期的PWM控制信号；
模数转换器ADC，所述模数转换器耦合到所述PWM控制器；
累加器，所述累加器耦合到所述ADC；
和寄存器，所述和寄存器耦合到所述累加器；以及
过采样寄存器组，所述过采样寄存器组可由所述CPU核心配置，以指定每个PWM周期期间所述ADC将模拟信号转换成数字样本以产生多个数字样本的时间点，其中，连续数字样本之间的时间间隔在所指定的时间点之间变化；
其中，所述累加器用于累加来自所述ADC的数字样本，并且将累加和存储在所述和寄存器中；并且
其中，所述CPU核心用于从所述和寄存器读取所述累加和。
2.根据权利要求1所述的系统，进一步包括计数寄存器，所述计数寄存器对于由所述ADC执行的每次转换都将递增。
3.根据权利要求2所述的系统，其中，所述计数寄存器可由所述CPU核心读取。
4.根据权利要求2所述的系统，其中，所述CPU核心用于从所述计数寄存器读取值，并且基于所述累加和和从计数寄存器读取的所述值来计算度量。
5.根据权利要求4所述的系统，其中，所述PWM控制器赋活信号以触发所述ADC将所述模拟信号转换成所述数字样本。
6.根据权利要求1所述的系统，其中，所述CPU核心用于基于所述累加和来计算度量。
7.根据权利要求6所述的系统，其中，所述PWM控制器包含计数器，并且所述PWM控制器基于来自所述计数器的计数值赋活信号以触发所述ADC将所述模拟信号转换成所述数字样本，所述计数值与所述过采样寄存器组中的多个值中的任何一个匹配。
8.根据权利要求1所述的系统，其中：
所述和寄存器是最终和寄存器；
所述累加器包含部分和寄存器，在由所述ADC执行的多次转换中的每次上，所述累加和被更新到所述部分和寄存器中；并且
基于来自所述CPU核心的信号的赋活，将所述累加和从所述部分和寄存器传送到最终和寄存器。
9.根据权利要求1所述的系统，其中，所述和寄存器是最终和寄存器，并且所述系统进一步包括：
比较器；以及
部分计数寄存器，所述部分计数寄存器包含计数值，每当所述ADC执行所述模拟信号到数字样本的转换时所述计数值都将递增；以及
最大计数值，所述最大计数值可由所述CPU核心配置，以包含最大计数值；
其中：
所述累加器包含部分和寄存器，在由所述ADC执行的多次转换中的每次上，所述累加和被更新到所述部分和寄存器中；
所述比较器用于将来自所述部分计数寄存器的所述值与所述最大计数值进行比较；并且
基于来自所述比较器的指示来自所述部分计数寄存器的所述值达到所述最大计数值的信号，将所述累加和从所述部分和寄存器传送到最终和寄存器，并且将所述计数值从所述部分计数寄存器传送到最终计数寄存器。
10.根据权利要求9所述的系统，进一步包括：
多个转换电路，每个转换电路包含最终和寄存器、部分和寄存器、部分计数寄存器和最终计数寄存器；以及
同步寄存器，所述同步寄存器可由所述CPU核心写入，以标识所述转换电路中的一或多个，其累加和将从其部分和寄存器传送到其最终和寄存器，并且所述计数值将从其部分计数寄存器传送到其最终计数寄存器。
11.一种系统，包括：
中央处理单元CPU核心；
脉宽调制器PWM控制器，所述脉宽调制器控制器耦合到所述CPU核心，并且配置为生成具有PWM周期的PWM控制信号；
模数转换器ADC，所述模数转换器耦合到所述PWM控制器，所述ADC将模拟信号转换成数字样本；
过采样寄存器组，所述过采样寄存器组可由所述CPU核心配置，以指定每个PWM周期期间所述ADC将模拟信号转换成数字样本以产生多个数字样本的时间点，其中，连续数字样本之间的时间间隔在所指定的时间点之间变化；
累加器，所述累加器耦合到所述ADC，所述累加器包含部分和寄存器，来自所述ADC的所述数字样本的累加值存储在所述部分和寄存器中；以及
最终和寄存器，所述最终和寄存器用于响应于信号而加载来自所述部分和寄存器的所述累加值；
其中，所述CPU核心用于从所述最终和寄存器读取所述累加和。
12.根据权利要求11所述的系统，其中，所述CPU核心用于基于所述累加值来计算平均值、最小值和最大值中的至少一个。
13.根据权利要求11所述的系统，其中，所述PWM控制器包含计数器，并且所述PWM控制器基于来自所述计数器的计数值赋活信号以触发所述ADC将所述模拟信号转换成所述数字样本，所述计数值与所述过采样寄存器组中的多个值中的任何一个匹配。
14.根据权利要求11所述的系统，其中，基于由所述CPU核心赋活的信号的赋活，将所述累加值从所述部分和寄存器传送到所述最终和寄存器。
15.根据权利要求14所述的系统，其中，由所述CPU核心赋活的所述信号还将导致所述部分和寄存器被重置。
16.一种系统，包括：
中央处理单元CPU核心；
脉宽调制器PWM控制器，所述脉宽调制器控制器耦合到所述CPU核心，并且配置为生成具有PWM周期的PWM控制信号；
模数转换器ADC，所述模数转换器耦合到所述PWM控制器，所述ADC响应于由所述PWM控制器生成的触发信号而将模拟信号转换成数字样本；
累加器，所述累加器耦合到所述ADC，所述累加器包含部分和寄存器，来自所述ADC的所述数字样本的累加值存储在所述部分和寄存器中；
最终和寄存器，所述最终和寄存器用于响应于信号而加载来自所述部分和寄存器的所述累加值；以及
最终计数寄存器，所述最终计数寄存器用于存储指示由所述ADC执行的转换次数的计数值；
其中，所述CPU核心用于从所述最终和寄存器读取所述累加和，并且从所述最终计数寄存器读取所述计数值。
17.根据权利要求16所述的系统，进一步包括部分计数寄存器，每当所述ADC由所述PWM控制器触发以执行转换时所述部分计数寄存器都将递增。
18.根据权利要求17所述的系统，其中，响应于由所述CPU核心赋活的信号，将来自所述部分计数寄存器的值传送到所述最终计数寄存器。
19.根据权利要求18所述的系统，其特征在于，所述CPU核心用于从所述最终计数寄存器读取值，并且将从所述最终和寄存器读取的所述累加值除以从所述最终计数寄存器读取的所述值。
20.根据权利要求16所述的系统，其中，所述系统是片上系统。
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