CN101038228A - 一种基于fpga的高精度数字在线动平衡检测装置 - Google Patents

Abstract

一种基于FPGA的高精度数字在线动平衡检测装置，是一种能够用来对转子进行高精度不平衡在线检测的装置。该装置通过光电传感器在转子过基准位置时产生一个基准脉冲，该脉冲经过FPGA芯片产生锁相信号和倍频信号。用倍频信号触发FPGA控制的AD芯片进行采样。采样结束后FPGA生成采样结束信号，DSP响应该信号，从相应的地址单元读取采样值。读取完整周期的采样数据后，按照一定的控制算法计算出不平衡量的幅值和相位。本发明同时对4路信号进行采样和处理(上端X、上端Y、下端X、下端Y)，可以检测出转子在工作转速下的不平衡量，而且采用的方法具有很强的数据处理能力和很快的响应速度，因此可以达到较高的平衡精度。

Description

一种基于FPGA的高精度数字在线动平衡检测装置

技术领域

本发明涉及一种基于FPGA的高精度数字在线动平衡检测装置，特别适用于高转速转子动不平衡量的在线检测。

背景技术

转子质量不平衡是造成转动设备振动的主要原因之一。由于磁悬浮型转子或某些机械型转子的工作转速比较高，其动不平衡量的大小直接影响转子的控制精度，进而会影响输出扰动力矩的大小。若不平衡量较大，对磁悬浮型转子则会影响它的起浮和升速，甚至在高转速时导致失稳现象的发生；对机械型转子则会增大它的磨损，降低使用寿命。

对转子进行动平衡检测是消除这种有害振动的主要方法。现有动平衡检测装置多为离线动平衡检测，在较高转速时，风阻对转子的影响较大，无法得到精确的不平衡量，故检测精度不高。同时，离线检测需要整套的平衡检测设备，并且需要拆装转子；而在线检测则不需要拆装转子。因此在线动平衡检测具有更好的灵活性。

中国专利申请号“200610114361.4”——公开了“一种基于硬件锁相的高精度磁悬浮飞轮在线动平衡检测装置”，如图1所示。在该专利申请中，DSP芯片9’通过倍频信号控制采样过程，等待采样完成后DSP芯片9’才能进行相应的处理和运算。在这种设计下，若要提高检测精度，需要提高采样频率，从而会导致DSP等待采样结束的时间变长，会出现无法及时处理数据和运算，以及程序跑飞等问题；同时，受外部分频电路的限制，倍频倍数最多为128倍频，若要提高采样频率，需要更换分频能力更大的芯片，并要相应调整外部电路。因此，这种设计虽然简单，易于实现，但存在调整不灵活、结构设计受限制等缺点。

发明内容

本发明解决的技术问题：克服现有的离线动平衡检测精度不高，现有在线动平衡检测采样频率受限制、无法保证实时性的缺点，提供了一种基于FPGA的高精度数字在线动平衡检测装置。

本发明的技术解决方案：基于FPGA的高精度数字在线动平衡检测装置，其特征在于：传感器信号接口电路：与AD芯片相连，用于将位移或振动传感器的信号进行放大和带通滤波处理，并送至AD芯片，等待采样；FPGA芯片通过编程实现数字锁相与倍频功能和AD采样控制功能：对通过脉冲处理电路整形并限幅的基准脉冲信号进行锁相和倍频，并控制AD芯片进行采样。采样结束后将采样结果存到相应的地址单元，同时生成一个采样结束脉冲信号作为DSP的外部中断信号，通知DSP提取采样结果；DSP芯片：对锁相脉冲信号和采样结束脉冲信号产生中断，从FPGA相应的地址单元中提取采样值，提取一整周期的采样值后进行离散傅立叶变换(DFT)，并进行相关的算法运算处理，得到不平衡量的大小和相位；电平转换芯片：与FPGA芯片和AD芯片相接，用于FPGA芯片的3.3V和AD芯片的5V之间相互转化。

本发明的原理：传感器信号接口电路与AD芯片相连，用于将位移(振动)传感器的信号进行放大和带通滤波处理，并送至AD转换芯片，等待采样。光电开关在转子转过基准位置时产生一个脉冲信号，该脉冲信号经过FPGA芯片生成一个锁相脉冲信号和一个倍频脉冲信号。锁相脉冲信号触发DSP的外部中断；倍频脉冲信号作为启动信号启动AD芯片采样，AD采样结束后由FPGA芯片生成一个结束脉冲信号触发DSP的外部中断，在该外部中断中DSP提取相应的位移量。DSP取到整周期的采样值后作相应的处理，从而提取与转速同频的分量，并进行相应算法运算(本实施例中根据转子类型不同而采用单面影响系数法或双面影响系数法)，由该周期采样数据得出相应的不平衡量的大小和相位。

本发明与现有的动平衡检测装置相比具有以下优点：

(1)本发明采用在线动平衡检测，较离线动平衡检测具有调试灵活、方便、体积小、不需要外加驱动设备等特点。在线动平衡检测转速为实际工作转速，能够真实反映所测量转速下的不平衡量。

(2)本发明采用了FPGA芯片实现的AD采样控制，可以节省DSP的运行时间，较大程度地提高采样频率，达到采样精度高、运算实时性好的特点，进而可以提高平衡检测的精度。

(3)本发明采用了FPGA芯片实现的数字锁相与倍频功能，具有控制灵活、锁相精度高、易于集成的特点。

附图说明

图1为中国专利申请号“200610114361.4”的结构组成框图；

图2为本发明的原理框图；

图3为本发明的FPGA数字锁相与倍频控制原理图；

图4为本发明的电平转化芯片与FPGA和AD芯片接口电路图；

图5为本发明的FPGA控制AD采样原理图；

图6为本发明的单个通道的传感器接口电路图；

图7为本发明的脉冲处理电路图；

图8为本发明的DSP控制流程图。

具体实施方式

如图2所示，本发明的硬件主要由光电开关1、脉冲处理电路2、FPGA芯片3、DSP芯片4、电平转化芯片5、AD芯片6、传感器信号接口电路7和位移或振动传感器8组成，其中FPGA芯片3通过编程实现数字锁相与倍频功能和AD采样控制功能，DSP芯片4采用运算速度可达150MFLOPS的TMS320VC33。光电开关1在转子转过基准位置时产生一个基准脉冲信号，该脉冲信号经过脉冲处理电路整形并限幅后送入FPGA芯片3。FPGA芯片3通过锁相与倍频功能产生一个锁相倍频脉冲信号和一个倍频脉冲信号。用锁相后的脉冲信号触发DSP的外部中断INT0，在INT0中允许DSP的INT1中断；用该倍频后的脉冲信号作为AD芯片6的启动采样信号，由FPGA控制AD进行采样，采样结束后FPGA产生的采样结束脉冲触发DSP的外部中断INT1，在INT1中DSP从FPGA芯片3相应的地址读取采样值。转子的位移或振动传感器8采集到的转子位移或振动信号经传感器信号接口电路后，送至AD芯片6，等待采样。本实施例中DSP对读取的每个整周期采样结果作离散傅立叶变换DFT后，即可调用相关的算法，本实施例中根据转子的类型不同采用单面影响系数法或双面影响系数法得出不平衡量的大小和相位。

在单面影响系数法中(以下所有向量均为矢量，即包含大小和相位)：

第一次启动转子，在额定转速下，测得不平衡量M造成的单面最大位移量或振动量为X0。在转子的一面上加试重m后启动转子，测得单面的位移量或振动量为X1。则不平衡量为：M＝m*X0/(X1-X0)。

在双面影响系数法中(以下所有向量均为矢量，即包含大小和相位)：

第一次启动转子，在额定转速下，测得上下面的不平衡量Ma、Mb造成的上下端最大位移量或振动量为Xa、Xb；

在上端加试重m1，第二次启动转子，测得上下端的最大位移量或振动量为Xa1、Xb1，则上端的单位试重引起的位移或振动变化(影响系数)为：A1＝(Xa1-Xa)/m1；B1＝(Xb1-Xb)/m1；

移去上端试重m1，在下端加试重m2，第三次启动转子，测得上下端的最大位移量或振动量为Xa2、Xb2，则下端的单位试重引起的位移或振动变化(影响系数)为：A2＝(Xa2-Xa)/m2；B2＝(Xb2-Xb)/m2。

根据影响系数的物理含义，可得不平衡量为：

Ma＝(Xa*B2-Xb*A2)/(A1*B2-A2*B1)；

Mb＝(Xb*A1-Xa*B1)/(A1*B2-A2*B1)。

如图3所示，给出了FPGA芯片实现的数字锁相与倍频功能的原理图。边沿触发鉴相器比较处理后的基准脉冲与锁相脉冲的相位差，产生“计数方向脉冲”信号，送入可逆计数器。可逆计数器的时钟CLK1采用系统50M时钟经8分频得到，根据“计数方向脉冲”来调整当前的计数值(预设的计数值为可变值，可变范围：8～131072，本实施例中预设的计数值取65536)：若“计数方向脉冲”为“高”则进行减计数，当计数值为0，输出“借位脉冲”；若“计数方向脉冲”为“低”则进行增计数，当计数值为达到预设的计数值，输出“进位脉冲”。本实施例中脉冲加减控制器的时钟CLK2采用系统50M时钟经32分频得到，它根据“进位脉冲”或“借位脉冲”进行计数的增加或减少，来调整输出倍频脉冲信号的频率：本实施例中脉冲加减控制器在无“进位脉冲”或“借位脉冲”时(即当锁相信号与基准脉冲信号锁定时)对输入的时钟信号进行48分频输出；当有“进位脉冲”下降沿时，控制器在输出时增加一个输出时钟周期，当有“借位脉冲”下降沿时，控制器在输出时减少一个输出时钟周期。脉冲加减控制器的输出为“倍频脉冲”信号。分频器通过分频倍数的设定可以实现不同的倍频功能，如512倍频、1024倍频、2048倍频等。本实施例中实现的是512倍频，故分频器采用512倍分频，它的输入为脉冲加减控制器输出的“倍频脉冲”信号，经512倍分频后得到“锁相信号”，并送入边沿触发鉴相器与基准脉冲信号重新比较相位差。

如图4所示，给出了电平转化芯片与FPGA芯片和AD芯片的接口电路图。本实施例中的FPGA芯片采用XC3S200，电平转化芯片采用74ALVC164245，AD芯片采用ADS7864。在本实施例中AD芯片的采样模式选择位A2，A1，A0被预置成1，1，0，即AD工作在循环读数的模式下。电平转化芯片用于AD芯片的5V信号和FPGA芯片的3.3V信号之间的相互转化。

如图5所示，给出了FPGA芯片控制的AD采样原理图。倍频脉冲信号作为AD的启动信号，通过“AD启动状态机”的设置启动AD转化。一般情况下，转子动平衡最多需要对转子的4个径向方向位移(或振动)信号进行采样，而ADS7864的每路转化时间至少需要1.75微秒，本实施例中采用2路AD(4通道：A0、A1、B0和B1)对4路传感器信号进行采样，所以AD转化时间至少需要3.5微秒。故AD启动后通过50M时钟计数进行延时，延时4微秒后启动“读4路AD结果状态机”，将4路AD采样结果读入FPGA芯片的缓存，并在读完第四路的采样结果后产生一个DSP中断信号，通知DSP从相应的地址单元取走采样结果。

如图6所示，给出了单个的传感器接口电路图。传感器接口电路用于将位移或振动传感器的信号进行放大和带通滤波处理，并送至AD芯片等待采样。传感器接口电路中采用了AD620进行位移(或振动)信号的放大，放大倍数由外接电位器RG2决定；采用了TL084设计了位移(或振动)信号的二阶带通滤波器，二阶带通滤波器的中心频率和带通增益可根据转子的实际工作转速调整TL084的外围电阻和电容值。本实施例中实际工作转速频率为66.67Hz(4000rpm)，故二阶带通滤波器的中心频率设置为66.67Hz(4000rpm)，即在转速频率为66.67Hz时，与转速同频的位移(振动)信号无衰减地通过带通滤波器，而其他频率(高频或低频)的信号则被不同程度地衰减，达到滤波的目的。

如图7所示，给出了脉冲处理电路图。光电开关在转子转过基准位置时生成一个基准脉冲信号，该信号经74LS14进行脉冲整形，并通过两个稳压管将整形后的脉冲信号最高幅值限幅为3V，经整形并限幅的基准脉冲信号送入FPGA芯片进行锁相和倍频处理。

如图8所示，给出了本实施例中的DSP控制流程。当DSP检测到锁相脉冲信号时响应外部中断0(INT0)，在外部中断0(INT0)中将“允许取数标志位”置“1”，用以允许DSP读取采样值。当DSP检测到倍频脉冲信号时响应外部中断1(INT1)，在外部中断1(INT1)中若“允许取数标志位”为“1”，则从FPGA相应的地址单元读取采样值，当取到一整周期的采样值后将“允许取数标志位”置“0”，对整周期采样值作离散傅立叶变换(DFT)，并调用相关动平衡算法计算出不平衡量的大小和相位。

本发明为基于FPGA的高精度数字在线动平衡检测装置，可以根据实际需求通过VHDL语言的修改来灵活调整锁相的中心频率、锁相调整时间和倍频数(采样频率)，并可通过不同动平衡控制算法的编写，实现不同类型转子、不同工作状态下的动平衡在线检测。

Claims (4)

1、一种基于FPGA的高精度数字在线动平衡检测装置，其特征在于：包括：

FPGA芯片(3)：与脉冲处理电路(2)、DSP芯片(4)和电平转化芯片(5)相连，用于将脉冲处理电路(2)送来的脉冲信号进行锁相和倍频，并利用倍频脉冲信号控制AD进行采样，采样结束后采样结果存到相应的地址单元，同时生成一个采样结束脉冲信号作为DSP的一个外部中断信号，通知DSP提取采样结果；

脉冲处理电路(2)：与光电开关(1)和FPGA芯片(4)相连，用于将光电开关(1)产生的基准脉冲进行整形，并将脉冲幅值限幅为0～3V，整形并限幅后的脉冲送至FPGA芯片(3)内；

传感器信号接口电路(7)：与AD芯片(6)相连，用于将位移或振动传感器(8)的信号进行放大和带通滤波处理，并送至AD芯片(6)等待采样；

电平转换芯片(5)：与FPGA芯片(3)和AD芯片(6)相连，用于FPGA(3)的控制信号和AD芯片(6)输出信号间对应电压的相互转化；

DSP芯片(4)：与FPGA芯片(3)相连，对FPGA芯片(3)产生的锁相脉冲和AD采样结束后产生的采样结束脉冲进行中断响应，从FPGA(3)相应的地址单元提取采样值，提取一个整周期的采样值后，对整周期的采样值进行相应的处理，从而提取与转速同频的分量，并通过相应的不平衡量算法，得到不平衡量的大小和相位。

2、根据权利要求1所述的一种基于FPGA的高精度数字在线动平衡检测装置，其特征在于：所述的FPGA芯片(3)采用Xilinx公司的Spartan3系列芯片，实现数字锁相与倍频的功能，同时实现对AD芯片(6)高速采样的控制。

3、根据权利要求1所述的一种基于FPGA的高精度数字在线动平衡检测装置，其特征在于：所述的DSP芯片(6)采用TMS320VC3x系列DSP作为控制算法的处理器。

4、根据权利要求1所述的一种基于FPGA的高精度数字在线动平衡检测装置，其特征在于：所述的不平衡算法为：单面影响系数法或双面影响系数法。

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