JP2012114641A - 半導体装置および固体撮像装置 - Google Patents

Abstract

【課題】画素情報の読出し速度を向上させることが可能な半導体装置および固体撮像装置を提供する。
【解決手段】カラムＡＤＣは、ＰＧＡ２２と、縦列接続された２つの巡回型ＡＤＣとを含む。ＰＧＡ２２は、画素の黒レベルおよび信号レベルの差分を増幅した信号にＶｒｅｆを加算した電位をＰＧＡ画素情報として出力する。第１ＡＤＣ２４＿１は、Ｖｒｅｆを参照電位としてサンプリングして保持するとともに、ＰＧＡ画素情報を信号電位としてサンプリングして保持し、これらの差分信号であるｉ行の画素情報に応じてデジタル値の中の上位ビットを生成すると、（ｉ＋１）行の画素情報のサンプリングを開始する。第２ＡＤＣ２４＿２は、第１ＡＤＣ２４＿１が（ｉ＋１）行の画素情報をサンプリングして保持するのと並行して、第１ＡＤＣ２４＿１によって生成された上位ビットに応じて該デジタル値の中の下位ビットを生成する。
【選択図】図５

Description

この発明は、半導体装置および固体撮像装置に関し、より特定的には、アナログ／デジタル変換回路（以下、ＡＤＣ（Analog/Digital Converter）と称す）を内蔵した半導体装置および固体撮像装置に関する。

デジタルカメラ等に用いられる固体撮像素子としては、ＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサといった方式がある。カメラの高性能化の観点から、近年では、ＣＭＯＳデバイスを搭載しやすいＣＭＯＳイメージセンサに対する注目が高まっている。

ＣＭＯＳイメージセンサには、アナログ出力型ＣＭＯＳイメージセンサとデジタル出力型ＣＭＯＳイメージセンサとの２種類がある。どちらも一長一短があるものの、データ処理速度の観点からデジタル出力型ＣＭＯＳイメージセンサへの期待が大きい。

デジタル出力型ＣＭＯＳイメージセンサにおいては、画素は行列状に複数個配置されており、その中の任意の画素を列選択回路と行選択回路とを用いて選択する。その選択された画素から水平信号線ごとに、画素信号をリセットすることによってある電位にプリチャージされた信号（以下、黒レベルと称す）と、画素内のフォトダイオードにおける光電変換によって得られた電荷に応じた信号（以下、信号レベルと称す）との２種類が出力される。画素情報（信号レベル−黒レベル）の取り出しには、相関二重サンプリング（Correlate Double Sampling：以下、ＣＤＳという）動作が行なわれる（たとえば、非特許文献１参照）。取り出された画素情報は、ＡＤＣによってデジタル値に変換される。このＡＤＣとしては、アナログ出力を再度入力に戻し、アナログ信号を循環させながらＡ／Ｄ変換を行なう巡回型のＡＤＣ等が知られている（たとえば、特許文献１参照）。

なお、比較的に同じような強さの光がＣＭＯＳイメージセンサに照射された場合には、各画素から得られる画素信号の差が小さくなるため、撮像される画像が階調のない画像となってしまう。これを解消するために、ＰＧＡ（Programmable Gain Amplifier）を用いて各画素の画素情報を大きくすることが検討されている（たとえば、非特許文献２参照）。

特開２００５−１０９７４７号公報

S. Kawahito, et al., "A CMOS Image Sensor Integrating Column-Parallel Cyclic ADCs with On-Chip Digital Error Correction Circuits", ISSCC Dig. Tech. Papers, pp.56-57, 2008. S. Matsuo, et al., "A Very Low Column FPN and Row Temporal Noise 8.9M-Pixel, 60fps CMOS Image Sensor with 14bit Column Parallel SA-ADC", Symposium on VLSI Circuits Digest of Technical Papers, pp.138-139, 2008.

近年、デジタルカメラ等においては、高画素化や連写枚数の増加（フレームレートの向上）等の要求を受けて、画素情報の読出し速度の向上が強く要望されている。

しかしながら、上述したように、画素情報を取り出してデジタル値に変換するためには、ＣＤＳ処理とＡＤ変換処理とを順次行なう必要がある。このうちのＣＤＳ処理を行なうのに必要な時間は、画素アレイによって決まるため、当該時間を短縮することが困難である。一方、ＡＤ変換処理を行なうのに必要な期間は、ＡＤＣにおいて回路面積および消費電力、素子ばらつきによる精度（デバイスミスマッチ）、プロセスばらつき等といった設計上の制約があるために、ＡＤ変換時間を短縮することが困難とされる。このように、ＣＤＳ処理およびＡＤ変換処理の各々が一定時間を必要としており短縮することが難しいため、画素情報の読出し速度を向上することが困難となっていた。

それゆえ、この発明は係る課題を解決するためになされたものであり、その目的は、画素情報の読出し速度を向上させることが可能な半導体装置および固体撮像装置を提供することである。

この発明のある局面に従えば、入力アナログ信号をデジタル値に変換するための半導体装置であって、縦列接続された複数段の変換ユニットを備える。第１段の変換ユニットは、信号線を介して入力される第１のアナログ信号に基づき参照電位をサンプリングして保持するとともに、上記信号線を介して入力される第２のアナログ信号に基づき信号電位をサンプリングして保持し、かつ、保持された参照電位と信号電位との差分を示す信号を出力するサンプル・ホールド手段と、サンプル・ホールド手段から出力される信号に応じてデジタル値の中の上位ビットを生成する第１の生成手段とを含む。サンプル・ホールド手段は、第１の生成手段によって上位ビットが生成されると、信号線を介して入力される第３のアナログ信号に基づき参照電位をサンプリングして保持するとともに、信号線を介して入力される第４のアナログ信号に基づき信号電位をサンプリングして保持する。第２段の変換ユニットは、サンプル・ホールド手段と並行して動作して、第１の生成手段によって生成された上位ビットに応じてデジタル値の中の下位ビットを生成する第２の生成手段を含む。

この発明によれば、画素情報の取り出しと画素情報のＡＤ変換とを並行して実施することができるため、画素情報の読出し期間を短縮することができる。その結果、画素情報の読出し速度を向上させることが可能となる。

この発明の実施の形態に係る半導体装置の代表例である固体撮像装置の構成例を示す図である。 図１に示す画素ＰＸの電気的等価回路の一例を示す図である。 図２におけるカラムＡＤＣの構成例を示す図である。 図３に示すＰＧＡおよびＡＤＣによる画素情報の読出し動作を説明するためのタイミングチャートの一例である。 本発明の第１の実施の形態に係るカラムＡＤＣの構成例を示す図である。 図５に示すカラムＡＤＣによる画素情報の読出し動作を説明するためのタイミングチャートの一例である。 本発明の第２の実施の形態に係るカラムＡＤＣの構成例を示す図である。 図７に示すカラムＡＤＣによる画素情報の読出し動作を説明するためのタイミングチャートの一例である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当する部分には同一符号を付してその説明は繰返さない。

図１は、この発明の実施の形態に係る半導体装置の代表例である固体撮像装置の構成を示す図である。

図１を参照して、固体撮像装置は、画素アレイ１０と、画素の列ごとに配置されたカラムＡＤＣ２０と、変換結果を外部等へ出力するときに画素アレイ１０の列方向の選択処理を行なう出力回路３０と、画素アレイ１０の行方向の選択処理を行なう行選択回路４０とを備える。なお、第１段の変換ユニット、および第２段の変換ユニットからそれぞれ出力されたデジタル値の加算および補正を行なう回路は、カラムＡＤＣ２０および出力回路３０のいずれかに含まれているものとする。

画素アレイ１０は、複数の画素ＰＸが行列状に配列されてなる。画素アレイ１０の各列に対応して列信号線（垂直読出線）が設けられる。また、画素アレイ１０の各行ごとに６本ずつ設けられた行信号線（水平信号線）が設けられる。

カラムＡＤＣ２０は、画素アレイ１０の上下に配置されており、２列の画素ＰＸの幅に１つのカラムＡＤＣ２０が配置される構成となっている。したがって、たとえば、水平方向に６０００画素分のセンサが配置されている場合には、カラムＡＤＣ２０は、画素アレイ１０を挟んで上下に各３０００個が配置される。

図２は、図１に示す画素ＰＸの電気的等価回路を示す図である。
図２を参照して、画素ＰＸは、光信号を電気信号に変換するフォトダイオードＰＤと、転送制御線上の転送制御信号ＴＸに従ってフォトダイオードＰＤによって生成された電気信号を転送する転送トランジスタＱ２と、リセット制御線上のリセット制御信号ＲＸに従ってフローティングディフュージョンＦＤを所定の電圧レベルにリセットするリセットトランジスタＱ１とを含む。

フォトダイオードＰＤは、光電変換によって受光量に応じた電荷を生成する。フォトダイオードＰＤに代えて、フォトトランジスタなどのその他の光電変換素子を用いてもよい。転送トランジスタＱ２は、フォトダイオードＰＤのカソードとフローティングディフュージョンＦＤとの間に接続される。転送トランジスタＴＸは、そのゲート電極に供給された転送制御信号ＴＸに応答して、フォトダイオードＰＤで生成された電荷をフローティングディフュージョンＦＤに転送する。フローティングディフュージョンＦＤは、半導体基板上に形成された高濃度の不純物領域であり、電気的に浮遊状態となっており、転送トランジスタＱ２から転送された電荷を蓄積する。フローティングディフュージョンＦＤの電位は、蓄積された電荷量に応じて決まる。

画素ＰＸは、さらに、フローティングディフュージョンＦＤの電位に応じた電位を出力するソースフォロワトランジスタＱ３と、行選択制御線上の行選択信号ＳＬに従ってソースフォロワトランジスタＱ３により伝達された信号を垂直読出線１２上に伝達する行選択トランジスタＱ４とを含む。また、垂直読出線１２には、一定電流を流すトランジスタＱ５が設けられている。トランジスタＱ１〜Ｑ５は、一例として、ＮチャネルＭＯＳトランジスタで構成される。したがって、この画素ＰＸは、ＣＭＯＳイメージセンサの画素である。

画素アレイ１０の画素ＰＸの２列に対して１個のカラムＡＤＣ２０が設けられている。それぞれのカラムＡＤＣ２０は、ＰＧＡ２２と、ＡＤＣ２４とを含む。

ＰＧＡ２２は、列方向の画素ＰＸから順次送られてくる画素信号を設定ゲインに応じて増幅したアナログ信号をＡＤＣ２４に出力する。ＡＤＣ２４は、ＰＧＡ２２から受けた画素信号をアナログ信号からデジタル信号に変換する。

その変換結果は、３０００画素分のデジタル信号として出力回路３０によって順次外部に出力される。なお、画素アレイ１０の上部にも同様の回路が構成される。

以下、図２に示す画素ＰＸの信号読出時の動作を説明する。
最初に、リセット制御信号ＲＸがハイレベル（以下、Ｈレベルと略す。）にされ、フローティングディフュージョンＦＤが初期化された後に、リセット制御信号ＲＸがローレベル（以下、Ｌレベルと略す。）に設定される。この動作により、先のサイクルにおいて光電変換によってフローティングディフュージョンＦＤに蓄積された電荷が初期化される。

次に、行選択信号ＳＬがＨレベルとなり、ソースフォロワトランジスタＱ３を介して、フローティングディフュージョンＦＤ上の電位に応じた信号が垂直読出線１２上に伝達される。この信号が、ＰＧＡ２２を介してカラムＡＤＣ２０に含まれる参照用の容量素子に充電される。これば、後述する画素ＰＸの黒レベルの情報のサンプリングに相当する。

上記の出力後に行なわれる画素読出し期間においては、まず、画素ＰＸに光が照射されることによる光電変換によって電荷が発生しているものとする。次に、転送制御信号ＴＸがＨレベルになることによって、蓄積された電荷がフローティングディフュージョンＦＤへ伝達される。さらに、行選択信号ＳＬがＨレベルになることによって、フローティングディフュージョンＦＤ上の電位に応じた信号が、垂直読出線１２上に伝達され、ＰＧＡ２２を介して、カラムＡＤＣ２０に含まれる信号電荷蓄積容量素子が充電される。これは、後述する画素ＰＸの信号レベルの情報のサンプリングに相当する。

次いで、読出された参照電位および信号電位が差動増幅されて、画素ＰＸの情報が読出される。

１つの画素ＰＸに対して２回サンプリングを行ない、参照電位および信号電位を比較することにより、いわゆる相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）動作を行なって、画素ＰＸにおけるばらつきの影響を相殺し、フォトダイオードＰＤにより生成された電気信号のみを読出す。

画素ＰＸの情報の読出しが完了すると、次に、行選択信号ＳＬがＬレベルとなり、行選択トランジスタＱ４がオフ状態となる。

画素ＰＸは行列状に配列されており、１行の画素ＰＸについて、並列に、画素情報の読出しが行なわれる。

図３は、図２におけるカラムＡＤＣの構成例を示す図である。
図３を参照して、カラムＡＤＣ２０は、ＰＧＡ２２と、ＡＤＣ２４とを含む。

ＰＧＡ２２は、差動増幅器（ａｍｐ）２２０と、スイッチＳＷ０と、コンデンサＣ１と、可変コンデンサＣ２とを含む。

差動増幅器２２０の正入力には参照電位Ｖｒｅｆが入力され、負入力にはコンデンサＣ１を介して画素ＰＸから垂直読出線１２上に読出された画素信号が入力される。差動増幅器２２０の出力は、負帰還用の可変コンデンサＣ２およびスイッチＳＷ０に接続されるとともに、ＡＤＣ２４内のスイッチＳＷ１，ＳＷ２に接続される。また、可変コンデンサＣ２によってＰＧＡ２２のゲインを変更可能である。

以下に、ＰＧＡ２２の動作について説明する。まず、画素読出し期間が開始されると、スイッチＳＷ０がオン状態となる。このとき、可変コンデンサＣ２に蓄積されている電荷が放出される。そして、スイッチＳＷ０をオン状態としたままで、コンデンサＣ１に画素ＰＸの黒レベルの情報を電位として保持させる。

次に、スイッチＳＷ０がオフ状態になると、差動増幅器２２０は、ＰＧＡ２２のリセットレベルであるＶｒｅｆを出力する。なお、ＰＧＡ２２から出力されるリセットレベルであるＶｒｅｆはＡＤＣ２４内のスイッチＳＷ１を介してサンプル・ホールド（Ｓ／Ｈ）回路２４０に入力される。サンプル・ホールド回路２４０は、Ｖｒｅｆを参照電位としてサンプリングして保持する。

次に、画素ＰＸの信号レベルの情報がＰＧＡ２２に入力されると、ＰＧＡ２２からは、式（１）に示されるように、黒レベルおよび信号レベルの差分を増幅した信号にＶｒｅｆを加算した電位（以下、ＰＧＡ画素情報とする）が出力される。

ＰＧＡ出力＝Ｃ１／Ｃ２・（黒レベル−信号レベル）＋Ｖｒｅｆ ・・・（１）
なお、ＰＧＡ２２からの出力は、ＡＤＣ２４内のスイッチＳＷ２を介してサンプル・ホールド回路２４０に入力される。サンプル・ホールド回路２４０は、ＰＧＡ画素情報をサンプリングして保持する。

ＡＤＣ２４は、スイッチＳＷ１〜ＳＷ４，ＳＷ９，ＳＷ１０と、サンプル・ホールド（Ｓ／Ｈ）回路２４０と、減算器２４２，２４４と、増幅器２４６と、サブＡＤＣ２４８と、ＤＡＣ（Digital Analog Converter）２５０とを含む。

スイッチＳＷ１は、ＡＤＣ２４の正入力（＋ＩＮ）とサンプル・ホールド回路２４０の正入力との間に接続されており、オンされたときにＰＧＡ画素情報をサンプル・ホールド回路２４０の正入力に与える。スイッチＳＷ２は、ＡＤＣ２４の負入力（−ＩＮ）とサンプル・ホールド回路２４０の負入力との間に接続されており、オンされたときにリセットレベルであるＶｒｅｆをサンプル・ホールド回路２４０の負入力に与える。

スイッチＳＷ３は、増幅器２４６の正出力とサンプル・ホールド回路２４０の正入力およびサブＡＤＣ２４８の正入力との間に接続される。スイッチＳＷ４は、増幅器２４６の負出力とサンプル・ホールド回路２４０の負入力およびサブＡＤＣ２４８の負入力との間に接続される。スイッチＳＷ３，ＳＷ４は、オンされたときに増幅器２４６の出力をサンプル・ホールド回路２４０およびサブＡＤＣ２４８へフィードバックさせる。

スイッチＳＷ９は、サンプル・ホールド回路２４０の正出力およびサブＡＤＣ２４８の正入力の間に接続される。スイッチＳＷ１０は、サンプル・ホールド回路２４０の負出力およびサブＡＤＣ２４８の負入力の間に接続される。なお、スイッチＳＷ９，ＳＷ１０とスイッチＳＷ３，ＳＷ４とは相補的にオン／オフされる。

以下に、ＡＤＣ２４の動作について説明する。
ＡＤＣ２４の正入力（＋ＩＮ）には、ＰＧＡ２２から出力されるＰＧＡ画素情報を示す信号が入力される。このＰＧＡ画素情報を示す信号は、スイッチＳＷ１を介してサンプル・ホールド回路２４０に入力される。ＡＤＣ２４の負入力（−ＩＮ）には、ＰＧＡ２２から出力されるリセットレベルであるＶｒｅｆが入力される。このＶｒｅｆは、スイッチＳＷ２を介してサンプル・ホールド回路２４０に入力される。

サンプル・ホールド回路２４０は、Ｖｒｅｆを参照電位としてサンプリングして保持するとともに、ＰＧＡ画素情報を信号電位としてサンプリングして保持する。そして、サンプル・ホールド回路２４０は、ＣＤＳ動作を行なうことにより、これらの電位の差分であるＣ１／Ｃ２・（黒レベル−信号レベル）を画素情報として保持する。画素情報は、差動信号の形式（差動信号の一方と他方との差がＣ１／Ｃ２・（黒レベル−信号レベル）の値を示す）として保持される。

サブＡＤＣ２４８は、スイッチＳＷ９，ＳＷ１０を介してサンプル・ホールド回路２４０から差動信号の形式で出力される画素情報をＡＤ変換してデジタル値をデータラッチ（図示せず）およびＤＡＣ２５０に出力する。このとき、スイッチＳＷ３，ＳＷ４はオフしている。

ＤＡＣ２５０は、サブＡＤＣ２４８から出力されたデジタル値をアナログ値に変換する。減算器２４２,２４４は、サンプル・ホールド回路２４０に保持された画素情報とＤＡＣ２５０で変換されたアナログ値との差分をとって増幅器２４６に出力する。

増幅器２４６は、減算器２４２，２４４の出力を２倍の増幅率で増幅し、スイッチＳＷ３，ＳＷ４を介してサンプル・ホールド回路２４０およびサブＡＤＣ２４８へフィードバックする。サブＡＤＣ２４８は、フィードバックされたアナログ値をデジタル値に変換してＡＤＣ２４の外部に出力するとともに、ＤＡＣ２５０に与える。

サンプル・ホールド回路２４０は、フィードバックされたアナログ値をサンプリングして保持する。減算器２４２，２４４において、サンプル・ホールド回路２４０で保持されたアナログ値とＤＡＣ２５０で変換されたアナログ値との差分がとられ、この差分が増幅器２４６で増幅されてスイッチＳＷ３，ＳＷ４を介してサブＡＤＣ２４８およびサンプル・ホールド回路２４０へフィードバックされる。サブＡＤＣ２４８は、フィードバックされたアナログ値をデジタル値に変換して出力する。

このように、ＡＤＣ２４においては、ＰＧＡ２２から出力されるＶｒｅｆおよびＰＧＡ画素情報がサンプル・ホールド回路２４０によりサンプリングされて保持されるとともに、サブＡＤＣ２４８によってデジタル値に変換される。そして、サブＡＤＣ２４８により変換されたデジタル値がＤＡＣ２５０によりアナログ値に変換されると、減算器２４２，２４４によってサンプル・ホールド回路２４０に保持されている画素情報との差分がとられる。減算器２４２，２４４の出力は増幅器２４６により２倍の増幅率で増幅されてサンプル・ホールド回路２４０およびサブＡＤＣ２４８へフィードバックされる。このようにして、再帰的にＡＤ変換を行なうことができる。すなわち、ＡＤＣ２４は、巡回型のＡＤＣであって、上記のようなフィードバックによる循環処理を所定回数（たとえば、（Ａ−１）回とする）を行なうことにより、合計Ａ回のＡＤ変換を経てデジタル値を得ている。

図４は、図３に示すＰＧＡ２２およびＡＤＣ２４による画素情報の読出し動作を説明するためのタイミングチャートである。図４の横軸は時間の経過を示し、縦軸は垂直読出線１２の電圧を示す。

図４を参照して、この読出し動作は、画素情報出力およびＡＤ変換の２ステージによって構成され、ｉ行の画素情報の読出し動作を示している。

まず、時刻ｔ１において画素情報出力ステージが開始されると、画素ＰＸにおいてフローティングディフュージョンＦＤがリセットされる。そして、この画素ＰＸのリセットに併せて、ＰＧＡ２２のスイッチＳＷ０がオン状態となり、可変コンデンサＣ２に蓄積される電荷が放出される。これにより、ＰＧＡ２２がリセットされる。

次に、時刻ｔ２において、リセットトランジスタＱ１がオフ状態となると、フローティングディフュージョンＦＤ上の電位に応じた信号が垂直読出線１２上に伝達され、画素ＰＸの黒レベルの情報としてＰＧＡ２２に入力される。ＰＧＡ２２は、この画素ＰＸの黒レベルの情報をサンプリングして保持する。ＰＧＡ２２から出力されるリセットレベルであるＶｒｅｆがＡＤＣ２４に入力されると、サンプル・ホールド回路２４０により参照電位としてサンプリングされて保持される（図中の期間「Ｓａｍｐｌｉｎｇ１」に相当）。

次に、時刻ｔ３において、転送トランジスタＱ２がオン状態となると、フォトダイオードＰＤにより光電変換されて蓄積された電荷が、フローティングディフュージョンＦＤへ伝達される。トランジスタＱ３，Ｑ４を介して、フローティングディフュージョンＦＤの電位を伝達することにより、垂直読出線１２の電位が画素ＰＸからの電荷に応じた電位に変化する。この垂直読出線１２上の電位が、ＰＧＡ２２に画素ＰＸの信号レベルの情報としてＰＧＡ２２に入力される。ＰＧＡ２２は、ＣＤＳ動作によって参照電位および信号電位を差動増幅することにより、ＰＧＡ画素情報を出力する。ＰＧＡ２２から出力されたＰＧＡ画素情報は、ＡＤＣ２４に入力されると、サンプル・ホールド回路２４０によってサンプリングされて保持される。そして、サンプル・ホールド回路２４０は、ＣＤＳ動作を行なうことにより、これらの差分信号を画素情報として保持する（図中の期間「Ｓａｍｐｌｉｎｇ２」に相当）。

画素ＰＸの黒レベルの情報のサンプリング期間（Ｓａｍｐｌｉｎｇ１）と画素ＰＸの信号レベルの情報のサンプリング期間（Ｓａｍｐｌｉｎｇ２）とを実施することによってｉ行の画素情報が取り出されると、次に、時刻ｔ４において、ＡＤ変換ステージが開始される。このＡＤ変換ステージにおいては、ＡＤＣ２４により画素情報がアナログ信号からデジタル値に変換される。具体的には、巡回型に構成されたＡＤＣ２４において、上述したフィードバックによる循環処理を所定回数（（Ａ−１）回）繰り返すことによって、アナログ信号をデジタル値に変換する。Ａ回のＡＤ変換処理によりＡＤＣ２４から順次出力されたデジタル値は出力回路３０に転送され、出力回路３０内の図示しない回路によって一時的に保持（ラッチ）され、所定の演算処理が行なわれた後、一つの画素ＰＸに対応した画素データを生成して出力する。

以上のようにして、ｉ行の画素情報の読出し動作が終了すると、次いで（ｉ＋１）行の画素情報の読出し動作が実施される。カラムＡＤＣ２０は、図４に示す画素情報出力ステージおよびＡＤ変換ステージを実施することによって（ｉ＋１）行の画素情報を読出す。以上の動作を繰り返すことにより、列方向の画素情報が順次読出される。

しかしながら、上記のような手順に従って各行の画素情報の読出し動作を行なう場合、１行の画素情報をサンプリングして保持するとともに、その保持した画素情報をＡＤ変換することによってデジタル値を得るまでには、画素情報出力ステージに要する期間（以下、「画素情報出力期間」と称す）およびＡＤ変換ステージに要する期間（以下、「ＡＤ変換期間」と称す）の和に相当する期間を要することになる。

ここで、上記の２つの期間のうちの画素情報出力期間については、画素によって決まる一意的な期間であるため、短くすることが難しい。また、画素アレイ１０が高画素化するのに従って、画素列に対応して設けられる垂直読出線の寄生容量が増大するとともに、フォトダイオードＰＤの有効面積が縮小されることによって光電変換により生じる電荷が減少してしまうことによって、画素情報出力期間はさらに長期化される傾向にある。

一方、高画素化に伴なったカラムＡＤＣ２０の占有面積および消費電流の低減化、素子のばらつき（素子の均一性；素子のマッチング、素子のミスマッチとも称される）、プロセスばらつきの補償といった設計上の制約があることから、ＡＤ変換期間を短縮することは困難である。

このように、１行の画素情報を読出すためには、画素情報出力ステージとＡＤ変換ステージとを順次実施する必要がある上に、それぞれのステージの実施には一定期間が必要とされるため、画素情報の読出し速度を向上することが困難である。このため、高速連写や高画素化に伴なって要求される全画素の読出し速度（フレームレート）の向上を実現できないという課題があった。

このような不具合を回避するため、本発明の実施の形態に係るカラムＡＤＣは、ｉ行の画素情報のＡＤ変換ステージの少なくとも一部と、（ｉ＋１）行の画素情報出力ステージとを並行して実施する。これにより、１行の画素情報の読出し動作に要する期間を短縮して、高フレームレートを実現する。

（第１の実施の形態）
図５は、本発明の第１の実施の形態に係るカラムＡＤＣの構成例を示す図である。

図５を参照して、本発明の第１の実施の形態に係るカラムＡＤＣ２０Ａは、図３に示すカラムＡＤＣ２０の構成例と比較して、１つのＰＧＡに対して、縦列接続された２つのＡＤＣが設けられている点で異なっている。

ＰＧＡ２２は、図３のものと同様の構成からなるプログラマブルゲインアンプである。前段の第１ＡＤＣ（ＡＤＣ１）２４＿１は、図３におけるＡＤＣ２４と同様の構成からなる巡回型のＡＤＣである。後段の第２ＡＤＣ（ＡＤＣ２）２４＿２は、スイッチＳＷ９，ＳＷ１０が設けられない点を除いて図３におけるＡＤＣ２４と同様の構成からなる巡回型のＡＤＣである。第１ＡＤＣ２４＿１における増幅器２４６の差動出力が第２ＡＤＣ２４＿２の正入力（＋ＩＮ）および負入力（−ＩＮ）にそれぞれ接続される。

以下に、第１ＡＤＣ２４＿１および第２ＡＤＣ２４＿２の動作について説明する。なお、以下の説明では、第１ＡＤＣ２４＿１においてＢ回（Ｂは自然数）ＡＤ変換が行なわれ、第２ＡＤＣ２４＿２においてＣ回（Ｃは自然数であり、たとえばＢよりも大きい）ＡＤ変換が行なわれることにより、合計Ａ回（Ｂ＋Ｃ＝Ａ）のＡＤ変換が行なわれる場合を想定する。

第１ＡＤＣ２４＿１においては次の動作が行なわれる。
（１）第１ＡＤＣ２４＿１の正入力（＋ＩＮ）には、ＰＧＡ２２から出力される画素ＰＸの信号レベルに応じたＰＧＡ画素情報（Ｃ１／Ｃ２・（黒レベル−白レベル）＋Ｖｒｅｆ））が入力される。ＰＧＡ画素情報は、スイッチＳＷ１を介してサンプル・ホールド回路２４０に入力される。第１ＡＤＣ２４＿１の負入力（−ＩＮ）には、ＰＧＡ２２から出力されるリセットレベル（Ｖｒｅｆ）が入力される。このＶｒｅｆは、スイッチＳＷ２を介してサンプル・ホールド回路２４０に入力される。

サンプル・ホールド回路２４０は、リセットレベルを参照電位としてサンプリングして保持するとともに、ＰＧＡ画素情報をサンプリングして保持する。そして、サンプル・ホールド回路２４０は、ＣＤＳ動作を行なうことにより、これらの差分（Ｃ１／Ｃ２・（黒レベル−信号レベル））を差動信号の形式で画素情報として保持する。

（２）サブＡＤＣ２４８は、スイッチＳＷ９，ＳＷ１０を介してサンプル・ホールド回路２４０から出力される画素情報をＡＤ変換してデジタル値を第１ＡＤＣ２４＿１の外部へ出力するとともに、ＤＡＣ２５０にも出力する。このサブＡＤＣ２４８から出力されるデジタル値が第１ＡＤＣ２４＿１の１回目のＡＤ変換により得られるＡＤ変換値である。このとき、スイッチＳＷ１〜ＳＷ４はオフ状態である。

（３）ＤＡＣ２５０は、サブＡＤＣ２４８から出力されたデジタル値をアナログ値に変換する。減算器２４２,２４４は、サンプル・ホールド回路２４０に保持された画素情報と、ＤＡＣ２５０で変換されたアナログ値（１回目のＡＤ変換処理によるデジタル値をＤＡ変換したもの）との差分をとって増幅器２４６に出力する。増幅器２４６は、減算器２４２，２４４から出力された信号（差分を示す）を２倍の増幅率で増幅する。

（４）増幅器２４６で増幅された信号は、スイッチＳＷ３，ＳＷ４を介してサンプル・ホールド回路２４０およびサブＡＤＣ２４８へフィードバックされる。サブＡＤＣ２４８は、フィードバックされたアナログ値をデジタル値に変換して第１ＡＤＣ２４＿１の外部に出力するとともに、ＤＡＣ２５０にも出力する。このサブＡＤＣ２４８から出力されるデジタル値が第１ＡＤＣ２４＿１の２回目のＡＤ変換により得られるＡＤ変換値である。また、サンプル・ホールド回路２４０は、フィードバックされたアナログ値をサンプリングして保持する。このときスイッチＳＷ１，ＳＷ２，ＳＷ９，ＳＷ１０はオフ状態である。

これ以降、上記（３），（４）は（Ｂ−２）回繰返される。以上により、第１ＡＤＣ２４＿１によるＢ回のＡＤ変換は、上記（２）の処理を１回、上記（３），（４）のフィードバックによる循環処理を（Ｂ−１）回行なうことによって実現される。このＢ回のＡＤ変換により第１ＡＤＣ２４＿１は、画素情報のアナログ値をデジタル値へ変換して出力する。このデジタル値は、カラムＡＤＣ２０が出力するデジタル値のうちの上位ビットの値となる。

なお、Ｂ＝１のときには上記（３），（４）の処理は不要である。また、Ｂ＝１のとき、増幅器２４６からスイッチＳＷ３，ＳＷ４を介してサンプル・ホールド回路２４０およびサブＡＤＣ２４８へのフィードバックする構成を不要としてもよい。

（５）さらに（Ｂ−１）回目の上記（４）の処理が行なわれた後に、上記（３）の処理が行なわれる。Ｂ回目の循環処理により得られるデジタル値がＤＡＣ２５０でＤＡ変換され、減算器２４２，２４４においてサンプル・ホールド回路２４０で保持されたアナログ値との差分が得られる。この差分を示す信号が増幅器２４６で増幅されて差動信号として出力される。その後、上記（４）の処理を行なってもよいが、（Ｂ＋１）回目のサブＡＤＣ２４８におけるＡＤ変換結果は無効とされる。第２ＡＤＣ２４＿２における１回目のサブＡＤＣ２４８におけるＡＤ変換結果と同じとなるからである。なお、第１ＡＤＣ２４＿１内のサブＡＤＣ２４８から出力されるデジタル値を無効とするのに代えて、第１ＡＤＣ２４＿１内のスイッチＳＷ３，ＳＷ４をオフ状態とすることにより、増幅器２４６からの出力信号をフィードバックさせないように構成してもよい。

第２ＡＤＣ２４＿２においては、次の動作が行なわれる。
（６）第１ＡＤＣ２４＿１が１回目から（Ｂ−１）回目の循環処理を行なう間、第２ＡＤＣ２４＿２のスイッチＳＷ１，ＳＷ２はオフ状態となっている。第１ＡＤＣ２４＿１がＢ回目の循環処理を行なっている間の所定のタイミングでスイッチＳＷ１，ＳＷ２がオフ状態からオン状態に切替えられる。これにより、上記（５）において第１ＡＤＣ２４＿１の増幅器２４６から出力される差動信号差分（差動信号）が第１ＡＤＣ２４＿１の出力として、第２ＡＤＣ２４＿２の正入力（＋ＩＮ）および負入力（−ＩＮ）を経由してサンプル・ホールド回路２４０およびサブＡＤＣ２４８に入力される。

（７）第２ＡＤＣ２４＿２において、サブＡＤＣ２４８は、その入力されたアナログ信号をＡＤ変換してデジタル値を第２ＡＤＣ２４＿２の外部に出力するとともに、ＤＡＣ２５０へ出力する。このサブＡＤＣ２４８から出力されるデジタル値が第２ＡＤＣ２４＿２の１回目のＡＤ変換により得られるＡＤ変換値である。このとき、スイッチＳＷ１〜ＳＷ４はオフ状態である。

（８）ＤＡＣ２５０は、サブＡＤＣ２４８から出力されたデジタル値をアナログ値に変換する。減算器２４２,２４４は、サンプル・ホールド回路２４０に保持されたアナログ値と、ＤＡＣ２５０で変換されたアナログ値との差分をとって増幅器２４６に出力する。増幅器２４６は、減算器２４２，２４４から出力された信号（差分を示す）を２倍の増幅率で増幅する。

（９）増幅器２４６で増幅された信号は、スイッチＳＷ３，ＳＷ４を介してサンプル・ホールド回路２４０およびサブＡＤＣ２４８へフィードバックする。サブＡＤＣ２４８は、フィードバックされたアナログ値をデジタル値に変換して第２ＡＤＣ２４＿２の外部に出力すろとともに、ＤＡＣ２５０に出力する。このサブＡＤＣ２４８から出力されるデジタル値が第２ＡＤＣ２４＿２の２回目のＡＤ変換により得られるＡＤ変換値である。また、サンプル・ホールド回路２４０は、フィードバックされたアナログ値をサンプリングして保持する。このとき、スイッチＳＷ１，ＳＷ２，ＳＷ９，ＳＷ１０はオフ状態である。

これ以降、上記の（８），（９）は（Ｃ−２）回繰返される。
以上により、第２ＡＤＣ２４＿２によるＣ回のＡＤ変換は、上記（７）の処理を１回、上記（８），（９）のフィードバックによる循環処理を（Ｃ−１）回行なうことによって実現される。この合計Ｃ回のＡＤ変換により第２ＡＤＣ２４＿２は、画素情報のアナログ値をデジタル値へ変換して出力する。このデジタル値は、カラムＡＤＣ２０が出力するデジタル値のうちの下位ビットの値となる。該デジタル値のうちの下位ビットは第２ＡＤＣ２４＿２が生成する。そして、第１ＡＤＣ２４＿１から出力される上位ビットと、第２ＡＤＣ２４＿２から出力される下位ビットとは、出力回路３０に転送されると、出力回路３０内の図示しない回路によって一時的に保持（ラッチ）され、所定の演算（上位ビットと下位ビットとを結合するための加算演算、または変換結果のエラー補正を行なうための補正演算（冗長ビット付きのデジタル値であれば冗長ビットを用いた補正処理）が行なわれる。出力回路３０は、この所定の演算によって一つの画素ＰＸに対応した画素データを生成して出力する。

以上に説明したように、本実施の形態１におけるカラムＡＤＣによれば、縦列接続された２つの巡回型のＡＤＣのうちの前段の第１ＡＤＣ２４＿１が、ＡＤ変換ステージにおいてＢ回ＡＤ変換を行なうことによって画素情報の上位ビットを決定し、後段の第２ＡＤＣ２４＿２がＣ回ＡＤ変換を行なうことによってＡＤ変換ステージにおいて画素情報の下位ビットを決定する。

図６は、図５に示すカラムＡＤＣによる画素情報の読出し動作を説明するためのタイミングチャートである。図６の横軸は時間の経過を示し、縦軸は垂直読出線１２の電圧を示す。

図６を参照して、この読出し動作は、画素情報出力およびＡＤ変換の２ステージによって構成され、ｉ行の画素情報の読出し動作を示している。

まず、時刻ｔ１において画素情報出力ステージが開始されると、画素ＰＸにおいて、フローティングディフュージョンＦＤがリセットされる。そして、この画素ＰＸのリセットに併せて、ＰＧＡ２２のスイッチＳＷ０がオン状態となり、可変コンデンサＣ２に蓄積される電荷が放出される。すなわち、ＰＧＡ２２がリセットされる。

次に、時刻ｔ２において、リセットトランジスタＱ１がオフ状態となると、フローティングディフュージョンＦＤ上の電位に応じた信号が垂直読出線１２上に伝達され、画素ＰＸの黒レベルの情報としてＰＧＡ２２に入力される。ＰＧＡ２２は、この画素ＰＸの黒レベルの情報をサンプリングして保持する。ＰＧＡ２２から出力されるリセットレベル（Ｖｒｅｆ）は第１ＡＤＣ２４＿１に入力されると、サンプル・ホールド回路２４０により参照電位としてサンプリングされて保持される（図中の期間「Ｓａｍｐｌｉｎｇ１」に相当）。

次に、時刻ｔ３において、転送トランジスタＱ２がオン状態となると、フォトダイオードＰＤにより光電変換されて蓄積された電荷が、フローティングディフュージョンＦＤへ伝達される。トランジスタＱ３，Ｑ４を介して、フローティングディフュージョンＦＤの電位を伝達することにより、垂直読出線１２の電位が画素ＰＸからの電荷に応じた電位に変化する。この垂直読出線１２上の電位が、ＰＧＡ２２に画素ＰＸの信号レベルの情報としてＰＧＡ２２に入力される。ＰＧＡ２２は、ＣＤＳ動作によってＰＧＡ画素情報を出力する。ＰＧＡ２２から出力されたＰＧＡ画素情報は、第１ＡＤＣ２４＿１に入力されると、サンプル・ホールド回路２４０によってサンプリングされ、保持される。そして、サンプル・ホールド回路２４０は、ＣＤＳ動作を行なうことにより、これらの差分信号を画素情報として保持する（図中の期間「Ｓａｍｐｌｉｎｇ２」に相当）。

画素ＰＸの黒レベルの情報のサンプリング期間（Ｓａｍｐｌｉｎｇ１）と画素ＰＸの信号レベルの情報のサンプリング期間（Ｓａｍｐｌｉｎｇ２）とを実施することによってｉ行の画素情報が読出されると、次に、時刻ｔ４において、ｉ行の画素情報のＡＤ変換ステージが開始される。このＡＤ変換ステージにおいては、上述したＢ回のＡＤ変換によって第１ＡＤＣ２４＿１により画素情報の上位ビットが決定される。第１ＡＤＣ２４＿１は、時刻ｔ７において、ｉ行の画素情報のＡＤ変換ステージを終了する。第１ＡＤＣ２４＿１においては、ＡＤ変換期間（時刻ｔ４〜ｔ７）は信号レベルサンプリング期間（ｔ３１〜ｔ４）よりも短いものとする。

第１ＡＤＣ２４＿１は、ｉ行の画素情報のＡＤ変換ステージを終了する前の時刻ｔ６において、上記（５）の処理において増幅器２４６から出力されるアナログ信号を第２ＡＤＣ２４＿２に与える。第２ＡＤＣ２４＿２内では、サンプル・ホールド回路２４０により入力アナログ信号がサンプリングされて保持される。次いで、時刻ｔ７において、第２ＡＤＣ２４＿２は、ｉ行の画素情報のＡＤ変換ステージを開始する。このＡＤ変換ステージにおいては、上述したＣ回のＡＤ変換によって第２ＡＤＣ２４＿２により画素情報の下位ビットが決定される。第２ＡＤＣ２４＿２は、時刻ｔ１１において、ｉ行の画素情報のＡＤ変換ステージを終了する。

このとき、第１ＡＤＣ２４＿１においては、第２ＡＤＣ２４＿２がｉ行の画素情報のＡＤ変換ステージを実施するのと並行して、（ｉ＋１）行の画素情報出力ステージを実施する。具体的には、時刻ｔ６において、第１ＡＤＣ２４＿１は、画素ＰＸのリセットに併せてＰＧＡ２０をリセットすると、次いで時刻ｔ７において、ＰＧＡ２２による画素ＰＸの黒レベルの情報のサンプリングを開始する。時刻ｔ６から時刻ｔ８までの期間（図中の期間「Ｓａｍｐｌｉｎｇ１」に相当）において、ＰＧＡ２２から出力されるリセットレベル（Ｖｒｅｆ）は第１ＡＤＣ２４＿１に入力されると、サンプル・ホールド回路２４０により参照電位としてサンプリングされて保持される。

次に、時刻ｔ９において、垂直読出線１２上の電位が、ＰＧＡ２２に画素ＰＸの信号レベルの情報としてＰＧＡ２２に入力されると、ＰＧＡ２２は、ＣＤＳ動作によってＰＧＡ画素情報を出力する。ＰＧＡ２２から出力されたＰＧＡ画素情報は、第１ＡＤＣ２４＿１に入力されると、サンプル・ホールド回路２４０によってサンプリングされ、保持される。そして、サンプル・ホールド回路２４０は、ＣＤＳ動作を行なうことにより、これらの差分信号を画素情報として保持する（図中の期間「Ｓａｍｐｌｉｎｇ２」に相当）。

画素ＰＸの黒レベルの情報のサンプリング期間（Ｓａｍｐｌｉｎｇ１）と画素ＰＸの信号レベルの情報のサンプリング期間（Ｓａｍｐｌｉｎｇ２）とを実施することによって（ｉ＋１）行の画素情報が読出されると、次に、時刻ｔ１０において、（ｉ＋１）行の画素情報のＡＤ変換ステージが開始される。このＡＤ変換ステージにおいては、上述したように、第１ＡＤＣ２４＿１が上述したＢ回のＡＤ変換を行なうことによって、デジタル値の上位ビットが確定する。第１ＡＤＣ２４＿１は、時刻ｔ１１において、（ｉ＋１）行の画素情報のＡＤ変換ステージを終了する。この時刻ｔ１１以降においては、第２ＡＤＣ２４＿２において、（ｉ＋１）行の画素情報のＡＤ変換ステージが実施される。第１ＡＤＣ２４＿１においては、ＡＤ変換期間（時刻ｔ９〜ｔ１０）は信号レベルサンプリング期間（ｔ１０〜ｔ１２）よりも短いものとする。

このように、本発明の実施の形態１に係るカラムＡＤＣによれば、第２ＡＤＣ２４＿２がｉ行の画素情報のＡＤ変換ステージを実施するのと並行して、第１ＡＤＣ２４＿１が（ｉ＋１）行の画素情報出力ステージを実施する。巡回型のＡＤＣは、多段パイプライン型のＡＤＣと比較して、構成する素子数が少ないため回路面積を抑えられるという利点がある一方で、ＡＤ変換の処理速度を上げることが難しいという問題があった。しかしながら、本発明の実施の形態においては、この巡回型のＡＤＣを縦列接続することによって、ｉ行の画素情報のＡＤ変換期間と（ｉ＋１）行の画素情報出力期間とを重ね合わせる、特に一画素のＡＤ変換処理の一部（第２ＡＤＣ２４＿２によるＡＤ変換）を、黒レベルのサンプリング期間よりも長い時間を要する別の一画素の信号レベルサンプリング期間と並列に実行することにより、実質的に、画素情報の読出し期間を短縮することができる。この結果、画素情報の読出し速度を向上できる。よって、本発明の実施の形態に係る固体撮像装置においては、読出し速度の向上による高フレームレートの実現によって、１秒間あたりに連写できる画像の枚数を増やすこと、あるいはフレームレートを低下させずに高画素化することが可能となる。

なお、２つの巡回型のＡＤＣをＰＧＡに対して並列に設け、これら２つのＡＤＣによってインターリーブ方式でＡＤ変換を行なうことによっても、画素情報の読出し速度を上げることができる。しかしながら、このような構成においては、並列に配された２つの巡回型ＡＤＣのＡＤ変換特性が、素子ばらつき等に起因して完全に一致することがない。このため、２つの巡回型ＡＤＣの差が許容範囲内に収まるように、個々のＡＤＣについてＡＤ変換結果を補正する必要が生じてしまう。

これに対して、本発明の実施の形態のように巡回型ＡＤＣを縦列接続する構成においては、デジタル値の上位ビットおよび下位ビットはそれぞれ単一の巡回型ＡＤＣによって決定されるため、ＡＤ変換結果の補正は変換特性の改善を行なうような単純な補正でよい。また、インターリーブ方式では、２つの巡回型ＡＤＣの各々が所望の精度を有するように設計する必要があるのに対して、２つの巡回型ＡＤＣを縦列接続した構成では、後段の第２ＡＤＣには、少なくとも２倍の増幅率で増幅された信号が入力されるため、ノイズおよび素子ばらつき等について要求される精度が緩和される。その結果、後段の第２ＡＤＣに必要な容量素子を小さくすることができるため、カラムＡＤＣの回路面積の縮小および消費電力の低減を実現できる。

なお、ＰＧＡと巡回型ＡＤＣとの間に、ＣＤＳ動作によって信号をサンプリングして保持するサンプル・ホールド回路２４０を挿入することによっても、画素情報の読出し速度を上げることができる。この場合、サンプル・ホールド回路内で発生する熱雑音やフリッカー雑音等がノイズとして加わることにより、システムとしてのノイズ特性を劣化させるおそれがある。一方、本発明の実施の形態においては、巡回型ＡＤＣ内では、比較ごとに信号レベルが２倍に増幅されるため、これまでの構成例と遜色のないレベルに雑音を抑えることができる。よって、サンプル・ホールド回路を挿入するよりも画素情報の読出し速度の向上に有効である。

（第２の実施の形態）
図７は、本発明の第２の実施の形態に係るカラムＡＤＣの構成例を示す図である。

図７を参照して、本発明の第２の実施の形態に係るカラムＡＤＣ２０Ｂは、１つのＰＧＡ２２に対して、縦列接続された２つのＡＤＣが設けられている。前段の第１ＡＤＣ（ＡＤＣ１）２４＿１１および後段の第２ＡＤＣ（ＡＤＣ２）２４＿１２はいずれも、巡回型のＡＤＣである。

このカラムＡＤＣ２０Ｂは、図５に示す第１の実施の形態に係るカラムＡＤＣ２０Ａと比較して、ＡＤＣ内のサブＡＤＣ２４８を、２つのＡＤＣで共用している点で異なっている。

カラムＡＤＣ２０Ｂは、ＰＧＡ２２と、第１ＡＤＣ（ＡＤＣ１）２４＿１１と、第２ＡＤＣ（ＡＤＣ２）２４−１２と、サブＡＤＣユニット２５とを備える。

第１ＡＤＣ２４＿１１および第２ＡＤＣ２４＿１２はそれぞれ、スイッチＳＷ１〜ＳＷ４と、サンプル・ホールド回路２４０と、減算器２４２，２４４と、増幅器２４６と、ＤＡＣ２５０とを含んでいる。なお、これらの回路は、図５に示す第１ＡＤＣ２４＿１および第２ＡＤＣ２４＿２に含まれる回路とそれぞれ、同じである。

サブＡＤＣユニット２５は、サブＡＤＣ２４８と、サブＡＤＣ２４８の出力を第１ＡＤＣ２４＿１１および第２ＡＤＣ２４＿２のいずれか一方のＤＡＣ２５０と択一的に接続するためのスイッチＳＷ５，ＳＷ６とを含む。

サブＡＤＣユニット２５は、さらに、サブＡＤＣ２４８の正入力を、第１ＡＤＣ２４＿１１内のサンプル・ホールド回路２４０の正入力、負入力および第２ＡＤＣ２４＿１２内のサンプル・ホールド回路２４０の正入力のいずれか１つと択一的に接続するためのスイッチＳＷ７と、サブＡＤＣ２４８の負入力を、第１ＡＤＣ２４＿１１内のサンプル・ホールド回路２４０の正入力、負入力および第２ＡＤＣ２４＿１２内のサンプル・ホールド回路２４０の負入力のいずれか１つと択一的に接続するためのスイッチＳＷ８とを含む。

図７に示す構成において、第１ＡＤＣ２４＿１１がＡＤ変換ステージを実施している期間においては、サブＡＤＣユニット２５内のスイッチＳＷ５〜ＳＷ８は、サブＡＤＣ２４８が第１ＡＤＣ２４＿１１に帰属するように切換えられる。具体的には、スイッチＳＷ５がオンされる一方で、スイッチＳＷ６がオフされる。スイッチＳＷ７，ＳＷ８は、サブＡＤＣ２４８が第１ＡＤＣ２４＿１１の１回目のＡＤ変換を行なうとき（上記（２）の処理に相当）には、サンプル・ホールド回路２４０の出力とサブＡＤＣ２４８の入力とを接続する。そして、サブＡＤＣ２４８が第１ＡＤＣ２４＿１の２回目以降のＡＤ変換を行なうとき（上記（３），（４）の処理に相当）には、サンプル・ホールド回路２４０の入力とサブＡＤＣ２４８の入力とを接続する。

一方、第２ＡＤＣ２４＿１２がＡＤ変換ステージを実施している期間においては、サブＡＤＣユニット２５内のスイッチＳＷ５〜ＳＷ８は、サブＡＤＣ２４８が第２ＡＤＣ２４＿１２に帰属するように切換えられる。具体的には、スイッチＳＷ５がオフされる一方で、スイッチＳＷ６がオンされる。また、スイッチＳＷ７，ＳＷ８は、サブＡＤＣ２４８の正入力および負入力と第２ＡＤＣ２４＿１２内のサンプル・ホールド回路２４０の正入力および負入力とをそれぞれ接続する。このように２つのＡＤＣの間でサブＡＤＣを共用する構成とすることにより、２つの巡回型のＡＤＣを縦列接続したことによってカラムＡＤＣの回路面積が増大してしまうという不具合を軽減している。また、巡回型ＡＤＣごとにサブＡＤＣを設ける構成と比較して、カラムＡＤＣ全体の消費電力を低減することができる。

図８は、図７に示すカラムＡＤＣによる画素情報の読出し動作を説明するためのタイミングチャートである。図８の横軸は時間の経過を示し、縦軸は垂直読出線１２の電圧を示す。

図８を参照して、この読出し動作は、画素情報出力およびＡＤ変換の２ステージによって構成され、ｉ行の画素情報の読出し動作を示している。本発明の実施の形態２に従う画素情報の読出し動作は、図６に示した画素情報の読出し動作と比較して、第２ＡＤＣ２４＿１２におけるＡＤＣ変換ステージが、第１ＡＤＣ２４＿１１におけるＡＤＣ変換ステージが開始されるまでに終了している点が異なっている。

具体的には、第１ＡＤＣ２４＿１１が（ｉ＋１）行の画素情報出力ステージを実施している期間（図中の時刻ｔ７から時刻ｔ１０までの期間）において、第２ＡＤＣ２４＿１２がｉ行の画素情報のＡＤ変換ステージを並行して実施している。このとき、サブＡＤＣユニット２５内のサブＡＤＣ２４８は、スイッチＳＷ５〜ＳＷ８によって第２ＡＤＣ２４＿１２に接続されている。

そして、時刻ｔ１０において、第１ＡＤＣ２４＿１１が（ｉ＋１）行の画素情報のＡＤ変換ステージを開始すると、サブＡＤＣ２４８は、スイッチＳＷ５〜ＳＷ８によって、第２ＡＤＣ２４＿１２に接続された状態から第１ＡＤＣ２４＿１１に接続された状態に切換えられる。したがって、第２ＡＤＣ２４＿１２におけるＡＤ変換ステージは、この時刻ｔ１０以前に終了させておく必要がある。

なお、第１ＡＤＣ２４＿１１におけるｉ行の画素情報のＡＤ変換ステージにおいて、ＡＤ変換の回数を「１回」（すなわち、Ｂ＝１）とした場合には、第２ＡＤＣ２４＿１２においては、ｉ行の画素情報のＡＤ変換ステージにおいて、ＡＤ変換の回数Ｃは（Ａ−１）となる。この場合、画素読出し期間を最も短くすることができるため、画素情報の読出し速度をさらに向上することができる。

（変更例）
上述した第１および第２の実施の形態に係るカラムＡＤＣによれば、２つの巡回型ＡＤＣを縦列接続して構成することにより、前段のＡＤＣにおける画素情報出力ステージと後段のＡＤＣにおける画素情報のＡＤ変換ステージとを並行して実施することができる。

ここで、第１および第２の実施の形態の変更例として、前段の巡回型ＡＤＣで使用するクロック周波数と、後段の巡回型ＡＤＣで使用するクロック周波数とを、異なる周波数に設定する。

具体的には、第１の実施の形態に係るカラムＡＤＣに本変更例を適用する場合、図６を参照して、第１ＡＤＣ２４＿１における画素情報出力期間およびＡＤ変換期間の和に相当する期間を、第２ＡＤＣ２４＿２におけるＡＤ変換期間に割り当てるように、第１ＡＤＣ２４＿１および第２ＡＤＣ２４＿２の各々が使用するクロック周波数を調整する。これにより、各ＡＤＣを効率良く動作させることができるため、カラムＡＤＣの占有面積および消費電力を効果的に削減することができる。第１ＡＤＣ２４＿１および第２ＡＤＣ２４＿２のそれぞれの特性に応じて、第１ＡＤＣ２４＿１のクロック信号の周波数を第２ＡＤＣ２４＿２のクロック信号の周波数よりも大きくする場合もあれば、それとは逆に小さくする場合もある。

また、第２の実施の形態に係るカラムＡＤＣに本変更例を適用する場合には、図８を参照して、第１ＡＤＣ２４＿１１における画素情報出力期間に相当する期間を、第２ＡＤＣ２４＿１２におけるＡＤ変換期間に割り当てるように、第１ＡＤＣ２４＿１１および第２ＡＤＣ２４＿１２の各々が使用するクロック周波数を調整する。

なお、この場合、上記の第１の実施の形態に適用した場合と比較して、第２ＡＤＣにおけるＡＤ変換期間が短くはなるものの、セトリング等に要する時間を長くすることができるため、第２ＡＤＣでの消費電流を抑えることができる。したがって、カラムＡＤＣの占有面積および消費電力の削減に有効となる。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０ 画素アレイ、１２ 垂直読出線、２０，２０Ａ，２０Ｂ カラムＡＤＣ、２２ ＰＧＡ、２４ ＡＤＣ、２４＿１，２４＿１１ 第１ＡＤＣ、２４＿２，２４＿１２ 第２ＡＤＣ、２５ サブＡＤＣユニット、３０ 出力回路、４０ 行選択回路、２２０ 差動増幅器、２４０ サンプル・ホールド回路、２４２，２４４ 減算器、２４６ 増幅器、２４８ サブＡＤＣ、Ｃ１ コンデンサ、Ｃ２ 可変コンデンサ、ＰＸ 画素、ＳＷ０〜ＳＷ１０ スイッチ。

Claims (9)

1. 入力アナログ信号をデジタル値に変換するための半導体装置であって、
   縦列接続された複数段の変換ユニットを備え、
   第１段の変換ユニットは、
   信号線を介して入力される第１のアナログ信号に基づき参照電位をサンプリングして保持するとともに、前記信号線を介して入力される第２のアナログ信号に基づき信号電位をサンプリングして保持し、かつ、保持された前記参照電位と前記信号電位との差分を示す信号を出力するサンプル・ホールド手段と、
   前記サンプル・ホールド手段から出力される信号に応じて前記デジタル値の中の上位ビットを生成する第１の生成手段とを含み、
   前記サンプル・ホールド手段は、前記第１の生成手段によって前記上位ビットが生成されると、前記信号線を介して入力される第３のアナログ信号に基づき参照電位をサンプリングして保持するとともに、前記信号線を介して入力される第４のアナログ信号に基づき信号電位をサンプリングして保持し、
   第２段の変換ユニットは、前記サンプル・ホールド手段と並行して動作して、前記第１の生成手段によって生成された上位ビットに応じて前記デジタル値の中の下位ビットを生成する第２の生成手段を含む、半導体装置。
2. 前記第１の生成手段は、
   前記サンプル・ホールド手段から出力される信号をデジタル値に変換する第１のＡＤ変換回路と、
   前記第１のＡＤ変換回路の出力をアナログ信号に変換する第１のＤＡ変換回路と、
   前記第１のＤＡ変換回路の出力と前記サンプル・ホールド手段から出力される信号との差分をとる第１の減算器と、
   前記第１の減算器の出力を増幅する第１の増幅回路と、
   前記第１の増幅回路の出力を前記第１のＡＤ変換回路の入力にフィードバックする回路とを含み、
   前記第２の生成手段は、
   前記第１の生成手段における前記第１の増幅回路の出力をデジタル値に変換する第２のＡＤ変換回路と、
   前記第２のＡＤ変換回路の出力をアナログ信号に変換する第２のＤＡ変換回路と、
   前記第２のＤＡ変換回路の出力と前記第１の増幅回路の出力との差分をとる第２の減算器と、
   前記第２の減算器の出力を増幅する第２の増幅回路と、
   前記第２の増幅回路の出力を前記第２のＡＤ変換回路の入力にフィードバックする回路とを含む、請求項１に記載の半導体装置。
3. 前記第１段の変換ユニットは、第１の周波数のクロック信号で動作し、
   前記第２段の変換ユニットは、前記第１の周波数とは異なる第２の周波数のクロック信号で動作し、
   前記サンプル・ホールド手段および前記第１の生成手段が動作する期間と、前記第２の生成手段が動作する期間とは重なり合う、請求項１に記載の半導体装置。
4. 前記第１のＡＤ変換回路と前記第２のＡＤ変換回路とは、前記第１段の変換ユニットおよび前記第２段の変換ユニットに共通のＡＤ変換回路を用いて構成され、
   前記共通のＡＤ変換回路が前記第１の生成手段に接続された状態および前記共通のＡＤ変換回路が前記第２の生成手段に接続された状態のいずれかの状態に切換えるための切換手段をさらに備える、請求項２に記載の半導体装置。
5. 前記第１段の変換ユニットは、第１の周波数のクロック信号で動作し、
   前記第２段の変換ユニットは、前記第１の周波数とは異なる第２の周波数のクロック信号で動作し、
   前記サンプル・ホールド手段が動作する期間と、前記第２の生成手段が動作する期間とは重なり合う、請求項４に記載の半導体装置。
6. 光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次動作しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像手段と、
   前記垂直読出線を介して出力された画素の信号をアナログ信号からデジタル値に変換する変換手段とを備え、
   前記変換手段は、縦列接続された複数段の変換ユニットを含み、
   第１段の変換ユニットは、
   前記垂直読出線を介して出力された画素の信号に基づき信号電位をサンプリングして保持するサンプル・ホールド手段と、
   前記サンプル・ホールド手段によって保持される画素信号に応じて前記デジタル値の中の上位ビットを生成する第１の生成手段とを含み、
   前記サンプル・ホールド手段は、前記第１の生成手段によって上位ビットが生成されると、前記垂直読出線を介して出力された別の画素の信号に基づき信号電位のサンプリングを開始し、
   第２段の変換ユニットは、前記サンプル・ホールド手段が前記別の画素の信号に基づく信号電位をサンプリングして保持するのと並行して、前記第１の生成手段によって生成された前記上位ビットに応じて前記デジタル値の中の下位ビットを生成する第２の生成手段を含む、固体撮像装置。
7. 前記サンプル・ホールド手段は、前記垂直読出線を介して出力された、非照射時における画素信号を参照電位として保持するとともに、前記垂直読出線を介して出力された、照射時における画素信号を信号電位として保持し、かつ、保持された前記参照電位と前記信号電位との差分を出力し、
   前記第１の生成手段は、前記サンプル・ホールド手段から出力される信号に応じて、前記デジタル値の中の上位ビットを生成する、請求項６に記載の固体撮像装置。
8. 前記第１の生成手段は、
   前記サンプル・ホールド手段から出力される信号をデジタル値に変換する第１のＡＤ変換回路と、
   前記第１のＡＤ変換回路の出力をアナログ信号に変換する第１のＤＡ変換回路と、
   前記第１のＤＡ変換回路の出力と前記サンプル・ホールド手段から出力される信号との差分をとる第１の減算器と、
   前記第１の減算器の出力を増幅する第１の増幅回路と、
   前記第１の増幅回路の出力を前記第１のＡＤ変換回路の入力にフィードバックする回路とを含み、
   前記第２の生成手段は、
   前記第１の生成手段における前記第１の増幅回路の出力をデジタル値に変換する第２のＡＤ変換回路と、
   前記第２のＡＤ変換回路の出力をアナログ信号に変換する第２のＤＡ変換回路と、
   前記第２のＤＡ変換回路の出力と前記第１の増幅回路の出力との差分をとる第２の減算器と、
   前記第２の減算器の出力を増幅する第２の増幅回路と、
   前記第２の増幅回路の出力を前記第２のＡＤ変換回路の入力にフィードバックする回路とを含む、請求項７に記載の固体撮像装置。
9. 前記変換手段は、行列状に配置された画素の各列に対して１つ設けられる、請求項６に記載の固体撮像装置。

Images