JP5210292B2 - 逐次比較型ａ／ｄ変換器 - Google Patents

Description

本発明は、デジタル機器の入力回路などに適用されるＡ／Ｄ変換器に係り、特に高速で動作する電荷比較方式の逐次比較型のＡ／Ｄ変換器（Ａ／Ｄコンバータ）に関する。

従来の逐次比較型Ａ／Ｄ変換器は、例えば以下の非特許文献１に示すようなものが提案されている。
図１９は、この非特許文献１に記載された原理に基づく従来の逐次比較型Ａ／Ｄ変換器の構成図である。
この逐次比較型Ａ／Ｄ変換器は、アナログ入力信号Ａｉｎをｎビット（ｎ：２以上の自然数）のデジタル出力Ｖｏｕｔに変換する。そのため、静電容量が基準容量Ｃに設定された１個のキャパシタ１００６＿１を有している。更に、静電容量がそれぞれ、基準容量Ｃを２の累乗の逆数で段階的に重み付けした容量「Ｃ／２，・・・，Ｃ／２^(n-1)」に設定された（ｎ−１）個のキャパシタ１００６＿２，・・・，１００６＿（ｎ−１）を有している。更に、静電容量が基準容量Ｃを「１／２^(n-1)」で重み付けした容量「Ｃ／２^(n-1)」に設定された１個のキャパシタ１００６＿ｎを有している。

また、キャパシタ１００６＿１〜１００６＿ｎの右端が、電荷を保存できるストレージノード（図１９中のＳＮ）に接続されている。
キャパシタ１００６＿１〜１００６＿（ｎ−１）の左端は、それぞれスイッチ群１００５＿１，１００５＿２，・・・，１００５＿（ｎ−１）の端子Ｏに接続されている。
スイッチ群１００５＿１，１００５＿２，・・・，１００５＿（ｎ−１）は端子Ｏの他に端子Ｃ、Ｐ、Ｎを有し、制御部１００１からの制御信号ＣＴＲＬによってスイッチ１００３ｄ＿ｉ（ｉは１〜（ｎ−１）の自然数）がオンした場合は端子Ｃと端子Ｏが短絡される。

また、スイッチ１００３ｅ＿ｉがオンした場合は端子Ｐと端子Ｏが短絡され、スイッチ１００３ｆ＿ｉがオンした場合は端子Ｎと端子Ｏが短絡される。
また、スイッチ１００３ｄ＿ｉと、スイッチ１００３ｅ＿ｉと、スイッチ１００３ｆ＿ｉは２つ以上が同時にオンすることはない。
スイッチ群１００５＿１〜１００５＿（ｎ−１）の端子Ｃと、キャパシタ１００６＿ｎの左端とは、スイッチ１００３ｂとスイッチ１００３ｃとに接続されている。

そして、スイッチ１００３ｃがオンした場合は、スイッチ１００５＿１〜１００５＿（ｎ−１）の端子Ｃと、キャパシタ１００６＿ｎの左端とは、入力ノード（図１９中のＡｉｎ）に接続される。
また、スイッチ１００３ｂがオンした場合は、スイッチ１００５＿１〜１００５＿（ｎ−１）の端子Ｃと、キャパシタ１００６＿ｎの左端とは、アナログコモン電圧ＶＣ（便宜上ＶＣ＝０Ｖ）に接続される。

スイッチ群１００５＿１〜１００５＿（ｎ−１）の端子Ｐは、ＶＣを基準にした正側のフルスケール基準電圧ＶＲＰに接続され、スイッチ群１００５＿１〜１００５（ｎ−１）の端子Ｎは、ＶＣを基準にした負側のフルスケール基準電圧ＶＲＮに接続される。
キャパシタ１００６＿１〜１００６＿ｎの右端は、ＳＮを介してスイッチ１００３ａ、及びコンパレータ１００４の反転入力端子に接続される。スイッチ１００３ａがオンした場合、ＳＮはＶＣに短絡される。また、コンパレータ１００４の出力をＤＯで表し、ＤＯは制御部１００１、及び出力レジスタ１００２に入力される。

制御部１００１は、組み合わせ回路等で構成され、スイッチ群１００５＿１〜１００５＿（ｎ−１）、およびスイッチ１００３ａ〜１００３ｃの切替を制御する制御信号ＣＴＲＬを出力するものである。具体的に、制御部１００１は、判定信号ＤＯに基づいて制御信号ＣＴＲＬを生成してスイッチ群１００５＿１〜１００５＿（ｎ−１）を順次切り替え、アナログ入力電圧Ａｉｎに対応する内部電圧ＶＸが得られる制御信号ＣＴＲＬの組み合わせを決定する。

また、制御部１００１からはトリガクロックＣＬＫがコンパレータ１００４に出力されている。コンパレータ１００４ではこのＣＬＫに同期してＳＮの電圧と正転入力ノード電圧ＶＣ（参照電圧）との大小を判定し、「ＳＮ＜ＶＣ」の場合は「ＤＯ＝Ｈ（１）」を出力し、「ＳＮ＞ＶＣ」の場合は「ＤＯ＝Ｌ（０）」を出力する。
また、制御部１００１からはトリガクロックＣＬＫが出力レジスタ１００２に出力されており、コンパレータ１００４からは判定信号ＤＯが出力レジスタ１００２に出力されている。

前記ＣＬＫによって出力レジスタ１００２では、判定信号「ＤＯ＝１」のとき「ＤＮ＝１」（Ｎ：Ｎは「１〜ｎ」の自然数）が、また、判定信号「ＤＯ＝０」のとき「ＤＮ＝０」が、出力レジスタ１００２に保持される。そして、出力レジスタ１００２からは、コンパレータ１００４においてｎ個の出力値Ｄ１〜Ｄｎまでが判定された後に、保持されたＤ１〜Ｄｎが公知の方法によりデジタル出力信号Ｖｏｕｔとして出力されるようになっている。

次に、図２０を参照しながら「ｎ＝６」の場合の回路の動作を説明する。
ここで、図２０（ａ）は、被判定電圧である、ストレージノードＳＮの電圧の反転極性の電圧をプロットした一例を示す図である。図２０（ａ）において、縦軸が電圧、横軸が時間を表し、コンパレータ１００４のＭＳＢ判定時刻を「ｔ＝０」としている。また、図２０（ｂ）は、制御部１００１から出力されるＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、コンパレータ１００４の一定間隔の判定タイミングを表している。また、図２０（ｃ）は、コンパレータ１００４の出力判定信号ＤＯの値の一例を示す図である。

また、図２０では、一例として「ＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲ」とし、「Ａｉｎ＝（１０．８／１６）×ＶＲ」の入力電圧Ａｉｎがサンプリングされた場合について表している。
初期状態としてキャパシタ１００６＿１〜１００６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、スイッチ１００３ａ〜１００３ｃ及びスイッチ群１００５＿１〜１００５＿（ｎ−１）の状態は、スイッチ１００３ａ及びスイッチ１００３ｃがオンした状態となり、スイッチ１００３ｂがオフした状態となる。また、スイッチ群１００５＿１〜１００５＿（ｎ−１）において、スイッチ１００３ｄ＿１〜１００３ｄ＿（ｎ−１）がオンした状態となり、スイッチ１００３ｅ＿１〜１００３ｅ＿（ｎ−１）及び１００３ｆ＿１〜１００３ｆ＿（ｎ−１）がオフした状態となる。

アナログ入力電圧Ａｉｎをキャパシタ１００６＿１〜１００６＿ｎによってサンプリング（離散化）する時刻において、制御信号ＣＴＲＬによってスイッチ１００３ａがオフし、ただちにスイッチ１００３ｃがオフする。その後にスイッチ１００３ｂがオンすることにより、サンプリングされたＡｉｎの極性が反転して−Ａｉｎ[Ｖ]としてストレージノードＳＮに現れる。ここで、スイッチ１００３ｂとスイッチ１００３ｃとは同時にオンしないノンオーバーラップの関係が成り立っている。

スイッチの切替後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電圧が「−Ａｉｎ」に十分に収束した時刻に第１判定立ち上がりクロック（図２０（ｂ）中、ｔ＝０）が、コンパレータ１００４に入力される。そして、コンパレータ１００４において、第１判定立ち上がりクロックによってストレージノードＳＮの電圧と基準信号電圧ＶＣとが比較される。コンパレータ１００４からは、「−Ａｉｎ＜ＶＣ」、すなわち「Ａｉｎ＞ＶＣ」の場合に「ＤＯ＝１」が出力され、「−Ａｉｎ＞ＶＣ」、すなわち「Ａｉｎ＜ＶＣ」の場合に「ＤＯ＝０」が出力される。

この第１判定結果が「ＤＯ＝１」である場合、制御部１００１によってスイッチ群１００５＿１が制御され、スイッチ１００３ｄ＿１がオフし、スイッチ１００３ｅ＿１がオンする。その結果、ストレージノードＳＮの電圧は電荷再分配により「−（Ａｉｎ−ＶＲ／２）[Ｖ]」になる。
また、第１判定結果が「ＤＯ＝０」である場合、制御部１００１によってスイッチ群１００５＿１が制御され、スイッチ１００３ｄ＿１がオフし、スイッチ１００３ｆ＿１がオンする。その結果、ストレージノードＳＮの電圧は電荷再分配により「−（Ａｉｎ＋ＶＲ／２）[Ｖ]」になる。

同様に、第ｙ番目（ｙは２〜ｎの自然数）の判定立ち上がりクロックである第ｙ判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電圧と基準信号電圧ＶＣとを比較し、この判定結果に応じてスイッチ群１００５＿ｙを制御する。
そして、第（ｎ−１）判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧と基準信号電圧ＶＣとを比較し、その結果に応じてスイッチ群１００５＿（ｎ−１）を制御した後に、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧と参照電圧ＶＣとが比較される。これにより、１〜ｎビットの逐次比較動作が完了し、出力レジスタ１００２からはｎビットの出力信号データＶｏｕｔが出力される。

図２０（ａ）に一例として、「ＳＮ＝−（１０．８／１６）×ＶＲ」がサンプリングされた場合の被判定信号の変遷が表わされている。第１判定立ち上がりクロックにおいて「−（１０．８／１６）×ＶＲ＜ＶＣ」であるため、図２０（ｃ）に示すように、「Ｄ１＝１」が出力される。その結果、スイッチ群１００５＿１が制御され、ストレージノードＳＮの電位が、「ＳＮ＝−（１０．８／１６）×ＶＲ＋ＶＲ／２＝−（２．８／１６）×ＶＲ」となる。

引き続き、第２判定立ち上がりクロックにおいて、「−（２．８／１６）×ＶＲ＜ＶＣ」であるため、図２０（ｃ）に示すように、「Ｄ２＝１」が出力される。その結果、スイッチ群１００５＿２が制御され、ストレージノードＳＮの電位が、「ＳＮ＝−（２．８／１６）×ＶＲ＋ＶＲ／４＝（１．２／１６）×ＶＲ」となる。
引き続き、同様の処理が（ｎ−１）回まで繰り返され、第ｎ判定立ち上がりクロックによってＤｎが決定されｎビットの逐次比較動作が完了すると、出力レジスタ１００２は、格納されたＤ１〜Ｄｎに基づき、ｎビットの出力信号データＶｏｕｔを出力する。

ここで、図２１は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるＶｏｕｔの一例を示す図である。図２０（ｃ）に示すように、上位６ビットの判定結果は、「Ｄ１＝「１」、Ｄ２＝「１」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「０」、Ｄ６＝「１」」となる。出力レジスタ１００２は、図２１に示すように、これらを上位ビットから順番に並べ、Ｖｏｕｔの上位６ビット「１１０１０１」を出力する。ここで、出力レジスタ１００２は、例えば、シフトレジスタなどで構成される。

「図解Ａ／Ｄコンバータ入門」オーム社、ｐ．９９〜１０４

しかしながら、上記従来の逐次比較型Ａ／Ｄ変換器のコンパレータにおいては、その比較判定動作において１ＬＳＢ（Least Significant Bit）以下の判定精度が要求される。ここで、１ＬＳＢは、フルスケールの電圧範囲ＦＳＲ（Full Scale Range）を２のビット数Ｎ乗で割った値（１ＬＳＢ＝ＦＳＲ／２^N）となる。上記従来の構成において、１ＬＳＢ以下の判定精度を確保した状態で、より高速に判定動作をさせるには、コンパレータの回路構成を複雑化する必要がある。コンパレータの回路構成を複雑化する場合に、消費電力の増大や、半導体集積化したときのレイアウトエリアの増大が避けて通れない。
そこで本発明は上記課題を解決するために案出されたものであり、その目的は、コンパレータへの精度要求を緩和し、高速化を可能とした逐次比較型Ａ／Ｄ変換器を提供することにある。

〔発明１〕 上記目的を達成するために、発明１の逐次比較型Ａ／Ｄ変換器は、
アナログ入力信号をｎビット（ｎは２以上の自然数）のデジタル出力信号に変換する電荷比較方式の逐次比較型Ａ／Ｄ変換器であって、
一端が共通接続され、静電容量がそれぞれ、基準容量Ｃを２の累乗値の逆数を用いて重み付けした容量に設定された第１〜第ｎの第１キャパシタと、前記第ｎの第１キャパシタと同じ容量に設定された第（ｎ＋１）の第１キャパシタとを含む第１キャパシタ群と、
前記第１〜第（ｎ＋１）の第１キャパシタの各他端と、前記アナログ信号の入力ノード、アナログコモン電圧の供給ノード、第１電圧の供給ノード及び第１電圧とは異なる第２電圧の供給ノードのうちいずれか１つのノードとの電気的な接続を切り替える切替手段と、
前記第１〜第（ｎ＋１）の第１キャパシタの各他端を前記アナログコモン電圧、前記第１電圧及び前記第２電圧の供給ノードのいずれか１つに選択的に接続したときの前記一端の共通接続部の電圧と基準信号電圧とを比較し、比較結果に応じた判定信号を出力する比較判定動作を行う比較判定手段と、
前記比較判定動作の動作タイミングにおいて前記共通接続部の電圧を昇圧する昇圧手段と、
前記比較判定手段の判定信号に基づき、上位ビットから順に前記ｎビットの各ビットに対する前記比較判定動作が逐次実行されるように、前記切替手段の切替動作、前記比較判定手段の比較判定動作及び前記昇圧手段の昇圧動作を制御する制御手段と、
前記比較判定手段の判定信号に基づき、前記ｎビットのデジタル出力信号を生成する出力信号生成手段と、を備える。

このような構成であれば、制御手段によって、切替手段の切替動作が制御され、第１〜第（ｎ＋１）の第１キャパシタの他端にアナログ入力信号の入力ノードが接続され、第１〜第（ｎ＋１）の第１キャパシタにアナログ入力信号がサンプリングされる。アナログ入力信号がサンプリングされると、引き続き、制御手段によって、切替手段の切替動作及び比較判定手段の比較判定動作が制御される。これにより、切替手段において、第１〜第（ｎ＋１）の第１キャパシタの各他端と、第１電圧又は第２電圧の供給ノードのいずれか一方とが、第１ビット目の判定に適した状態に選択的に接続される。そして、比較判定手段において、第１ビット目に対する、第１〜第（ｎ＋１）の第１キャパシタの一端側の共通接続部の電圧と基準信号電圧とを比較し、比較結果に応じた判定信号を出力する比較判定動作が行われる。引き続き、第２ビット目以降の各ビットの比較判定動作の動作タイミングにおいて、制御手段によって、切替手段の切替動作、比較判定手段の比較判定動作及び昇圧手段の昇圧動作が制御される。これにより、切替手段において、第１〜第（ｎ＋１）の第１キャパシタの各他端と、第１電圧又は前記第２電圧の供給ノードのいずれか一方とが、第２ビット目以降の各ビットの判定に適した状態に選択的に接続される。また、昇圧手段において、共通接続部の電圧が昇圧される。そして、比較判定手段において、第２ビット目以降の各ビットに対する、第１〜第（ｎ＋１）の第１キャパシタの一端側の共通接続部の電圧と基準信号電圧とを比較し、比較結果に応じた判定信号を出力する比較判定動作が行われる。
従って、第２ビット目以降の各ビットの比較判定動作の動作タイミングにおいて、共通接続部の電圧を昇圧することができるので、比較判定手段の判定精度を緩和することができるという効果が得られる。

〔発明２〕 更に、発明２の逐次比較型Ａ／Ｄ変換器は、発明１の逐次比較型Ａ／Ｄ変換器において、
前記昇圧手段は、静電容量がそれぞれ、前記第１〜第（ｎ＋１）の第１キャパシタと同じ容量に設定された第１〜第（ｎ＋１）の第１〜第（（２^M）^(n-1)−１）（Ｍは自然数）キャパシタを含む第２キャパシタ群と、前記第２キャパシタ群の前記第１〜第（ｎ＋１）の第１〜第（２^M）^(n-1)キャパシタの各一端と、前記共通接続部との接続と切断とをそれぞれ選択的に切り替える第１切替部と、前記第２キャパシタ群の第ｍ（ｍは、１〜（ｎ＋１）の自然数）の第１〜第（（２^M）^(n-1)−１）キャパシタの各他端と、前記第１キャパシタ群の第ｍの第１キャパシタの一端又は前記第２キャパシタ群の第ｍの第１〜（（２^M）^(n-1)−２）キャパシタの各一端との電気的な接続と切断とをそれぞれ選択的に切り替える第２切替部と、前記第２キャパシタ群の第１〜第（ｎ＋１）の第１〜第（（２^M）^(n-1)−１）キャパシタの各他端と、前記アナログ信号の入力ノード、前記アナログコモン電圧の供給ノード、前記第１電圧の供給ノード及び前記第２電圧の供給ノードのうち少なくともいずれか１つのノードとの電気的な接続と切断とをそれぞれ選択的に切り替える第３切替部とを有し、
前記制御手段は、前記ｎビットにおける第２ビット目以降の各ビットの比較判定動作の動作タイミングにおいて、前記第１〜第３切替部の切替動作を制御して、前記第１キャパシタ群の各第１キャパシタと、該各第１キャパシタと同じ静電容量の前記第２キャパシタ群の各第１〜第（（２^M）^(n-1)−１）キャパシタとを選択的に直列接続して、前記共通接続部の電圧を昇圧する制御を行う。

このような構成であれば、制御手段によって、第２ビット目以降の各ビットの比較判定動作の動作タイミングにおいて、第１〜第３切替部の切替動作を制御して、第１キャパシタ群の各第１キャパシタと、該各第１キャパシタと同じ静電容量の第２キャパシタ群の各第１〜第（（２^M）^(n-1)−１）キャパシタとを選択的に直列接続して、共通接続部の電圧を昇圧することができる。
つまり、第１〜第２キャパシタ群と第１〜第３切替部とによって、共通接続部の電圧を２^M倍に昇圧することができるチャージポンプ回路が構成される。
以上より、キャパシタの個数は増加するが、キャパシタ１つのサイズはせいぜい数［ｆＦ］〜数十［ｆＦ］で済むので、半導体集積化したときのレイアウトエリアの増大を抑えつつ、上記発明１と同等の効果が得られる。

〔発明３〕 更に、発明３の逐次比較型Ａ／Ｄ変換器は、発明１又は２の逐次比較型Ａ／Ｄ変換器において、
前記比較判定手段は、前記共通接続部の電圧と第１基準信号電圧とに対して前記比較判定動作を行う第１比較判定部と、前記共通接続部の電圧と前記第１基準信号電圧とは異なる第２基準信号電圧とに対して前記比較判定動作を行う第２比較判定部とを有し、前記ｎビットの各ビットの比較判定動作において、前記第１比較判定部及び前記第２比較判定部の比較判定動作を並列に行い、
前記出力信号生成手段は、前記各ビットに対応する前記第１比較判定部及び前記第２比較判定部の判定信号に基づき、前記ｎビットのデジタル出力信号を生成する。
このような構成であれば、判定信号に冗長性を持たせることができるので、第１比較判定部及び第２比較判定部の比較判定動作において誤判定が１／４以下である場合に、誤判定を含む各判定信号に対して公知の演算規則を用いて各ビットの値を演算することで、正確な演算値を導き出すことができるという効果が得られる。

〔発明４〕 更に、発明４の逐次比較型Ａ／Ｄ変換器は、発明１又は２の逐次比較型Ａ／Ｄ変換器において、
前記アナログ入力信号を４ビット以上のデジタル出力信号に変換する場合に、
前記比較判定手段は、（２^Z−１）個（Ｚは、２≦Ｚ≦（ｎ／２）の自然数）の比較判定部を有し、前記（２^Z−１）個の比較判定部の比較判定動作を並列に行うと共に、この並列に行われる比較判定動作を、前記ｎビットに対して（ｎ／Ｚ）回行い、
前記（２^Z−１）個の比較判定部は、前記共通接続部の電圧と接地電位である第１基準信号電圧とに対して前記比較判定動作を行う第１比較判定部と、前記共通接続部の電圧と、Ａ／Ｄ変換可能な最大電圧値を（２^Z−１）で割った値にｚｐ（ｚｐ＝１、２、・・・、（Ｚ−１））を乗算した正の電圧値の第２基準信号電圧とに対する比較判定動作を行う（２^Z-1−１）個の第２比較判定部と、前記共通接続部の電圧と、前記最大電圧値を（２^Z−１）で割った値にｚｎ（ｚｎ＝−１、−２、・・・、−（Ｚ−１））を乗算した負の電圧値の第３基準信号電圧とに対して前記比較判定動作を行う（２^M-1−１）個の第３比較判定部とを有し、
前記出力信号生成手段は、前記並列に行われる比較判定動作における前記第１比較判定部、前記第２比較判定部及び前記第３比較判定部の各回の判定信号に基づき前記ｎビットにおけるＺビット分のデジタル値を生成し、生成した（ｎ／Ｚ）回分のデジタル値に基づき前記ｎビットのデジタル出力信号を生成する。

このような構成であれば、判定信号に冗長性を持たせることができるので、第１〜第３比較判定部の比較判定動作において誤判定が１／４以下である場合に、誤判定を含む各判定信号に対して公知の演算規則を用いて各ビットの値を演算することで、正確な演算値を導き出すことができるという効果が得られる。
更に、（２^Z−１）個の比較判定部を並列に動作させるようにしたので、Ｚビットを同時に比較判定することができる。これにより、アナログ入力信号を、ｎビットのデジタル出力信号へとより高速に変換することができるという効果が得られる。

〔発明５〕 更に、発明５の逐次比較型Ａ／Ｄ変換器は、発明１又は２の逐次比較型Ａ／Ｄ変換器において、
前記アナログ入力信号を５ビット以上のデジタル出力信号に変換する場合に、
前記比較判定手段は、（２^Y+1−２）個（Ｙは２以上の自然数）の比較判定部を有し、前記（２^Y+1−２）個の比較判定部の比較判定動作を並列に行うと共に、この並列に行われる比較判定動作を、前記ｎビットに対して（ｎ／（Ｙ＋０．５））回行い、
前記（２^Y+1−２）個の比較判定部は、前記共通接続部の電圧と、Ａ／Ｄ変換可能な最大電圧値を（２^Y+1）で割った値にｙｐ（ｙｐ＝１、２、・・・、（２^Y+1−３））を乗算した正の電圧値の第１基準信号電圧とに対する比較判定動作を行う（２^Y−１）個の第１比較判定部と、前記共通接続部の電圧と、前記最大電圧値を（２^Y+1）で割った値にｙｎ（ｙｎ＝−１、−２、・・・、−（２^Y+1−３））を乗算した負の電圧値の第２基準信号電圧とに対して前記比較判定動作を行う（２^Y−１）個の第２比較判定部とを有し、
前記出力信号生成手段は、前記並列に行われる比較判定動作における前記第１比較判定部及び前記第２比較判定部の各回の判定信号に基づき前記ｎビットにおける（Ｙ＋０．５）ビット分のデジタル値を生成し、生成した（ｎ／（Ｙ＋０．５））回分のデジタル値に基づき前記ｎビットのデジタル出力信号を生成する。

このような構成であれば、判定信号に冗長性を持たせることができるので、第１比較判定部及び第２比較判定部の比較判定動作において誤判定が１／４以下である場合に、誤判定を含む各判定信号に対して公知の演算規則を用いて各ビットの値を演算することで、正確な演算値を導き出すことができるという効果が得られる。
更に、（２^Y+1−２）個の比較判定部を並列に動作させるようにしたので、（Ｙ＋０．５）ビットを同時に比較判定することができる。これにより、アナログ入力信号を、ｎビットのデジタル出力信号へとより高速に変換することができるという効果が得られる。

本発明の第１実施形態に係る逐次比較型Ａ／Ｄ変換器１の構成を示す図である。 ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の内部構成を示すブロック図である。 ストレージノードＳＮの電位を２^M倍（Ｍは自然数）に昇圧する場合の第ｋ（ｋは、１〜（２^M）^(n-2)の自然数）の単位回路の内部構成を示す回路図である。 ストレージノードＳＮの電圧ＶＳＮを２倍に昇圧する場合の第１の単位回路の構成例を示す図である。 ストレージノード電圧ＶＳＮを２倍に昇圧する場合の、ＣＰ構造部１０５＿１の回路構成の一例を示す図である。 ストレージノードＳＮの電圧ＶＳＮを４倍に昇圧する場合の第１の単位回路１０７＿１の構成例を示す図である。 アナログ入力信号Ｖｉｎを４ビットのデジタル出力信号Ｖｏｕｔへと変換し、且つ比較判定動作時のストレージノードＳＮの電圧ＶＳＮを２倍に昇圧する場合のＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の構成例を示す図である。 （ａ）は、被判定電圧である、ストレージノードＳＮの電圧の反転極性の電圧をプロットした一例を示す図であり、（ｂ）は、制御部１０１から出力されるＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、（ｃ）は、コンパレータ１０４の出力判定信号ＤＯの値の一例を示す図である。 上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。 本発明の第２実施形態に係る逐次比較型Ａ／Ｄ変換器２の構成を示す図である。 （ａ）は、被判定電圧である、ストレージノード電圧ＶＳＮの反転極性の電圧をプロットした一例を示す図であり、（ｂ）は、制御部４０１から出力されるトリガクロックＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、（ｃ）は、コンパレータ４０４ａ及び４０４ｂの上位６ビットの判定信号ＤＯ１［１：０］〜ＤＯ６［１：０］に基づく出力レジスタ４０２の出力値Ｄ１〜Ｄ６の一例を示す図である。 上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。 本発明の第３実施形態に係る逐次比較型Ａ／Ｄ変換器３の構成を示す図である。 （ａ）は、被判定電圧である、ストレージノード電圧ＶＳＮの反転極性の電圧をプロットした一例を示す図であり、（ｂ）は、制御部６０１から出力されるトリガクロックＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、（ｃ）は、コンパレータ６０４ａ、６０４ｂ及び６０４ｃの判定信号ＤＯ１［２：０］〜ＤＯ３［２：０］に基づく出力レジスタ４０２の出力値Ｄ１〜Ｄ３の一例を示す図である。 判定結果Ｄ１〜Ｄ３に基づき出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。 本発明の第４実施形態に係る逐次比較型Ａ／Ｄ変換器４の構成を示す図である。 （ａ）は、被判定電圧である、ストレージノード電圧ＶＳＮの反転極性の電圧をプロットした一例を示す図であり、（ｂ）は、制御部８０１から出力されるトリガクロックＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、（ｃ）は、コンパレータ８０４ａ〜８０４ｆの判定信号ＤＯ１［５：０］〜ＤＯ３［５：０］に基づく出力レジスタ８０２の出力値Ｄ１〜Ｄ３の一例を示す図である。 判定結果Ｄ１〜Ｄ３に基づき出力されるデジタル出力信号Ｖｏｕｔの上位５ビットの一例を示す図である。 非特許文献１に記載された原理に基づく従来の逐次比較型Ａ／Ｄ変換器の構成図である。 （ａ）は、被判定電圧である、ストレージノードＳＮの電圧の反転極性の電圧をプロットした一例を示す図であり、（ｂ）は、制御部１００１から出力されるＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、（ｃ）は、コンパレータ１００４の出力判定信号ＤＯの値の一例を示す図である。 上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるＶｏｕｔの一例を示す図である。

〔第１実施形態〕
以下、本発明の第１実施形態を図面に基づき説明する。図１〜図９は、本発明に係る逐次比較型Ａ／Ｄ変換器の第１実施形態を示す図である。
まず、本発明に係る逐次比較型Ａ／Ｄ変換器の構成を図１に基づき説明する。図１は、本発明の第１実施形態に係る逐次比較型Ａ／Ｄ変換器１の構成を示す図である。
逐次比較型Ａ／Ｄ変換器１は、アナログ入力信号Ａｉｎを、ｎビット（ｎは２以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換するものであって、図１に示すように、制御部１０１と、出力レジスタ１０２と、コンパレータ１０４とを含んで構成される。
更に、逐次比較型Ａ／Ｄ変換器１は、スイッチ１０３ａ〜１０３ｃと、チャージポンプ構造部１０５＿１〜１０５＿（ｎ＋１）（以下、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）と称す）と、ストレージノードＳＮとを含んで構成される。

次に、図２に基づき、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の内部構成を説明する。ここで、図２は、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の内部構成を示すブロック図である。
ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）は、図２に示すように、各々、第１〜第（２^M）^(n-2)の単位回路１０７＿１〜１０７＿（２^M）^(n-2)（Ｍは自然数）を含んで構成される。
単位回路１０７＿１〜１０７＿（２^M）^(n-2)は、各々、昇圧する倍率（２^M倍）に応じた２^M個のキャパシタと、キャパシタの接続を切り替えるスイッチ群とを有する。そして、制御部１０１からの制御信号に応じてスイッチを切り替え、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の出力電圧を２^M倍に昇圧する。

図１に戻って、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）は、各々、入力端子Ｖｉｎ、ＶＰ、ＶＮ及びＣｔｒｌを有している。
入力端子Ｖｉｎは、図１に示すように、スイッチ１０３ｂ及び１０３ｃの右端に接続され、入力端子ＶＰは、電位ＶＣ（アナログコモン電位（便宜上ＶＣ＝０［Ｖ］））を基準とした正側のフルスケール基準電位ＶＲＰの電源ノード（以下、電源ノードＶＲＰと称す）に接続されている。

また、入力端子ＶＮは、電位ＶＣを基準とした負側のフルスケール基準電位ＶＲＮの電源ノード（以下、電源ノードＶＲＮと称す）に接続されている。
つまり、本実施形態において、電位ＶＣ（本実施形態では０［Ｖ］）を基準（中心）として、負側の電位ＶＲＮ〜正側の電位ＶＲＰの範囲がフルスケール基準電位の範囲となる。
また、入力端子Ｃｔｒｌは、制御部１０１からの制御信号ＣＴＲＬの供給ラインに接続されている。

次に、図３に基づき、チャージポンプ構造部１０５＿１〜１０５＿（ｎ＋１）の各々を構成する単位回路の内部構成について説明する。
ここで、図３は、ストレージノードＳＮの電位を２^M倍に昇圧する場合の第ｋ（ｋは、１〜（２^M）^(n-2)の自然数）の単位回路の内部構成を示す回路図である。
図３に示すように、第ｋの単位回路１０７＿ｋは、昇圧する倍率（２^M倍）に応じた２^M個のキャパシタ２０１＿ｋ１〜２０１＿ｋ（２^M）を含んで構成される。

キャパシタ２０１＿ｋ１〜２０１＿ｋ（２^M）は、基準容量Ｃを２の累乗値の逆数で重み付けした静電容量を有しており、第１〜第（２^M）^(n-2)の単位回路１０７＿１〜１０７＿（２^M）^(n-2)において全て同じ静電容量となる。
但し、重み付けに用いる２の累乗値の逆数は、ＣＰ構造部１０５＿１〜１０５＿ｎの各々で異なる値となっており、末尾の数字（１〜ｎ）が大きくなるごとに段階的に小さな値（１つ前の分母の２の累乗値を２倍にした値（指数に＋１した値））となる。なお、ＣＰ構造部１０５＿ｎと１０５＿（ｎ＋１）とは各キャパシタの静電容量が同じ容量となっている。

更に、第ｋの単位回路１０７＿ｋは、スイッチ２０２ａ＿ｋ１〜２０２ａ＿ｋ（２^M）と、スイッチ２０２ｂ＿ｋ１〜２０２ｂ＿ｋ（２^M）と、スイッチ群２０３＿ｋと、スイッチ２０２ｃ＿ｋ２〜２０２ｃ＿ｋ（２^M）とを含んで構成される。
スイッチ２０２ａ＿ｋ１〜２０２ａ＿ｋ（２^M）は、各左端が、キャパシタ２０１＿ｋ１〜２０１＿ｋ（２^M）のうち末尾の番号（ｋ１〜ｋ（２^M））が同じ番号のキャパシタの右端にそれぞれ接続されている。

更に、スイッチ２０２ａ＿ｋ１〜２０２ａ＿ｋ（２^M）は、各右端が、出力端子ＳＵＭに共通接続（ワイアードＯＲ接続）されている。
そして、スイッチ２０２ａ＿ｋ１〜２０２ａ＿ｋ（２^M）は、制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、スイッチ２０２ａ＿ｋ１〜２０２ａ＿ｋ（２^M）がオン状態のときに、キャパシタ２０１＿ｋ１〜２０１＿ｋ（２^M）の右端と出力端子ＳＵＭとを短絡する。

なお、スイッチ２０２ａ＿ｋ１〜２０２ａ＿ｋ（２^M）は、各々のオン・オフの状態を独立に制御することが可能となっている。
スイッチ群２０３＿ｋは、スイッチ２０２ｃ＿ｋ１と、スイッチ２０２ｄ＿ｋと、スイッチ２０２ｅ＿ｋとを含んで構成される。
また、スイッチ２０２ｃ＿ｋ１、２０２ｄ＿ｋ及び２０２ｅ＿ｋは、ＭＯＳトランジスタなどのスイッチング素子から構成され、それぞれの右端が接続された共通端子Ｏを備えている。

スイッチ２０２ｃ＿ｋ１の左端には端子Ｃが形成され、スイッチ２０２ｄ＿ｋの左端には端子Ｐが形成され、スイッチ２０２ｅ＿ｋの左端には端子Ｎが形成されている。
スイッチ２０２ｄ＿ｋ〜２０２ｅ＿ｋの共通端子Ｏは、それぞれキャパシタ２０１＿ｋ１の左端とスイッチ２０２ｂ＿ｋ１の左端とに接続されている。
スイッチ２０２ｃ＿ｋ１の端子Ｃ及びスイッチ２０２ｃ＿ｋ２〜２０２ｃ＿ｋ（２^M）の左端は、それぞれ入力端子Ｖｉｎに接続され、スイッチ２０２ｄ＿ｋの端子Ｐは、入力端子ＶＰに接続され、スイッチ２０２ｅ＿ｋの端子Ｎは、入力端子ＶＮに接続されている。

そして、スイッチ２０２ｃ＿ｋ１〜２０２ｃ＿ｋ（２^M）は、入力端子Ｃｔｒｌを介して供給される制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、スイッチ２０２ｃ＿ｋ１がオン状態のときに、端子Ｃと端子Ｏとを短絡する。これにより、キャパシタ２０１＿ｋ１の左端を、入力端子Ｖｉｎを介してスイッチ１０３ｂ及び１０３ｃの右端に接続する。
また、スイッチ２０２ｃ＿ｋ２〜２０２ｃ＿ｋ（２^M）がオン状態のときに、キャパシタ２０１＿ｋ２〜２０１＿ｋ（２^M）の左端を、入力端子Ｖｉｎを介してスイッチ１０３ｂ及び１０３ｃの右端に接続する。

従って、スイッチ２０２ｃ＿ｋ１〜２０２ｃ＿ｋ（２^M）は、スイッチ１０３ｃがオン状態で、スイッチ１０３ｂがオフ状態のときは、端子Ｃ及び各左端がアナログ入力信号Ｖｉｎの入力ノードに接続される。また、スイッチ１０３ｃがオフ状態で、スイッチ１０３ｂがオン状態のときは、端子Ｃ及び各左端が電位ＶＣの電源ノード（以下、電源ノードＶＣと称す）に接続される。
また、スイッチ２０２ｄ＿ｋは、入力端子Ｃｔｒｌを介して供給される制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｐと端子Ｏとを短絡する。これにより、キャパシタ２０１＿ｋ１の左端を、入力端子ＶＰを介して電源ノードＶＲＰに接続する。

また、スイッチ２０２ｅ＿ｋは、入力端子Ｃｔｒｌを介して供給される制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、スイッチ２０２ｅ＿ｋがオン状態のときに、端子Ｎと端子Ｏとを短絡する。これにより、キャパシタ２０１＿ｋ１の左端を、入力端子ＶＮを介して電源ノードＶＲＮに接続する。
スイッチ２０２ｂ＿ｋ１は、左端が、スイッチ群２０３＿ｋの端子Ｏに接続され、右端が、１つ上段のＣＰ構造部１０５＿（ｋ−１）のキャパシタ２０１＿（ｋ−１）（２^M）の右端に接続されている。なお、最上段の単位回路となる第１の単位回路１０７＿１は、スイッチ２０２ｂ＿１１は不使用となり、その右端は、例えば開放状態とし、スイッチは常にオフ状態とする。または、第１の単位回路１０７＿１は、スイッチ２０２ｂ＿１１が無い構成としてもよい。

また、スイッチ２０２ｂ＿ｋ２〜２０２ｂ＿ｋ（２^M）は、各右端が、キャパシタ２０１＿ｋ１〜２０１＿ｋ（２^M−１）のうち、末尾の番号が自己の末尾番号（２〜（２^M））からマイナス１した番号（１〜（２^M1−１））のキャパシタの右端とそれぞれ接続されている。
具体的に、スイッチ２０２ｂ＿ｋ２であれば、その右端は、キャパシタ２０１＿ｋ１の右端と接続され、スイッチ２０２ｂ＿ｋ３であれば、その右端は、キャパシタ２０１＿ｋ２の右端と接続され、・・・、スイッチ２０２ｂ＿ｋ（２^M）であれば、その右端は、キャパシタ２０１＿ｋ（２^M−１）の右端と接続される。

また、スイッチ２０２ｂ＿ｋ２〜２０２ｂ＿ｋ（２^M）は、各左端が、スイッチ２０２ｃ＿ｋ２〜２０２ｃ＿ｋ（２^M）のうち末尾の番号（ｋ２〜ｋ（２^M））が同じ番号のスイッチの右端にそれぞれ接続されている。
具体的に、スイッチ２０２ｂ＿ｋ２であれば、その左端は、スイッチ２０２ｃ＿ｋ２の右端と接続され、スイッチ２０２ｂ＿ｋ３であれば、その左端は、スイッチ２０２ｃ＿ｋ３の右端と接続され、・・・、スイッチ２０２ｂ＿ｋ（２^M）であれば、その左端は、スイッチ２０２ｃ＿ｋ（２^M）の右端と接続される。

そして、スイッチ２０２ｂ＿ｋ１〜２０２ｂ＿ｋ（２^M）は、入力端子Ｃｔｒｌを介して供給される制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替える。そして、スイッチ２０２ｂ＿ｋ１（ｋ≧２）がオン状態のときに、１つ上段の第（ｋ−１）の単位回路１０７＿（ｋ−１）のキャパシタ２０１＿（ｋ−１）（２^M）の右端と、第ｋの単位回路１０７＿ｋのスイッチ群２０３＿ｋの端子Ｏ、及びキャパシタ２０１＿ｋ１の左端とを短絡する。

また、スイッチ２０２ｂ＿ｋ２〜２０２ｂ＿ｋ（２^M）がオン状態のときに、キャパシタ２０１＿ｋｐ（ｐは、１〜（２^M-1）の自然数）の右端と、キャパシタ２０１＿ｋ（ｐ＋１）の左端とを短絡する。これにより、キャパシタ２０１＿ｋ１〜２０１＿ｋ（２^M）は直列に接続される。
図１に戻って、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の各出力端子ＳＵＭは、ストレージノードＳＮに接続されている。
スイッチ１０３ａは、ＭＯＳトランジスタなどのスイッチング素子から構成され、上端がストレージノードＳＮに接続され、下端が電源ノードＶＣに接続されている。そして、制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、ストレージノードＳＮを電源ノードＶＣに接続する。

スイッチ１０３ｃは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ１０３ｂの右端と、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の入力端子Ｖｉｎとにそれぞれ接続され、左端がアナログ入力信号Ａｉｎの入力ノードに接続されている。そして、制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の入力端子Ｖｉｎをアナログ入力信号Ａｉｎの入力ノードに接続する。

スイッチ１０３ｂは、ＭＯＳトランジスタなどのスイッチング素子から構成され、右端がスイッチ１０３ｃの右端とＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の入力端子Ｖｉｎとにそれぞれ接続され、左端が電源ノードＶＣに接続されている。そして、制御部１０１からの制御信号ＣＴＲＬに応じてオン・オフの状態を切り替え、オン状態のときに、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の入力端子Ｖｉｎを電源ノードＶＣに接続する。

なお、スイッチ１０３ｂとスイッチ１０３ｃとは同時にオン状態とならないようにスイッチング動作が制御（ノンオーバーラップ制御）される。
制御部１０１は、組み合わせ回路等で構成され、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の各スイッチと、スイッチ１０３ａ〜１０３ｃとに対して、これらのオン・オフの状態を切り替える制御信号ＣＴＲＬを出力する。

具体的に、コンパレータ１０４からの判定信号ＤＯＮ（Ｎは１〜ｎの自然数）に基づいて、アナログ入力電圧Ａｉｎに対応する内部電圧が得られる各スイッチのオン・オフの組み合わせを決定する。そして、決定したオン・オフの組み合わせに対応する制御信号ＣＴＲＬを生成して、これをＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の各スイッチと、スイッチ１０３ａ〜１０３ｃとに供給して各スイッチのオン・オフを順次切り替える。これにより、アナログ入力電圧Ａｉｎに対応する内部電圧を得るようにしている。

また、制御部１０１は、トリガクロックＣＬＫを、出力レジスタ１０２と、コンパレータ１０４とに供給する機能も有している。
なお、制御部１０１は、トリガクロックＣＬＫを生成する発振回路を内部に有する構成としてもよいし、外部発振回路から供給されるクロック信号に基づきトリガクロックＣＬＫを生成する構成としてもよい。
出力レジスタ１０２は、コンパレータ１０４の出力する比較判定結果を示す信号である判定信号ＤＯＮの値（Ｄ１〜Ｄｎ）を保持するメモリ部と、保持した判定結果Ｄ１〜Ｄｎに基づき公知の方法を用いてｎビットのデジタル出力信号Ｖｏｕｔを生成する演算部とを有している。

コンパレータ１０４は、制御部１０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力されるストレージノードＳＮの電圧ＶＳＮと正転入力端子に入力される基準信号電圧ＶＣとの大小を比較する。そして、「ＶＳＮ＜ＶＣ」のときは、判定信号ＤＯＮとして、ハイレベルの信号（「ＤＮ＝１」）を出力する。また、「ＶＳＮ≧ＶＣ」のときは、判定信号ＤＯＮとして、ローレベルの信号（「ＤＮ＝０」）を出力する。
ストレージノードＳＮは、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の各出力端子ＳＵＭと、コンパレータ１０４の反転入力端子と、スイッチ１０３ａの上端との接続点に形成された、電荷を保存可能なノードである。

次に、図４に基づき、ストレージノードＳＮの電位を２倍（Ｍ＝１）に昇圧する場合の第１の単位回路１０７＿１の構成を説明する。ここで、図４は、ストレージノードＳＮの電圧ＶＳＮを２倍に昇圧する場合の第１の単位回路１０７＿１の構成例を示す図である。
図４に示すように、ＶＳＮを２倍に昇圧する場合の第１の単位回路１０７＿１は、キャパシタ２０１＿１１〜２０１＿１２と、スイッチ群２０３＿１と、スイッチ２０２ａ＿１１〜２０２ａ＿１２と、スイッチ２０２ｂ＿１１〜２０２ｂ＿１２と、スイッチ２０２ｃ＿１２とを含んだ構成となっている。

具体的に、電圧ＶＳＮを２倍に昇圧する場合は、各ＣＰ構造部の出力端子ＳＵＭの出力電圧を２倍にすることになる。ここで、第１の単位回路１０７＿１に着目して、昇圧する手順としては、まず、アナログ入力信号Ｖｉｎをサンプリングするために、スイッチ２０２ａ＿１１〜２０２ａ＿１２をオン、スイッチ２０２ｂ＿１２をオフ、スイッチ２０２ｃ＿１１〜２０２ｃ＿１２をオンの状態に切り替える。なお、スイッチ２０２ｂ＿１１は常にオフとする。そして、アナログ入力電圧Ｖｉｎをサンプリングするタイミングにおいて、スイッチ１０３ｂをオフのままに、スイッチ１０３ａをオンからオフに、スイッチ１０３ｃをオンからオフに切り替える。

これにより、キャパシタ２０１＿１１〜２０１＿１２に、アナログ入力電圧Ｖｉｎ及び静電容量に対応した電荷がホールド（保持）される。
この状態においては、キャパシタ２０１＿１１〜２０１＿１２は並列接続されており、このときのキャパシタ２０１＿１１〜２０１＿１２の右端の電圧（保持電圧）は共に「−Ｖｉｎ」となっている。そして、出力端子ＳＵＭからは電圧「−Ｖｉｎ」が出力される。
実際の動作とは異なるが、例えば、この状態において引き続きスイッチ２０２ａ＿１１をオフ、スイッチ２０２ｂ＿１２をオンに切り替えて、キャパシタ２０１＿１１及び２０１＿１２を直列に接続する。これにより、電圧「−Ｖｉｎ」のキャパシタが２つ直列に接続されるので、出力端子ＳＵＭには電圧「−Ｖｉｎ」を２倍に昇圧した電圧（２×（−Ｖｉｎ）＝−２・Ｖｉｎ）が出力される。

なお、第１の単位回路１０７＿１を例に挙げて説明したが、他の単位回路１０７＿２〜１０７＿２^(n-2)についても同様の構成となる。
次に、図５に基づき、ストレージノード電圧ＶＳＮを２倍に昇圧する場合の、ＣＰ構造部１０５＿１の回路構成について説明する。
ここで、図５は、ストレージノード電圧ＶＳＮを２倍に昇圧する場合の、ＣＰ構造部１０５＿１の回路構成の一例を示す図である。
図５に示すように、電圧ＶＳＮを２倍に昇圧する場合のＣＰ構造部１０５＿１は、それぞれ第ｐ（ｐは２〜ｋの自然数）の単位回路１０７＿ｐと、第（ｐ−１）の単位回路１０７＿（ｐ−１）とが、スイッチ２０２ｂ＿ｐ１を介して接続される。

具体的に、第１の単位回路１０７＿１と第２の単位回路１０７＿２とがスイッチ２０２ｂ＿２１を介して接続され、第２の単位回路１０７＿２と第３の単位回路１０７＿３とがスイッチ２０２ｂ＿３１を介して接続され、・・・、第（２^(n-2)−１）の単位回路１０７＿（２^(n-2)−１）と第（２^(n-2)）の単位回路１０７＿（２^(n-2)）とがスイッチ２０２ｂ＿２^(n-2)１を介して接続される。
なお、ＣＰ構造部１０５＿１〜１０５＿ｎの各キャパシタの静電容量は、下式（１）に基づき設定することができる。
静電容量（２０１＿ｑ１〜ｑ（２^M））＝Ｃ／（２^q-1×２^n-1）・・・（１）
上式（１）において、ｑは１〜２^(n-2)の自然数であり、Ｃは基準の静電容量である。

例えば、ストレージノード電圧ＶＳＮを２倍に昇圧する構成で且つ「ｎ＝４」の場合に、ＣＰ構造部１０５＿１のキャパシタ２０１＿１１〜２０１＿２^(n-2)２の静電容量は、それぞれ「Ｃ／（２^1-1×２^4-1）＝Ｃ／（２⁰×２³）＝Ｃ／８」となる。
同様に、ＣＰ構造部１０５＿２のキャパシタ２０１＿１１〜２０１＿２^(n-2)２の静電容量は、それぞれ「Ｃ／（２^2-1×２^4-1）＝Ｃ／（２¹×２³）＝Ｃ／１６」となる。
同様に、ＣＰ構造部１０５＿３のキャパシタ２０１＿１１〜２０１＿２^(n-2)２の静電容量は、それぞれ「Ｃ／（２^3-1×２^4-1）＝Ｃ／（２²×２³）＝Ｃ／３２」となる。

同様に、ＣＰ構造部１０５＿４のキャパシタ２０１＿１１〜２０１＿２^(n-2)２の静電容量は、それぞれ「Ｃ／（２^4-1×２^4-1）＝Ｃ／（２³×２³）＝Ｃ／６４」となる。
なお、ＣＰ構造部１０５＿５のキャパシタ２０１＿１１〜２０１＿２^(n-2)２の静電容量は、ＣＰ構造部１０５＿４のキャパシタ２０１＿１１〜２０１＿２^(n-2)２の静電容量と同じ「Ｃ／６４」となる。つまり、ＣＰ構造部１０５＿（ｎ＋１）のキャパシタ２０１＿１１〜２０１＿（（２^M）^(n-2)）２^Mの静電容量は、ＣＰ構造部１０５＿ｎのキャパシタ２０１＿１１〜２０１＿（（２^M）^(n-2)）２^Mの静電容量と同じ容量となる。

また、ストレージノード電圧ＶＳＮを４倍に昇圧する構成の場合に、例えば、第１の単位回路１０７＿１の構成は、図６に示すようになる。
ここで、図６は、ストレージノードＳＮの電圧ＶＳＮを４倍に昇圧する場合の第１の単位回路１０７＿１の構成例を示す図である。
図６に示すように、電圧ＶＳＮを４倍に昇圧する場合の第１の単位回路１０７＿１は、キャパシタ２０１＿１１〜２０１＿１４と、スイッチ群２０３＿１と、スイッチ２０２ａ＿１１〜２０２ａ＿１４と、スイッチ２０２ｂ＿１１〜２０２ｂ＿１４と、スイッチ２０２ｃ＿１２〜２０２ｃ＿１４とを含んだ構成となっている。

４倍に昇圧する場合の手順は、２倍に昇圧する場合と同様に、まず、スイッチ２０２ａ＿１１〜２０２ａ＿１４をオン、スイッチ２０２ｂ＿１２〜２０２ｂ＿１４をオフ、スイッチ２０２ｃ＿１１〜２０２ｃ＿１４をオンの状態に切り替える。なお、スイッチ２０２ｂ＿１１は常にオフとする。そして、アナログ入力電圧Ｖｉｎをサンプリングするタイミングにおいて、スイッチ１０３ｂをオフのままに、スイッチ１０３ａをオンからオフに、スイッチ１０３ｃをオンからオフの状態に切り替える。

これにより、キャパシタ２０１＿１１〜２０１＿１４に、アナログ入力電圧Ｖｉｎ及び静電容量に対応した電荷がホールド（保持）される。
この状態においては、キャパシタ２０１＿１１〜２０１＿１４は並列接続されており、このときのキャパシタ２０１＿１１〜２０１＿１４の右端の電圧（保持電圧）は共に「−Ｖｉｎ」となっている。そして、出力端子ＳＵＭからは電圧「−Ｖｉｎ」が出力される。

例えば、この状態において引き続きスイッチ２０２ａ＿１１〜２０２ａ＿１３をオフ、スイッチ２０２ｂ＿１２〜２０２ｂ＿１４をオンに切り替えて、キャパシタ２０１＿１１〜２０１＿１４を直列に接続する。これにより、電圧「−Ｖｉｎ」のキャパシタが４つ直列に接続されるので、出力端子ＳＵＭには電圧「−Ｖｉｎ」を４倍に昇圧した電圧（４×（−Ｖｉｎ）＝−４・Ｖｉｎ）が出力される。
なお、第１の単位回路１０７＿１を例に挙げて説明したが、他の単位回路１０７＿２〜１０７＿４^(n-2)についても同様の構成となる。

また、図４及び図６に基づき、２倍と４倍に昇圧する場合の単位回路の構成を例に挙げて説明したが、これらの構成に限らず、本発明は２^M倍に対応する。具体的に、２^M倍に昇圧する場合は、各単位回路のキャパシタの数を２^M個とし、各キャパシタの接続構成を、図４及び図６で示した構成と同様の接続構成とすればよい。加えて、単位回路の個数を、（２^M）^(n-2)個とすればよい。例えば、５ビットで４倍に昇圧する場合は、各４個のキャパシタを有する単位回路（図６の単位回路）を６４個（（２²）^5-2＝４³）有する構成とする。

次に、図７に基づき、制御部１０１の制御信号ＣＴＲＬによるＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の各スイッチの制御内容について説明する。
ここで、図７は、アナログ入力信号Ｖｉｎを４ビットのデジタル出力信号Ｖｏｕｔへと変換し、且つ比較判定動作時のストレージノードＳＮの電圧ＶＳＮを２倍に昇圧する場合のＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の構成例を示す図である。以下の説明において、「ＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲ」とする。

４ビット且つ２倍に昇圧する構成の場合のＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）は、各々、図７に示すように、第１〜第４の単位回路１０７＿１〜１０７＿４を含んで構成されている。なお、各単位回路の構成は、各キャパシタやスイッチの番号が異なるのみで図４に示すものと同様となる。
まず、４回の判定のうち最初の１回目（ＭＳＢの判定）は、ストレージノード電圧ＶＳＮの昇圧を行わずにそのまま判定を行う。
つまり、最初の１回目は、各ＣＰ構造部の、スイッチ２０２ａ＿１１、１２、２１、２２、３１、３２、４１、４２（以下、２０２ａ＿１１〜２０２ａ＿４２と略す（他のスイッチ２０２ｂ、２０２ｃも同様））をオン状態とする制御を行う。

更に、各ＣＰ構造部のスイッチ群２０３＿１〜２０３＿４における、スイッチ２０２ｃ＿１１〜２０２ｃ＿４２をオン状態とし、スイッチ２０２ｄ＿１〜２０２ｄ＿４と、スイッチ２０２ｅ＿１〜２０２ｅ＿４とをオフ状態とする制御を行う。
これにより、各ＣＰ構造部のキャパシタ２０１＿１１、１２、２１、２２、３１、３２、４１、４２（以下、キャパシタ２０１＿１１〜２０１＿４２と略す）が全て並列に接続されることになる。
そして、ストレージノード電圧ＶＳＮは、アナログ入力電圧Ｖｉｎを逆極性とした「−Ｖｉｎ」となる。

コンパレータ１０４において、「−Ｖｉｎ」と基準信号電圧「ＶＣ」とが比較され両者の大小が判定されると、制御部１０１において、この比較判定結果に基づき制御信号ＣＴＲＬが生成される。この生成された制御信号ＣＴＲＬは、ＣＰ構造部１０５＿１〜１０５＿５の各入力端子Ｃｔｒｌを介して第１〜第４の単位回路１０７＿１〜１０７＿４の各スイッチに供給され、これにより各スイッチが制御される。

例えば、「−Ａｉｎ＜ＶＣ」の場合は「Ｄ１＝１」となるので、ＣＰ構造部１０５＿１のスイッチ群２０３＿１〜４における、スイッチ２０２ｃ＿１１〜４１をオフ状態とし、スイッチ２０２ｄ＿１〜４をオン状態とする制御を行う。これにより、ＣＰ構造部１０５＿１のキャパシタ２０１＿１１〜２０１＿４２の左端が入力端子ＶＰを介して電源ノードＶＲＰに接続される。

更に、ＣＰ構造部１０５＿１〜１０５＿５の、スイッチ２０２ａ＿１１、２１、３１、４１と、スイッチ２０２ｃ＿１２、２２、３２、４２とをオフ状態とし、スイッチ２０２ｂ＿１２、２２、３２、４２をオン状態とする制御を行う。なお、他のスイッチの状態はそのまま引き継ぐ。
これにより、各ＣＰ構造部の、キャパシタ２０１＿１１及び１２の組と、２０１＿２１及び２２の組と、２０１＿３１及び３２の組と、２０１＿４１及び４２の組の各組がそれぞれ直列接続されると共に、これら直列接続された４組が並列接続された状態となる。そして、ストレージノード電圧ＶＳＮは、「ＶＳＮ＝−２×（Ｖｉｎ−ＶＲ／２）」へと変化する。

そして、コンパレータ１０４において、「−２×（Ｖｉｎ−ＶＲ／２）」と基準信号電圧「ＶＣ」とが比較され、制御部１０１において、この比較結果に基づき制御信号ＣＴＲＬが生成される。この生成された制御信号ＣＴＲＬは、ＣＰ構造部１０５＿１〜１０５＿５の各入力端子Ｃｔｒｌを介して第１〜第４の単位回路１０７＿１〜１０７＿４の各スイッチに供給され、これにより各スイッチが制御される。

例えば、「−２×（Ｖｉｎ−ＶＲ／２）＜ＶＣ」の場合は「Ｄ２＝１」となるので、ＣＰ構造部１０５＿２のスイッチ群２０３＿１〜４における、スイッチ２０２ｃ＿１１、２１、３１、４１をオフ状態とし、スイッチ２０２ｄ＿１〜４をオン状態とする制御を行う。これにより、ＣＰ構造部１０５＿２のキャパシタ２０１＿１１〜２０１＿４２の左端が入力端子ＶＰを介して電源ノードＶＲＰに接続される。

更に、ＣＰ構造部１０５＿１〜１０５＿５のスイッチ２０２ａ＿１２、３２をオフ状態とし、スイッチ２０２ｂ＿２１、４１をオン状態とする制御を行う。
これにより、ＣＰ構造部１０５＿１〜１０５＿５の、キャパシタ２０１＿１１、１２、２１及び２２の組と、２０１＿３１、３２、４１及び４２の組とがそれぞれ直列接続されると共に、これら直列接続された２組が並列接続された状態となる。そして、ストレージノード電圧ＶＳＮは、「ＶＳＮ＝−４×（Ｖｉｎ−ＶＲ／２−ＶＲ／４）＝−４×（Ｖｉｎ−３・ＶＲ／４）」へと変化する。

そして、コンパレータ１０４において、「−４×（Ｖｉｎ−３・ＶＲ／４）」と基準信号電圧「ＶＣ」とが比較され、制御部１０１において、この比較結果に基づき制御信号ＣＴＲＬが生成される。この生成された制御信号ＣＴＲＬは、ＣＰ構造部１０５＿１〜１０５＿５の各入力端子Ｃｔｒｌを介して第１〜第４の単位回路１０７＿１〜１０７＿４の各スイッチに供給され、これにより各スイッチが制御される。

例えば、「−４×（Ｖｉｎ−３／ＶＲ／４）＞ＶＣ」の場合は「Ｄ３＝０」となるので、ＣＰ構造部１０５＿３のスイッチ群２０３＿１〜４における、スイッチ２０２ｃ＿１１、２１、３１、４１をオフ状態とし、スイッチ２０２ｅ＿１〜４をオン状態とする制御を行う。これにより、ＣＰ構造部１０５＿３のキャパシタ２０１＿１１〜２０１＿４２の左端が入力端子ＶＮを介して電源ノードＶＲＮに接続される。
更に、ＣＰ構造部１０５＿１〜１０５＿５のスイッチ２０２ａ＿２２をオフ状態とし、ＣＰ構造部１０５＿１〜１０５＿５のスイッチ２０２ｂ＿３１をオン状態とする制御を行う。

これにより、ＣＰ構造部１０５＿１〜１０５＿５の、各第１〜第４の単位回路１０７＿１〜１０７＿４の各２つのキャパシタを合計した８個のキャパシタ２０１＿１１〜２０１＿４２が直列接続された状態となる。そして、ストレージノード電圧ＶＳＮは、「ＶＳＮ＝−８×（Ｖｉｎ−ＶＲ／２−ＶＲ／４＋ＶＲ／８）＝−８×（Ｖｉｎ−５・ＶＲ／８）」へと変化する。
そして、コンパレータ１０４において、「−８×（Ｖｉｎ−５・ＶＲ／８）」と基準信号電圧「ＶＣ」とが比較される。例えば、「−８×（Ｖｉｎ−５／ＶＲ／８）＜ＶＣ」の場合は「Ｄ４＝１」となる。

以上により、上位ビットから順に４ビットの比較判定動作が終了する。
つまり、１回目の比較判定動作において、各ＣＰ構造部のキャパシタの接続構成を「直列接続数×並列接続数」と表現すると、第１〜第４の単位回路１０７＿１〜１０７＿４の各２つのキャパシタを合計した８個のキャパシタを並列に接続する（１×８）。そして、２回目の比較判定動作で、各２個のキャパシタを直列接続した４組を並列接続する（２×４）。更に、３回目の比較判定動作で、各４個のキャパシタを直列接続した２組を並列接続し（４×２）、４回目の比較判定動作で、計８個のキャパシタを全て直列接続する（８×１）。これにより、電圧領域において、２／３／４回目の比較判定動作においてストレージノード電圧ＶＳＮが２／４／８倍に昇圧される。

なお、４倍に昇圧する場合は、１回目の比較判定動作において、第１〜第１６の単位回路１０７＿１〜１０７＿１６の各４つのキャパシタを合計した６４個のキャパシタを並列に接続する（１×６４）。そして、２回目の比較判定動作で、各４個のキャパシタを直列接続した１６組を並列接続する（４×１６）。更に、３回目の比較判定動作で、各１６個のキャパシタを直列接続した４組を並列接続し（１６×４）、４回目の比較判定動作で、６４個のキャパシタを全て直列接続する（６４×１）。これにより、電圧領域において、２／３／４回目の比較判定動作においてストレージノード電圧ＶＳＮが４／１６／６４倍に昇圧される。

本実施形態では、上記のように、２倍、４倍、８倍、・・・、２ⁿ倍と、各判定において電圧ＶＳＮを２の累乗倍で段階的に昇圧していく構成を２倍に昇圧する構成という。同様に、４倍、８倍、１６倍、・・・、４ⁿ倍と、各判定において電圧ＶＳＮを４の累乗倍で段階的に昇圧していく構成を４倍に昇圧する構成という。他の倍率においても同様である。

また、上記２倍又は４倍に昇圧する構成例では、２／３／４回目の判定において、２／４／８倍又は４／１６／６４倍と倍率を段階的に変更する制御を行うようにしたが倍率をどれか１つに固定する制御を行ってもよい。また、倍率を完全固定にする場合は、各ＣＰ構造部を倍率に応じた構成とし、その倍率を超える分の単位回路を除く構成としてもよい。例えば、２倍、４倍に完全固定する場合は、各ＣＰ構造部は、図４、図６の単位回路を１つ備えればよい。

次に、図８〜図９に基づき、本実施形態の逐次比較型Ａ／Ｄ変換器１の動作を説明する。
ここで、図８（ａ）は、被判定電圧である、ストレージノード電圧ＶＳＮの反転極性の電圧をプロットした一例を示す図である。図８（ａ）において、縦軸が電圧、横軸が時間を表し、コンパレータ１０４の最上位ビット（ＭＳＢ）の判定時刻を「ｔ＝０」としている。また、図８（ｂ）は、制御部１０１から出力されるトリガクロックＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、コンパレータ１０４の一定間隔の判定タイミングを表している。また、図８（ｃ）は、コンパレータ１０４の上位６ビットの判定信号ＤＯ１〜ＤＯ６の示す値Ｄ１〜Ｄ６の一例を示す図である。
また、図８では、一例として「ＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲ」とし、「Ａｉｎ＝（１０．８／１６）×ＶＲ」の入力電圧Ａｉｎがサンプリングされた場合について表している。
また、図９は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。

以下、ストレージノード電圧ＶＳＮを２倍（固定）で昇圧する場合のｎビットの逐次比較型Ａ／Ｄ変換器１の比較判定動作を説明する。
アナログ入力信号ＡｉｎをＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）によってサンプリング（離散化）する時刻において、制御部１０１からの制御信号ＣＴＲＬによってスイッチ１０３ａがオフし、ただちにスイッチ１０３ｃがオフする。その後にスイッチ１０３ｂがオンすることにより、サンプリングされたＡｉｎが、その極性を反転して「−Ａｉｎ[Ｖ]」としてストレージノードＳＮに現れる。

電荷再分配が十分に行われ、便宜上寄生容量を無視した場合、ストレージノード電圧ＶＳＮが「−Ａｉｎ[Ｖ]」に十分に収束した時刻に、制御部１０１からのトリガクロックＣＬＫである第１判定立ち上がりクロック（図８（ｂ）中、ｔ＝０）が入力され、前記第１判定立ち上がりクロックによって、コンパレータ１０４によって電圧ＶＳＮと基準信号電圧ＶＣとの大小が比較される。これにより、「−Ａｉｎ＜ＶＣ」、すなわち「Ａｉｎ＞ＶＣ」の場合は、ハイレベルの判定信号ＤＯ１（Ｄ１＝１）が出力され、また、「−Ａｉｎ＞ＶＣ」、すなわち「Ａｉｎ＜ＶＣ」の場合は、ローレベルの判定信号ＤＯ１（Ｄ１＝０）が出力される。

第１判定立ち上がりクロックの判定結果が「Ｄ１＝１」の場合は、制御部１０１によってＣＰ構造部１０５＿１のスイッチ群２０３＿１〜２０３＿（２^M）^(n-2)が制御される。更に、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のスイッチ２０２ａ〜２０２ｃが制御され、電圧ＶＳＮは、電荷再分配により「−２・｛Ａｉｎ−（１／２）ＶＲ｝[Ｖ]」になる。

また、第１判定結果が「Ｄ１＝０」である場合は、同様に、制御部１０１によってＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）が制御され、電圧ＶＳＮは、電荷再分配により「−２・｛Ａｉｎ＋（１／２）ＶＲ｝[Ｖ]」になる。そして、制御部１０１からの第２判定立ち上がりクロックが入力され、コンパレータ１０４によって電圧ＶＳＮと基準信号電圧ＶＣとが比較される。

同様に、第ｍ番目（ｍ：２〜（ｎ−１）の自然数）の立ち上がりクロックが入力された時刻において、コンパレータ１０４によって電圧ＶＳＮと基準信号電圧ＶＣとの大小を比較する。この比較判定結果に応じてＣＰ構造部１０５＿ｍのスイッチ群２０３＿１〜２０３＿（２^M）^(n-2)を制御すると共に、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のスイッチ２０２ａ〜２０２ｃを制御する。

このようにして上位ビットから順に比較判定動作を行い、第（ｎ−１）番目の立ち上がりクロックが入力された時刻において、コンパレータ１０４によって電圧ＶＳＮと基準信号電圧ＶＣとの大小を比較する。コンパレータ１０４は、比較判定結果に応じてＣＰ構造部１０５＿（ｎ−１）のスイッチ群２０３＿１〜２０３＿（２^M）^(n-2)を制御すると共に、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のスイッチ２０２ａ〜２０２ｃを制御する。その後、第ｎ番目の立ち上がりクロックが入力された時刻において、コンパレータ１０４によって電圧ＶＳＮと基準信号電圧ＶＣとの大小を比較することで、ｎビットの逐次比較動作が完了する。
これにより、出力レジスタ１０２は、演算部において、メモリ部に格納されたＤ１〜Ｄｎに基づき、ｎビットの出力信号データＶｏｕｔを生成し、該生成したＶｏｕｔを出力する。

次に、図８（ａ）〜（ｃ）に基づき、一例として「ＳＮ＝−（１０．８／１６）ＶＲ」がサンプリングされた場合の上位６ビットの比較判定動作を説明する。
図８（ａ）〜（ｃ）に示すように、第１判定立ち上がりクロックにおいて「−（１０．８／１６）ＶＲ＜ＶＣ」であるため、「Ｄ１＝１」が出力される。その結果、ＣＰ構造部１０５＿１のスイッチ群２０３＿１〜２０３＿（２^M）^(n-2)が制御され、キャパシタ２０１＿１１、２１、３１、・・・、２０３＿（２^M）^(n-2)１の左端が電源ノードＶＲＰに接続される。更に、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の各スイッチが制御され、各ＣＰ構造部における、キャパシタ２０１＿１１及び１２の組、２０１＿２１及び２２の組、・・・、２０１＿（２^M）^(n-2)１及び（２^M）^(n-2)２の組がそれぞれ直列接続される共に、これら各組が並列接続される。これにより、「ＶＳＮ＝２｛−（１０．８／１６）ＶＲ＋（１／２）ＶＲ｝＝−（５．６／１６）ＶＲ」となる。

引き続き、第２判定立ち上がりクロックにおいて、「−（５．６／１６）ＶＲ＜ＶＣ」であるため、「Ｄ２＝１」が出力される。その結果、ＣＰ構造部１０５＿２のスイッチ群２０３＿１〜（２^M）^(n-2)が制御され、キャパシタ２０１＿１１、２１、３１、・・・、（２^M）^(n-2)１の左端が電源ノードＶＲＰに接続される。
これにより、「ＶＳＮ＝２｛−（５．６／１６）ＶＲ＋（１／２）ＶＲ｝＝（４．８／１６）ＶＲ」となる。

引き続き、第３判定立ち上がりクロックにおいて、「（４．８／１６）ＶＲ＞ＶＣ」であるため、「Ｄ３＝０」が出力される。その結果、ＣＰ構造部１０５＿３のスイッチ群２０３＿１〜（２^M）^(n-2)が制御され、キャパシタ２０１＿１１、２１、３１、・・・、（２^M）^(n-2)１の左端が電源ノードＶＲＮに接続される。
これにより、「ＶＳＮ＝２｛（４．８／１６）ＶＲ−（１／２）ＶＲ｝＝−（６．４／１６）ＶＲ」となる。

引き続き、第４判定立ち上がりクロックにおいて、「−（６．４／１６）ＶＲ＜ＶＣ」であるため、「Ｄ４＝１」が出力される。その結果、ＣＰ構造部１０５＿４のスイッチ群２０３＿１〜（２^M）^(n-2)が制御され、キャパシタ２０１＿１１、２１、３１、・・・、（２^M）^(n-2)１の左端が電源ノードＶＲＰに接続される。
これにより、「ＶＳＮ＝２｛−（６．４／１６）ＶＲ＋（１／２）ＶＲ｝＝（３．２／１６）ＶＲ」となる。

引き続き、第５判定立ち上がりクロックにおいて、「（３．２／１６）ＶＲ＞ＶＣ」であるため、「Ｄ５＝０」が出力される。その結果、ＣＰ構造部１０５＿５のスイッチ群２０３＿１〜（２^M）^(n-2)が制御され、キャパシタ２０１＿１１、２１、３１、・・・、（２^M）^(n-2)１の左端が電源ノードＶＲＮに接続される。
これにより、「ＶＳＮ＝２｛（３．２／１６）ＶＲ−（１／２）ＶＲ｝＝−（９．６／１６）ＶＲ」となる。

引き続き、第６判定立ち上がりクロックにおいて、「−（９．６／１６）ＶＲ＜ＶＣ」であるため、「Ｄ６＝１」が出力される。その結果、ＣＰ構造部１０５＿６のスイッチ群２０３＿１〜（２^M）^(n-2)が制御され、キャパシタ２０１＿１１、２１、３１、・・・、（２^M）^(n-2)１の左端が電源ノードＶＲＰに接続される。
これにより、「ＶＳＮ＝２｛−（９．６／１６）ＶＲ＋（１／２）ＶＲ｝＝−（３．２／１６）ＶＲ」となる。

上記同様の処理が繰り返され、第ｎ判定立ち上がりクロックによってＤｎが決定されると、ｎビットの逐次比較動作が完了する。そして、出力レジスタ１０２において、メモリに格納されたＤ１〜Ｄｎに基づきｎビットのデジタル出力信号Ｖｏｕｔが生成され、該生成されたＶｏｕｔが出力される。
図９に基づき、上位６ビットの判定結果Ｄ１〜Ｄ６に基づきデジタル出力信号を生成する一例について示す。
本実施形態において、Ｖｏｕｔを生成する演算規則は、各ビットの判定結果Ｄ１〜Ｄｎを上位ビットから順番（Ｄ１→Ｄ２→・・・→Ｄｎ）に並べるといった単純なものとなる。

図８（ｃ）に示すように、各判定結果は、Ｄ１＝「１」、Ｄ２＝「１」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「０」、Ｄ６＝「１」となっている。出力レジスタ１０２は、図９に示すように、Ｄ１〜Ｄ６を、上位ビットから順番に並べ、ｎビットのデジタル出力信号Ｖｏｕｔの上位６ビット「１１０１０１」を生成する。ここで、出力レジスタ１０２は、例えば、シフトレジスタなどで構成される。

以上、本実施形態の逐次比較型Ａ／Ｄ変換器１は、２回目以降の比較判定動作において、コンパレータ１０４の被判定信号である、ストレージノードＳＮの電圧ＶＳＮをＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）によって昇圧することが可能である。
これにより、従来と比較して、コンパレータへの精度要求を緩和することができる。この結果、コンパレータの消費電力の増大、半導体集積化したときのコンパレータ部分のレイアウトエリアの増大を回避できるため、コンパクト化と省電力化を達成することができる。

なお、スイッチやキャパシタの個数が従来技術に比べて増大するが、キャパシタ１つのサイズはせいぜい数［ｆＦ］〜数十［ｆＦ］であるため、これによるエリアの増大は微々たるものである。それに比べ、精度要求の緩和によるコンパレータのレイアウトエリアの削減による効果は甚大である。
上記第１実施形態において、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のキャパシタ２０１＿１１は、発明１に記載の第１〜第（ｎ＋１）の第１キャパシタに対応する。

また、上記第１実施形態において、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のキャパシタ２０１＿１２〜２０１＿（２^M）^(n-2)２は、発明２に記載の第２キャパシタ群に対応する。
また、上記第１実施形態において、スイッチ１０３ｂ〜１０３ｃ、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のスイッチ群２０３＿１〜２０３＿（２^M）^(n-2)は、発明１に記載の切替手段に対応する。

また、上記第１実施形態において、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のスイッチ２０２ａ＿１１〜２０２ａ＿（２^M）^(n-2)（２^M）は、発明２に記載の第１切替部に対応し、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のスイッチ２０２ｂ＿１１〜２０２ｂ＿（２^M）^(n-2)（２^M）は、発明２に記載の第２切替部に対応する。
また、上記第１実施形態において、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のスイッチ２０２ｃ＿１１〜２０２ｃ＿（２^M）^(n-2)（２^M）は、発明２に記載の第３切替部に対応する。

また、上記第１実施形態において、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）は、発明１又は２に記載の昇圧手段に対応する。
また、上記第１実施形態において、コンパレータ１０４は、発明１に記載の比較判定手段に対応し、制御部１０１は、発明１又は２に記載の制御手段に対応し、出力レジスタ１０２は、発明１又は２に記載の出力信号生成手段に対応する。

〔第２実施形態〕
次に、本発明の第２実施形態を図面に基づき説明する。図１０〜図１２は、本発明に係る逐次比較型Ａ／Ｄ変換器の第２実施形態を示す図である。
上記第１実施形態の逐次比較型Ａ／Ｄ変換器１は、１つのコンパレータ１０４を用いて比較判定動作を行っていたが、これに対して、本実施形態の逐次比較型Ａ／Ｄ変換器２は、２つのコンパレータ４０４ａ及び４０４ｂを用いて比較判定動作を行う点が上記第１実施形態の逐次比較型Ａ／Ｄ変換器１と異なる。

まず、図１０に基づき、本実施形態の逐次比較型Ａ／Ｄ変換器２の詳細な構成を説明する。
ここで、図１０は、本発明の第２実施形態に係る逐次比較型Ａ／Ｄ変換器２の構成を示す図である。
逐次比較型Ａ／Ｄ変換器２は、アナログ入力信号Ａｉｎを、ｎビット（ｎは２以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換するものであって、図１０に示すように、制御部４０１と、出力レジスタ４０２と、コンパレータ４０４ａ及び４０４ｂとを含んで構成される。

更に、逐次比較型Ａ／Ｄ変換器２は、スイッチ４０３ａ〜４０３ｃと、チャージポンプ構造部４０５＿１〜４０５＿（ｎ＋１）と、ストレージノードＳＮとを含んで構成される。
ここで、スイッチ４０３ａ〜４０３ｃと、チャージポンプ構造部４０５＿１〜４０５＿（ｎ＋１）の構成は、上記第１実施形態のスイッチ１０３ａ〜１０３ｃと、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）と同様となる。

ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）の入力端子Ｖｉｎは、スイッチ４０３ｂとスイッチ４０３ｃの右端に接続されており、スイッチ４０３ｂがオンした場合は、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）の入力端子Ｖｉｎはアナログ入力信号Ａｉｎの入力ノードに接続される。また、スイッチ４０３ｃがオンした場合は、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）の入力端子Ｖｉｎは電源ノードＶＣに接続される。

ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）の入力端子ＶＰは、電源ノードＶＲＰに接続され、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）の入力端子ＶＮは、電源ノードＶＲＮに接続されている。
ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）は、ストレージノードＳＮを介して、スイッチ４０３ａと、コンパレータ４０４ａ及び４０４ｂの反転入力端子とに接続されている。 そして、スイッチ４０３ａがオンした場合、ストレージノードＳＮは、電源ノードＶＣに短絡される。

ここで、コンパレータ４０４ａの出力（判定信号）をＤＯＮ［０］と表し（Ｎは、１〜ｎの自然数）、コンパレータ４０４ｂの出力（判定信号）をＤＯＮ［１］と表し、これらを判定信号ＤＯＮ［１：０］と表すと、判定信号ＤＯＮ［１：０］は、制御部４０１及び出力レジスタ４０２にそれぞれ入力される。
制御部４０１は、組み合わせ回路等で構成され、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）の各スイッチと、スイッチ４０３ａ〜４０３ｃとに対して、これらのオン・オフの状態を切り替える制御信号ＣＴＲＬを出力する。

具体的に、コンパレータ４０４ａ及び４０４ｂからの判定信号ＤＯＮ［１：０］（ＤＯ１［１：０］〜ＤＯｎ［１：０］）に基づいて、アナログ入力電圧Ａｉｎに対応する内部電圧が得られる各スイッチのオン・オフの組み合わせを決定する。そして、決定したオン・オフの組み合わせに対応する制御信号ＣＴＲＬを生成して、これをＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）の各スイッチと、スイッチ４０３ａ〜４０３ｃとに供給して各スイッチのオン・オフを順次切り替える。これにより、アナログ入力電圧Ａｉｎに対応する内部電圧を得るようにしている。

また、制御部４０１は、トリガクロックＣＬＫを、出力レジスタ４０２と、コンパレータ４０４ａ及び４０４ｂとに供給する機能も有している。
なお、制御部４０１は、トリガクロックＣＬＫを生成する発振回路を内部に有する構成としてもよいし、外部発振回路から供給されるクロック信号に基づきトリガクロックＣＬＫを生成する構成としてもよい。

コンパレータ４０４ａは、制御部４０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力されるストレージノードＳＮの電圧ＶＳＮと正転入力ノードに入力される基準信号電圧ＶＨ（ＶＨ＝（１／４）・ＶＲ）との大小を比較する。そして、「ＳＮ＜ＶＨ」のときは、判定信号ＤＯＮ［０］として、ハイレベルの信号（「ＤＯＮ［０］＝１」）を出力し、「ＳＮ＞ＶＨ」のときは、判定信号ＤＯＮ［０］として、ローレベルの信号（「ＤＯＮ［０］＝０」）を出力する。

コンパレータ４０４ｂは、制御部４０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力される電圧ＶＳＮと正転入力ノードに入力される電圧ＶＬ（ＶＬ＝−（１／４）・ＶＲ）との大小を判定する。そして、「ＳＮ＜ＶＬ」のときは、判定信号ＤＯＮ［１］として、ハイレベルの信号（「ＤＯＮ［１］＝１」）を出力し、「ＳＮ＞ＶＬ」のときは、判定信号ＤＯＮ［１］として、ローレベルの信号（「ＤＯＮ［１］＝０」）を出力する。

出力レジスタ４０２は、メモリ部と演算部とを有し、演算部において、コンパレータ４０４ａ及び４０４ｂの出力する判定信号ＤＯＮ［１：０］に基づき出力値ＤＮを演算し、これをメモリ部に記憶し保持する。また、演算部において、メモリ部に保持した判定結果Ｄ１〜Ｄｎに基づき、公知の方法を用いてｎビットのデジタル出力信号Ｖｏｕｔを生成する。

具体的に、演算部は、「ＤＯＮ［１：０］＝１１」のときに「ＤＮ＝１０」を出力値としてメモリ部に記憶し、また、「ＤＯＮ［１：０］＝０１」のときに「ＤＮ＝０１」を出力値としてメモリ部に記憶する。また、「ＤＯＮ［１：０］＝００」のときに「ＤＮ＝００」を出力値としてメモリ部に記憶する。そして、メモリ部にｎ個の出力値「Ｄ１〜Ｄｎ」までが記憶された後に、公知の方法によりデジタル出力信号Ｖｏｕｔを生成する。

次に、図１１〜図１２に基づき、本実施形態の逐次比較型Ａ／Ｄ変換器２の動作を説明する。
以下、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）が、ストレージノード電圧ＶＳＮを２倍に昇圧する構成（各ＣＰ構造部の単位回路が図４に示す構成）であるとする。
ここで、図１１（ａ）は、被判定電圧である、ストレージノード電圧ＶＳＮの反転極性の電圧をプロットした一例を示す図である。図１１（ａ）において、縦軸が電圧、横軸が時間を表し、コンパレータ４０４ａ及び４０４ｂの最上位ビット（ＭＳＢ）の判定時刻を「ｔ＝０」としている。また、図１１（ｂ）は、制御部４０１から出力されるトリガクロックＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、コンパレータ４０４ａ及び４０４ｂの一定間隔の判定タイミングを表している。また、図１１（ｃ）は、コンパレータ４０４ａ及び４０４ｂの上位６ビットの判定信号ＤＯ１［１：０］〜ＤＯ６［１：０］に基づく出力レジスタ４０２の出力値Ｄ１〜Ｄ６の一例を示す図である。

また、図１１では、一例として「ＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲ」とし、「Ａｉｎ＝（１０．８／１６）×ＶＲ」の入力電圧Ａｉｎがサンプリングされた場合について表している。
また、図１２は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。
初期状態としてＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）の入力Ｖｉｎの電圧がアナログ入力信号Ａｉｎに追従している場合、そのスイッチ状態はスイッチ４０３ａ、スイッチ４０３ｃがオンしており、スイッチ４０３ｂがオフしている。

アナログ入力信号ＡｉｎをＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）によってサンプリング（離散化）する時刻において、制御信号ＣＴＲＬによってスイッチ４０３ａがオフし、ただちにスイッチ４０３ｃがオフする。その後にスイッチ４０３ｂがオンすることにより、サンプリングされたＡｉｎが極性を反転させて「−Ａｉｎ[Ｖ]」としてストレージノードＳＮに現れる。ここで、スイッチ４０３ｂとスイッチ４０３ｃは同時にオンしないノンオーバーラップの関係が成り立っている。

電荷再分配が十分に行われ、便宜上寄生容量を無視した場合、ストレージノードＳＮの電圧ＶＳＮが「−Ａｉｎ」に十分に収束した時刻に第１判定立ち上がりクロック（図１１（ｂ）中、ｔ＝０）がコンパレータ４０４ａ及び４０４ｂに入力される。
これにより、コンパレータ４０４ａにおいては、第１判定立ち上がりクロックに応じて、電圧ＶＳＮと電圧ＶＨとが比較され、コンパレータ４０４ｂにおいては、第１判定立ち上がりクロックに応じて、電圧ＶＳＮと電圧ＶＬとが比較される。そして、「−Ａｉｎ＜ＶＬ」、すなわち「Ａｉｎ＞ＶＨ」の場合は、コンパレータ４０４ａ及び４０４ｂから「ＤＯ１［１：０］＝１１」が出力される。また、「ＶＨ＞−Ａｉｎ＞ＶＬ」、すなわち「ＶＬ＜Ａｉｎ＜ＶＨ」の場合は、コンパレータ４０４ａ及び４０４ｂから「ＤＯ１［１：０］＝０１」が出力される。また、「−Ａｉｎ＜ＶＨ」、すなわち「Ａｉｎ＜ＶＬ」の場合は、コンパレータ４０４ａ及び４０４ｂから「ＤＯ１［１：０］＝００」が出力される。

第１判定立ち上がりクロックの判定結果である第１判定結果が、「ＤＯ１［１：０］＝１１」である場合、この判定結果に基づき、制御部４０１において、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）が制御される。具体的に、制御部４０１は、「ＤＯ１［１：０］＝１１（Ｄ１＝１０）」を、制御信号ＣＴＲＬとしてＣＰ構造部４０５＿１に入力し、スイッチ群２０３＿１〜２０３＿２^(n-2)の各スイッチを切り替える。これにより、スイッチ２０２ｃ＿１１、２１、３１、・・・、２^(n-2)１をオフにし、スイッチ２０２ｄ＿１〜２０２ｄ＿２^(n-2)をオンにする。この切り替えによって、キャパシタ２０１＿１１、２１、３１、・・・、２^(n-2)１が入力端子ＶＰに接続される。

次に、制御部４０１は、制御信号ＣＴＲＬを、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）に入力し、電圧ＶＳＮを２倍に昇圧する。なお、２倍に昇圧する各スイッチの制御内容は、上記第１実施形態と同様となる。これにより、電圧ＶＳＮは、電荷再分配により「−２・｛Ａｉｎ−（１／２）ＶＲ｝[Ｖ]」になる。
また、第１判定結果が、「ＤＯ１［１：０］＝０１」である場合、制御部４０１において、この判定結果に基づき、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）が制御される。具体的に、制御部４０１は、「ＤＯ１［１：０］＝０１（Ｄ１＝０１）」を、制御信号ＣＴＲＬとしてＣＰ構造部４０５＿１に入力し、スイッチ群２０３＿１〜２０３＿２^(n-2)の各スイッチを切り替える。しかし、この場合は、スイッチ群２０３＿１〜２０３＿２^(n-2)の各スイッチは切り替わらず、現状を維持する。従って、キャパシタ２０１＿１１、２１、３１、・・・、２^(n-2)１は、入力端子Ｖｉｎに接続されたままとなる。

次に、制御部４０１は、制御信号ＣＴＲＬを、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）に入力し、電圧ＶＳＮを２倍に昇圧する。これにより、電圧ＶＳＮは、電荷再分配により「−２・Ａｉｎ[Ｖ]」になる。
また、第１判定結果が、「ＤＯ１［１：０］＝００」である場合、この判定結果に基づき、制御部４０１において、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）が制御される。具体的に、制御部４０１は、「ＤＯ１［１：０］＝００（Ｄ１＝００）」を、制御信号ＣＴＲＬとしてＣＰ構造部４０５＿１に入力し、スイッチ群２０３＿１〜２０３＿２^(n-2)の各スイッチを切り替える。

これにより、スイッチ２０２ｃ＿１１、２１、３１、・・・、２^(n-2)１をオフにし、スイッチ２０２ｅ＿１〜２０２ｅ＿２^(n-2)をオンにする。この切替によって、キャパシタ２０１＿１１、２１、３１、・・・、２^(n-2)１が入力端子ＶＮに接続される。
次に、制御部４０１は、制御信号ＣＴＲＬを、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）に入力し、電圧ＶＳＮを２倍に昇圧する。これにより、電圧ＶＳＮは、電荷再分配により「−２・｛Ａｉｎ＋（１／２）ＶＲ｝[Ｖ]」になる。
なお、ＣＰ構造部４０５＿（ｎ＋１）のスイッチ群２０３＿１〜２０３＿２^(n-2)には、コンパレータ４０４ａ及び４０４ｂの判定結果は反映されず、常にＶｉｎ（ＶＣ）に繋げた状態とする。

同様に、第ｍ番目（ｍ：２〜（ｎ−１）の自然数）の立ち上がりクロックが入力された時刻において、コンパレータ４０４ａによって電圧ＶＳＮと基準信号電圧ＶＨとを比較し、また、コンパレータ４０４ｂによって電圧ＶＳＮと基準信号電圧ＶＬを比較する。そして、これらの結果に応じてＣＰ構造部４０５＿ｍのスイッチ群２０３＿１〜２０３＿２^(n-2)を制御して、コンパレータ４０４ａ及び４０４ｂによって比較判定動作を行う。

このようにして、上位ビットから順に比較判定動作を行い、第（ｎ−１）番目の立ち上がりクロックが入力された時刻において、コンパレータ４０４ａによって電圧ＶＳＮと基準信号電圧ＶＨとを比較する。また、第（ｎ−１）番目の立ち上がりクロックが入力された時刻において、コンパレータ４０４ｂによって電圧ＶＳＮと基準信号電圧ＶＬとを比較する。そして、これらの結果に応じてＣＰ構造部４０５＿（ｎ−１）のスイッチ群２０３＿１〜２０３＿２^(n-2)を制御する。

その後、第ｎ番目の立ち上がりクロックが入力された時刻において、コンパレータ４０４ａによって電圧ＶＳＮと基準信号電圧ＶＨとを比較する。また、第ｎ番目の立ち上がりクロックが入力された時刻において、コンパレータ４０４ｂによって電圧ＶＳＮと基準信号電圧ＶＬとを比較することでｎビットの逐次比較動作が完了する。
これにより、出力レジスタ４０２は、演算部において、メモリ部に格納されたＤ１〜Ｄｎに基づき、ｎビットの出力信号データＶｏｕｔを生成し、該生成したＶｏｕｔを出力する。

図１１（ａ）〜（ｃ）に基づき、一例として「ＳＮ＝−（１０．８／１６）ＶＲ」がサンプリングされた場合の上位６ビットの比較判定動作を説明する。ここでは、昇圧する倍率を２倍に固定する。
図１１（ａ）〜（ｃ）に示すように、第１判定立ち上がりクロックにおいて「−（１０．８／１６）ＶＲ＜ＶＬ」であるため、「Ｄ１＝１０」が出力される。その結果、ＣＰ構造部４０５＿１のスイッチ群２０３＿１〜２０３＿２^(n-2)が制御され、キャパシタ２０１＿１１、２１、３１、・・・、２^(n-2)１の左端が電源ノードＶＲＰに接続される。

更に、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）の各スイッチが制御され、キャパシタ２０１＿１１〜２２の組、２０１＿３１〜４２の組、・・・、２０１＿（２^(n-2)−１）１〜２^(n-2)２の組がそれぞれ直列接続される共に、これら各組が並列接続される。これにより、「ＶＳＮ＝２｛−（１０．８／１６）ＶＲ＋（１／２）ＶＲ｝＝−（５．６／１６）ＶＲ」となる。
引き続き、第２判定立ち上がりクロックにおいて、「−（５．６／１６）ＶＲ＜ＶＬ」であるため、「Ｄ２＝１０」が出力される。その結果、ＣＰ構造部４０５＿２のスイッチ群２０３＿１〜２０３＿２^(n-2)が制御され、キャパシタ２０１＿１１、２１、３１、・・・、２^(n-2)１の左端が電源ノードＶＲＰに接続される。これにより、「ＶＳＮ＝２｛−（５．６／１６）ＶＲ＋（１／２）ＶＲ｝＝（４．８／１６）ＶＲ」となる。

上記同様の処理が繰り返され、第ｎ判定立ち上がりクロックによってＤｎが決定されると、ｎビットの逐次比較動作が完了する。そして、出力レジスタ４０２の演算部において、メモリ部に格納されたＤ１〜Ｄｎに基づき、予め設定された演算規則に従ってｎビットのデジタル出力信号Ｖｏｕｔが生成され、該生成されたＶｏｕｔが出力される。
本実施形態において、Ｖｏｕｔを生成する演算規則は、まず、ＤＮの最上位桁とＤ（ｎ−１）の最下位桁を２進法で加算する。次に、この結果に基づいて、Ｄ（ｎ−１）の最上位桁とＤ（ｎ−２）の最下位桁を、同じく２進法で加算する。以下これを繰り返して、Ｄ１の最下位桁とＤ２の最上位桁までを足し合わせる。Ｄ１〜Ｄｎについて全て足し合わされた結果がデジタル出力信号Ｖｏｕｔとなる。

ここで、図１１（ｃ）に示すように、上記比較判定動作の上位６ビットまでの出力値は、Ｄ１＝「１０」、Ｄ２＝「１０」、Ｄ３＝「００」、Ｄ４＝「１０」、Ｄ５＝「０１」、Ｄ６＝「００」となる。この場合における、上位５ビットのデジタル出力信号の値は、図１２に示すように、「１１０１０」となる。ここで、出力レジスタ４０２は、シフトレジスタと加算器などで構成される。

以上、本実施形態の逐次比較型Ａ／Ｄ変換器２は、２回目以降の比較判定動作において、コンパレータ４０４ａ及び４０４ｂの被判定信号である、ストレージノードＳＮの電圧ＶＳＮをＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）によって２^M倍に昇圧することが可能である。
これにより、従来と比較して、コンパレータへの精度要求を緩和することができる。この結果、コンパレータの消費電力の増大、半導体集積化したときのコンパレータ部分のレイアウトエリアの増大を回避できるため、コンパクト化と省電力化を達成することができる。

更に、本実施形態の逐次比較型Ａ／Ｄ変換器２は、コンパレータ４０４ａ及び４０４ｂの２つのコンパレータを用いて比較判定動作を行うことで、判定信号に冗長性を持たせることができる。
これにより、公知の方法から、コンパレータの誤判定が１／４以下である場合に、後段の判定結果から正確な出力値を導き出すことが可能となり、コンパレータには１ＬＳＢ以下の判定精度が要求されず、高速に判定させる場合に、消費電力の増大や、半導体集積化したときのレイアウトエリアの増大を避けることができる。

上記第２実施形態において、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のキャパシタ２０１＿１１は、発明１に記載の第１〜第（ｎ＋１）の第１キャパシタに対応する。
また、上記第２実施形態において、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のキャパシタ２０１＿１２〜２０１＿（２^M）^(n-2)（２^M）は、発明２に記載の第２キャパシタ群に対応する。
また、上記第２実施形態において、スイッチ４０３ｂ〜４０３ｃ、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のスイッチ群２０３＿１〜２０３＿（２^M）^(n-2)は、発明１に記載の切替手段に対応する。
また、上記第２実施形態において、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のスイッチ２０２ａ＿１１〜２０２ａ＿（２^M）^(n-2)（２^M）は、発明２に記載の第１切替部に対応し、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のスイッチ２０２ｂ＿１１〜２０２ｂ＿（２^M）^(n-2)（２^M）は、発明２に記載の第２切替部に対応する。

また、上記第２実施形態において、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）のスイッチ２０２ｃ＿１２〜（２^M）^(n-2)（２^M）は、発明２に記載の第３切替部に対応する。
また、上記第２実施形態において、ＣＰ構造部４０５＿１〜４０５＿（ｎ＋１）は、発明１又は２に記載の昇圧手段に対応する。
また、上記第２実施形態において、コンパレータ４０４ａ及び４０４ｂは、発明３に記載の第１比較判定部及び第２比較判定部に対応し、制御部４０１は、発明１又は２に記載の制御手段に対応し、出力レジスタ１０２は、発明１乃至３のいずれか１に記載の出力信号生成手段に対応する。

〔第３実施形態〕
次に、本発明の第３実施形態を図面に基づき説明する。図１３〜図１５は、本発明に係る逐次比較型Ａ／Ｄ変換器の第３実施形態を示す図である。
本実施形態の逐次比較型Ａ／Ｄ変換器３は、３つのコンパレータ６０４ａ、６０４ｂ及び６０４ｃを用いて比較判定動作を行う点が上記第１及び第２実施形態の逐次比較型Ａ／Ｄ変換器１及び２と異なる。
まず、図１３に基づき、本実施形態の逐次比較型Ａ／Ｄ変換器３の詳細な構成を説明する。
ここで、図１３は、本発明の第３実施形態に係る逐次比較型Ａ／Ｄ変換器３の構成を示す図である。

逐次比較型Ａ／Ｄ変換器３は、アナログ入力信号Ａｉｎを、ｎビット（ｎは２以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換するものであって、図１３に示すように、制御部６０１と、出力レジスタ６０２と、コンパレータ６０４ａ、６０４ｂ及び６０４ｃとを含んで構成される。
更に、逐次比較型Ａ／Ｄ変換器３は、スイッチ６０３ａ〜６０３ｃと、チャージポンプ構造部６０５＿１〜６０５＿（ｎ＋１）と、ストレージノードＳＮとを含んで構成される。
ここで、スイッチ６０３ａ〜６０３ｃと、チャージポンプ構造部６０５＿１〜６０５＿（ｎ＋１）の構成は、上記第１実施形態のスイッチ１０３ａ〜１０３ｃと、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）と同様となる。

ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の入力端子Ｖｉｎは、スイッチ６０３ｂとスイッチ６０３ｃの右端に接続されており、スイッチ６０３ｂがオンした場合は、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の入力端子Ｖｉｎはアナログ入力信号Ａｉｎの入力ノードに接続される。また、スイッチ６０３ｃがオンした場合は、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の入力端子Ｖｉｎは電源ノードＶＣに接続される。

ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の入力端子ＶＰは、電源ノードＶＲＰに接続され、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の入力端子ＶＮは、電源ノードＶＲＮに接続されている。
ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）は、ストレージノードＳＮを介して、スイッチ６０３ａと、コンパレータ６０４ａ、６０４ｂ及び６０４ｃの反転入力端子とに接続されている。そして、スイッチ６０３ａがオンした場合、ストレージノードＳＮは、電源ノードＶＣに短絡される。

ここで、コンパレータ６０４ａの出力（判定信号）をＤＯＰ［０］と表し（Ｐは１〜（ｎ／２）の自然数）、コンパレータ６０４ｂの出力（判定信号）をＤＯＰ［１］と表し、コンパレータ６０４ｃの出力（判定信号）をＤＯＰ［２］と表すとする。更に、これらをまとめて判定信号ＤＯＰ［２：０］と表す。判定信号ＤＯＰ［２：０］は、制御部６０１及び出力レジスタ６０２にそれぞれ入力される。
制御部６０１は、組み合わせ回路等で構成され、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の各スイッチと、スイッチ６０３ａ〜６０３ｃとに対して、これらのオン・オフの状態を切り替える制御信号ＣＴＲＬを出力する。

具体的に、コンパレータ６０４ａ、６０４ｂ及び６０４ｃからの判定信号ＤＯＰ［２：０］（ＤＯ１［２：０］〜ＤＯ（ｎ／２）［２：０］）に基づいて、アナログ入力電圧Ａｉｎに対応する内部電圧が得られる各スイッチのオン・オフの組み合わせを決定する。そして、決定したオン・オフの組み合わせに対応する制御信号ＣＴＲＬを生成して、これをＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の各スイッチと、スイッチ６０３ａ〜６０３ｃとに供給して各スイッチのオン・オフを順次切り替える。これにより、アナログ入力電圧Ａｉｎに対応する内部電圧を得るようにしている。

また、制御部６０１は、トリガクロックＣＬＫを、出力レジスタ６０２と、コンパレータ６０４ａ、６０４ｂ及び６０４ｃとに供給する機能も有している。
なお、制御部６０１は、トリガクロックＣＬＫを生成する発振回路を内部に有する構成としてもよいし、外部発振回路から供給されるクロック信号に基づきトリガクロックＣＬＫを生成する構成としてもよい。

コンパレータ６０４ａは、制御部６０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力されるストレージノードＳＮの電圧ＶＳＮと正転入力ノードに入力される基準信号電圧ＶＨ（ＶＨ＝（１／２）・ＶＲ）との大小を判定する。そして、「ＶＳＮ＜ＶＨ」のときは、判定信号ＤＯＰ［０］として、ハイレベルの信号（「ＤＯＰ［０］＝１」）を出力し、「ＶＳＮ＞ＶＨ」のときは、判定信号ＤＯＰ［０］として、ローレベルの信号（「ＤＯＰ［０］＝０」）を出力する。

コンパレータ６０４ｂは、制御部６０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力されるストレージノードＳＮの電圧ＶＳＮと正転入力ノードに入力される基準信号電圧ＶＣとの大小を判定する。そして、「ＶＳＮ＜ＶＣ」のときは、判定信号ＤＯＰ［１］として、ハイレベルの信号（「ＤＯＰ［１］＝１」）を出力し、「ＶＳＮ＞ＶＣ」のときは、判定信号ＤＯＰ［１］として、ローレベルの信号（「ＤＯＰ［１］＝０」）を出力する。

コンパレータ６０４ｃは、制御部６０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力されるストレージノードＳＮの電圧ＶＳＮと正転入力ノードに入力される基準信号電圧ＶＬ（ＶＬ＝−（１／２）・ＶＲ）との大小を判定する。そして、「ＶＳＮ＜ＶＬ」のときは、判定信号ＤＯＰ［２］として、ハイレベルの信号（「ＤＯＰ［２］＝１」）を出力し、「ＶＳＮ＞ＶＬ」のときは、判定信号ＤＯＰ［２］として、ローレベルの信号（「ＤＯＰ［２］＝０」）を出力する。

また、制御部６０１からはトリガクロックＣＬＫが出力レジスタ６０２に出力されており、また、コンパレータ６０４ａ、６０４ｂ及び６０４ｃからは判定信号ＤＯＰ［２：０］が出力レジスタ６０２に出力されている。
出力レジスタ６０２は、メモリ部と演算部とを有し、演算部において、コンパレータ６０４ａ、６０４ｂ及び６０４ｃの出力する判定信号ＤＯＰ［２：０］に基づき出力値ＤＰ（Ｐは１〜（ｎ／２）の自然数）を演算し、これをメモリ部に記憶し保持する。また、演算部において、メモリ部に保持した判定結果Ｄ１〜Ｄ（ｎ／２）に基づき、公知の方法を用いてｎビットのデジタル出力信号Ｖｏｕｔを生成する。

具体的に、演算部は、「ＤＯＰ［２：０］＝１１１」のときに「ＤＰ＝１１」を出力値としてメモリ部に記憶し、また、「ＤＯＰ［２：０］＝０１１」のときに「ＤＰ＝１０」を出力値としてメモリ部に記憶する。更に、「ＤＯＰ［２：０］＝００１」のときに「ＤＰ＝０１」を出力値としてメモリ部に記憶し、また、「ＤＯＰ［２：０］＝０００」のときに「ＤＰ＝００」を出力値としてメモリ部に記憶する。そして、メモリ部に（ｎ／２）個の出力値「Ｄ１〜Ｄ（ｎ／２）」までが記憶された後に、公知の方法によりデジタル出力信号Ｖｏｕｔを生成する。

次に、図１４〜図１５に基づき、本実施形態の逐次比較型Ａ／Ｄ変換器３の動作を説明する。
以下、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）が、ストレージノード電圧ＶＳＮを４倍に昇圧する構成（各ＣＰ構造部の単位回路が図６に示す構成）であるとする。
ここで、図１４（ａ）は、被判定電圧である、ストレージノード電圧ＶＳＮの反転極性の電圧をプロットした一例を示す図である。図１４（ａ）において、縦軸が電圧、横軸が時間を表し、コンパレータ６０４ａ、６０４ｂ及び６０４ｃの最上位ビット（ＭＳＢ）の判定時刻を「ｔ＝０」としている。また、図１４（ｂ）は、制御部６０１から出力されるトリガクロックＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、コンパレータ６０４ａ、６０４ｂ及び６０４ｃの一定間隔の判定タイミングを表している。また、図１４（ｃ）は、コンパレータ６０４ａ、６０４ｂ及び６０４ｃの判定信号ＤＯ１［２：０］〜ＤＯ３［２：０］に基づく出力レジスタ４０２の出力値Ｄ１〜Ｄ３の一例を示す図である。

また、図１４では、一例として「ＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲ」とし、「Ａｉｎ＝（１０．８／１６）×ＶＲ」の入力電圧Ａｉｎがサンプリングされた場合について表している。
また、図１５は、判定結果Ｄ１〜Ｄ３に基づき出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。
初期状態としてＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の入力Ｖｉｎの電圧がアナログ入力信号Ａｉｎに追従している場合、そのスイッチ状態はスイッチ６０３ａ、スイッチ６０３ｃがオンしており、スイッチ６０３ｂがオフしている。

アナログ入力信号ＡｉｎをＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）によってサンプリング（離散化）する時刻において、制御信号ＣＴＲＬによってスイッチ６０３ａがオフし、ただちにスイッチ６０３ｃがオフする。その後にスイッチ６０３ｂがオンすることにより、サンプリングされたＡｉｎが極性を反転させて「−Ａｉｎ[Ｖ]」としてストレージノードＳＮに現れる。ここで、スイッチ６０３ｂとスイッチ６０３ｃは同時にオンしないノンオーバーラップの関係が成り立っている。

電荷再分配が十分に行われ、便宜上寄生容量を無視した場合、ストレージノードＳＮの電圧ＶＳＮが「−Ａｉｎ」に十分に収束した時刻に第１判定立ち上がりクロック（図１４（ｂ）中、ｔ＝０）がコンパレータ６０４ａ、６０４ｂ及び６０４ｃに入力される。
これにより、コンパレータ６０４ａにおいては、第１判定立ち上がりクロックに応じて、電圧ＶＳＮと電圧Ｖｈとが比較され、コンパレータ６０４ｂにおいては、第１判定立ち上がりクロックに応じて、電圧ＶＳＮと電圧ＶＣとが比較される。また、コンパレータ６０４ｃにおいては、第１判定立ち上がりクロックに応じて、電圧ＶＳＮと電圧Ｖｌとが比較される。

そして、「−Ａｉｎ＜Ｖｌ」、すなわち「Ａｉｎ＞Ｖｈ」の場合は、コンパレータ６０４ａ、６０４ｂ及び６０４ｃから「ＤＯ１［２：０］＝１１１」が出力される。また、「ＶＣ＞−Ａｉｎ＞Ｖｌ」、すなわち「ＶＣ＜Ａｉｎ＜Ｖｈ」の場合は、コンパレータ６０４ａ、６０４ｂ及び６０４ｃから「ＤＯ１［２：０］＝０１１」が出力される。また、「Ｖｈ＞−Ａｉｎ＞ＶＣ」、すなわち「Ｖｌ＜Ａｉｎ＜ＶＣ」の場合は、コンパレータ６０４ａ、６０４ｂ及び６０４ｃから「ＤＯ１［２：０］＝００１」が出力される。また、「−Ａｉｎ＜Ｖｈ」、すなわち「Ａｉｎ＜Ｖｌ」の場合は、コンパレータ６０４ａ、６０４ｂ及び６０４ｃから「ＤＯ１［２：０］＝０００」が出力される。

第１判定立ち上がりクロックの判定結果である第１判定結果が、「ＤＯ１［２：０］＝１１１」である場合、この判定結果に基づき、制御部６０１において、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の各スイッチのオン・オフが制御され、電圧ＶＳＮが４倍に昇圧される。これにより、電圧ＶＳＮは、電荷再分配により「−４・｛Ａｉｎ−（３／４）ＶＲ｝[Ｖ]」になる。

また、第１判定結果が、「ＤＯ１［２：０］＝０１１」である場合、この判定結果に基づき、制御部６０１において、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の各スイッチのオン・オフが制御され、電圧ＶＳＮが４倍に昇圧される。これにより、電圧ＶＳＮは、電荷再分配により「−４・｛Ａｉｎ−（１／４）ＶＲ｝[Ｖ]」になる。
また、第１判定結果が、「ＤＯ１［２：０］＝００１」である場合、この判定結果に基づき、制御部６０１において、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の各スイッチのオン・オフが制御され、電圧ＶＳＮが４倍に昇圧される。これにより、電圧ＶＳＮは、電荷再分配により「−４・｛Ａｉｎ＋（１／４）ＶＲ｝[Ｖ]」になる。

また、第１判定結果が、「ＤＯ１［２：０］＝０００」である場合、この判定結果に基づき、制御部６０１において、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の各スイッチのオン・オフが制御され、電圧ＶＳＮが４倍に昇圧される。これにより、電圧ＶＳＮは、電荷再分配により「−４・｛Ａｉｎ＋（３／４）ＶＲ｝[Ｖ]」になる。
なお、ＣＰ構造部６０５＿（ｎ＋１）のスイッチ群２０３＿１〜２０３＿（２^M）^(n-2)には、コンパレータ６０４ａ、６０４ｂ及び６０４ｃの判定結果は反映されず、常にＶｉｎ（ＶＣ）に繋げた状態とする。

同様に、第Ｗ番目（Ｗ：２〜（ｎ／２−１）の自然数）の立ち上がりクロックが入力された時刻において、コンパレータ６０４ａによって電圧ＶＳＮと基準信号電圧Ｖｈとを比較し、また、コンパレータ６０４ｂによって電圧ＶＳＮと基準信号電圧ＶＣとを比較する。また、コンパレータ６０４ｃによって電圧ＶＳＮと基準信号電圧ｖｌとを比較する。そして、これらの判定結果に応じてＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の各スイッチのオン・オフを制御する。

このようにして、上位ビットから順に比較判定動作を行い、第（ｎ／２−１）番目の立ち上がりクロックが入力された時刻において、コンパレータ６０４ａによって電圧ＶＳＮと基準信号電圧Ｖｈとを比較する。また、第（ｎ／２−１）番目の立ち上がりクロックが入力された時刻において、コンパレータ６０４ｂによって電圧ＶＳＮと基準信号電圧ＶＣとを比較する。また、第（ｎ／２−１）番目の立ち上がりクロックが入力された時刻において、コンパレータ６０４ｃによって電圧ＶＳＮと基準信号電圧Ｖｌとを比較する。そして、これらの判定結果に応じてＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）を制御する。その後、第（ｎ／２）番目の立ち上がりクロックが入力された時刻において、コンパレータ６０４ａによって電圧ＶＳＮと基準信号電圧Ｖｈとを比較する。また、第（ｎ／２）番目の立ち上がりクロックが入力された時刻において、コンパレータ６０４ｂによって電圧ＶＳＮと基準信号電圧ＶＣとを比較する。また、第（ｎ／２）番目の立ち上がりクロックが入力された時刻において、コンパレータ６０４ｃによって電圧ＶＳＮと基準信号電圧Ｖｌとを比較することでｎビットの逐次比較動作が完了する。
これにより、出力レジスタ６０２は、演算部において、メモリ部に格納されたＤ１〜Ｄ（ｎ／２）に基づき、ｎビットの出力信号データＶｏｕｔを生成し、該生成したＶｏｕｔを出力する。

次に、図１４（ａ）〜（ｃ）に基づき、一例として「ＳＮ＝−（１０．８／１６）ＶＲ」がサンプリングされた場合の比較判定動作を説明する。ここでは、昇圧する倍率を４倍に固定する。
図１４（ａ）〜（ｃ）に示すように、第１判定立ち上がりクロックにおいて「−（１０．８／１６）ＶＲ＜Ｖｌ」であるため、「Ｄ１＝１１」が出力される。その結果、ＣＰ構造部６０５＿１のスイッチ群２０３＿１〜２０３＿４^(n-2)が制御され、ＣＰ構造部６０５＿１のキャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１の左端が電源ノードＶＲＰに接続される。

更に、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の各スイッチが制御され、キャパシタ２０１＿１１〜４２の組、２０１＿５１〜８２の組、・・・、２０１＿（４^(n-2)−３）１〜４^(n-2)２の組がそれぞれ直列接続される共に、これら各組が並列接続される。これにより、電圧ＶＳＮが４倍に昇圧され、「ＶＳＮ＝４｛−（１０．８／１６）ＶＲ＋（３／４）ＶＲ｝＝（４．８／１６）ＶＲ[Ｖ]」となる。

引き続き、第２判定立ち上がりクロックにおいて、「Ｖｌ＜（４．８／１６）ＶＲ＜ＶＣ」であるため、「Ｄ２＝０１」が出力される。その結果、ＣＰ構造部６０５＿２のスイッチ群２０３＿１〜２０３＿４^(n-2)が制御され、ＣＰ構造部６０５＿２のキャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１の左端が電源ノードＶＲＮに接続される。これにより、「ＶＳＮ＝４｛（４．８／１６）ＶＲ−（１／４）ＶＲ｝＝（３．２／１６）ＶＲ」となる。

上記同様の処理が繰り返され、第（ｎ／２）判定立ち上がりクロックによってＤ（ｎ／２）が決定されると、ｎビットの逐次比較動作が完了する。そして、出力レジスタ６０２の演算部において、メモリ部に格納されたＤ１〜Ｄ（ｎ／２）に基づき、予め設定された演算規則に従ってｎビットのデジタル出力信号Ｖｏｕｔが生成され、該生成されたＶｏｕｔが出力される。

本実施形態において、Ｖｏｕｔを生成する演算規則は、各２ビットの判定結果Ｄ１〜Ｄ（ｎ／２）を上位ビットから順番（Ｄ１→Ｄ２→・・・→Ｄ（ｎ／２））に並べるといった単純なものとなる。
ここで、図１１（ｃ）に示すように、上位６ビットの判定結果は、Ｄ１＝「１１」、Ｄ２＝「０１」、Ｄ３＝「０１」であり、これらを上位ビットから順番に並べることで、図１５に示すように、デジタル出力信号Ｖｏｕｔの上位６ビット「１１０１０１」が得られる。ここで、出力レジスタ６０２はシフトレジスタなどで構成される。

以上、本実施形態の逐次比較型Ａ／Ｄ変換器３は、２回目以降の比較判定動作において、コンパレータ６０４ａ、６０４ｂ及び６０４ｃの被判定信号である、ストレージノードＳＮの電圧ＶＳＮをＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）によって２^M倍に昇圧することが可能である。
これにより、従来と比較して、コンパレータへの精度要求を緩和することができる。この結果、コンパレータの消費電力の増大、半導体集積化したときのコンパレータ部分のレイアウトエリアの増大を回避できるため、コンパクト化と省電力化を達成することができる。

更に、本実施形態の逐次比較型Ａ／Ｄ変換器３は、コンパレータ６０４ａ、６０４ｂ及び６０４ｃの３つのコンパレータを用いて比較判定動作を行うことで、１回の判定動作で２ビットの判定を行うことができる。
これにより、従来の半分の総判定時間でｎビットのＡ／Ｄ変換が完了するため、高速な逐次比較型Ａ／Ｄ変換器の設計が容易となる。

なお、本実施形態では、１回の判定において２ビットの判定を行う逐次比較動作の構成を例に挙げて説明したが、この構成に限らない。例えば、２^Z-1個のコンパレータを具備し、それぞれの正転入力電圧を「｛ＶＲ／２^Z-1・ｚ（ｚ＝０、±１、±２、・・・、±（Ｚ−１））」と設定する。更に、ストレージノード電圧ＶＳＮを、２^Z倍に昇圧することが可能なＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）を具備することで、１回の判定においてＺビットの判定を行うことが可能な逐次比較型Ａ／Ｄ変換器を実現することができる。

上記第３実施形態において、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）のキャパシタ２０１＿１１は、発明１に記載の第１〜第（ｎ＋１）の第１キャパシタに対応する。
また、上記第３実施形態において、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）の（２^M）^(n-2)（２^M）は、発明２に記載の第２キャパシタ群に対応する。
また、上記第３実施形態において、スイッチ６０３ｂ〜６０３ｃ、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）のスイッチ群２０３＿１〜２０３＿（２^M）^(n-2)は、発明１に記載の切替手段に対応する。

また、上記第３実施形態において、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）のスイッチ２０２ａ＿１１〜２０２ａ＿（２^M）^(n-2)（２^M）は、発明２に記載の第１切替部に対応し、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）のスイッチ２０２ｂ＿１１〜２０２ｂ＿（２^M）^(n-2)（２^M）は、発明２に記載の第２切替部に対応する。
また、上記第３実施形態において、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）のスイッチ２０２ｃ＿１２〜（２^M）^(n-2)（２^M）は、発明２に記載の第３切替部に対応する。

また、上記第３実施形態において、ＣＰ構造部６０５＿１〜６０５＿（ｎ＋１）は、発明１又は２に記載の昇圧手段に対応する。
また、上記第３実施形態において、コンパレータ６０４ａ、６０４ｂ及び６０４ｃは、発明４に記載の第１比較判定部、第２比較判定部及び第３比較判定部に対応し、制御部６０１は、発明１又は２に記載の制御手段に対応し、出力レジスタ６０２は、発明１、２及び４のいずれか１に記載の出力信号生成手段に対応する。

〔第４実施形態〕
次に、本発明の第４実施形態を図面に基づき説明する。図１６〜図１８は、本発明に係る逐次比較型Ａ／Ｄ変換器の第４実施形態を示す図である。
本実施形態の逐次比較型Ａ／Ｄ変換器４は、６つのコンパレータ８０４ａ、８０４ｂ、８０４ｃ、８０４ｄ、８０４ｅ及び８０４ｆ（以下、８０４ａ〜８０４ｆと略す）を用いて比較判定動作を行う点が上記第１〜第３実施形態の逐次比較型Ａ／Ｄ変換器１〜３と異なる。

まず、図１６に基づき、本実施形態の逐次比較型Ａ／Ｄ変換器４の詳細な構成を説明する。
ここで、図１６は、本発明の第４実施形態に係る逐次比較型Ａ／Ｄ変換器４の構成を示す図である。
逐次比較型Ａ／Ｄ変換器４は、アナログ入力信号Ａｉｎを、ｎビット（ｎは２以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換するものであって、図１６に示すように、制御部８０１と、出力レジスタ８０２と、コンパレータ８０４ａ〜８０４ｆとを含んで構成される。

更に、逐次比較型Ａ／Ｄ変換器４は、スイッチ８０３ａ〜８０３ｃと、チャージポンプ構造部８０５＿１〜８０５＿（ｎ＋１）と、ストレージノードＳＮとを含んで構成される。
ここで、スイッチ８０３ａ〜８０３ｃと、チャージポンプ構造部８０５＿１〜８０５＿（ｎ＋１）の構成は、上記第１実施形態のスイッチ１０３ａ〜１０３ｃと、ＣＰ構造部１０５＿１〜１０５＿（ｎ＋１）と同様となる。

ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）の入力端子Ｖｉｎは、スイッチ８０３ｂとスイッチ８０３ｃの右端に接続されており、スイッチ８０３ｂがオンした場合は、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）の入力端子Ｖｉｎはアナログ入力信号Ａｉｎの入力ノードに接続される。また、スイッチ８０３ｃがオンした場合は、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）の入力端子Ｖｉｎは電源ノードＶＣに接続される。

ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）の入力端子ＶＰは、電源ノードＶＲＰに接続され、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）の入力端子ＶＮは、電源ノードＶＲＮに接続されている。
ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）は、ストレージノードＳＮを介して、スイッチ８０３ａと、コンパレータ８０４ａ〜８０４ｆの反転入力端子とに接続されている。そして、スイッチ８０３ａがオンした場合、ストレージノードＳＮは、電源ノードＶＣに短絡される。

ここで、コンパレータ８０４ａの出力（判定信号）をＤＯＰ［０］と表し（Ｐは１〜（ｎ／２）の自然数）、コンパレータ８０４ｂの出力（判定信号）をＤＯＰ［１］と表し、コンパレータ８０４ｃの出力（判定信号）をＤＯＰ［２］と表すとする。更に、コンパレータ８０４ｄの出力（判定信号）をＤＯＰ［４］と表し、コンパレータ８０４ｅの出力（判定信号）をＤＯＰ［５］と表し、コンパレータ８０４ｆの出力（判定信号）をＤＯＰ［６］と表すとする。更に、これらをまとめて判定信号ＤＯＰ［５：０］と表す。この判定信号ＤＯＰ［５：０］は、制御部８０１及び出力レジスタ８０２にそれぞれ入力される。

制御部８０１は、組み合わせ回路等で構成され、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）の各スイッチと、スイッチ８０３ａ〜８０３ｃとに対して、これらのオン・オフの状態を切り替える制御信号ＣＴＲＬを出力する。
具体的に、コンパレータ８０４ａ〜８０４ｆからの判定信号ＤＯＰ［５：０］（ＤＯ１［５：０］〜ＤＯ（ｎ／２）［５：０］）に基づいて、アナログ入力電圧Ａｉｎに対応する内部電圧が得られる各スイッチのオン・オフの組み合わせを決定する。そして、決定したオン・オフの組み合わせに対応する制御信号ＣＴＲＬを生成して、これをＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）の各スイッチと、スイッチ８０３ａ〜８０３ｃとに供給して各スイッチのオン・オフを順次切り替える。これにより、アナログ入力電圧Ａｉｎに対応する内部電圧を得るようにしている。

また、制御部８０１は、トリガクロックＣＬＫを、出力レジスタ８０２と、コンパレータ８０４ａ〜８０４ｆとに供給する機能も有している。
なお、制御部８０１は、トリガクロックＣＬＫを生成する発振回路を内部に有する構成としてもよいし、外部発振回路から供給されるクロック信号に基づきトリガクロックＣＬＫを生成する構成としてもよい。

コンパレータ８０４ａは、制御部８０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力されるストレージノードＳＮの電圧ＶＳＮと正転入力ノードに入力される基準信号電圧ＶＨ３（ＶＨ３＝ＶＣ＋（５／８）・ＶＲ）との大小を判定する。そして、「ＶＳＮ＜ＶＨ３」のときは、判定信号ＤＯＰ［０］として、ハイレベルの信号（「ＤＯＰ［０］＝１」）を出力し、「ＶＳＮ＞ＶＨ３」のときは、判定信号ＤＯＰ［０］として、ローレベルの信号（「ＤＯＰ［０］＝０」）を出力する。

コンパレータ８０４ｂは、制御部８０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力されるストレージノードＳＮの電圧ＶＳＮと正転入力ノードに入力される基準信号電圧ＶＨ２（ＶＨ２＝ＶＣ−（３／８）・ＶＲ）との大小を判定する。そして、「ＶＳＮ＜ＶＨ２」のときは、判定信号ＤＯＰ［１］として、ハイレベルの信号（「ＤＯＰ［１］＝１」）を出力し、「ＶＳＮ＞ＶＨ２」のときは、判定信号ＤＯＰ［１］として、ローレベルの信号（「ＤＯＰ［１］＝０」）を出力する。

コンパレータ８０４ｃは、制御部８０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力されるストレージノードＳＮの電圧ＶＳＮと正転入力ノードに入力される基準信号電圧ＶＨ１（ＶＨ１＝ＶＣ−（１／８）・ＶＲ）との大小を判定する。そして、「ＶＳＮ＜ＶＨ１」のときは、判定信号ＤＯＰ［２］として、ハイレベルの信号（「ＤＯＰ［２］＝１」）を出力し、「ＶＳＮ＞ＶＨ１」のときは、判定信号ＤＯＰ［２］として、ローレベルの信号（「ＤＯＰ［２］＝０」）を出力する。

コンパレータ８０４ｄは、制御部８０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力されるストレージノードＳＮの電圧ＶＳＮと正転入力ノードに入力される基準信号電圧ＶＬ１（ＶＬ１＝ＶＣ＋（１／８）・ＶＲ）との大小を判定する。そして、「ＶＳＮ＜ＶＬ１」のときは、判定信号ＤＯＰ［３］として、ハイレベルの信号（「ＤＯＰ［３］＝１」）を出力し、「ＶＳＮ＞ＶＬ１」のときは、判定信号ＤＯＰ［３］として、ローレベルの信号（「ＤＯＰ［３］＝０」）を出力する。

コンパレータ８０４ｅは、制御部８０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力されるストレージノードＳＮの電圧ＶＳＮと正転入力ノードに入力される基準信号電圧ＶＬ２（ＶＬ２＝ＶＣ＋（３／８）・ＶＲ）との大小を判定する。そして、「ＶＳＮ＜ＶＬ２」のときは、判定信号ＤＯＰ［４］として、ハイレベルの信号（「ＤＯＰ［４］＝１」）を出力し、「ＶＳＮ＞ＶＬ２」のときは、判定信号ＤＯＰ［４］として、ローレベルの信号（「ＤＯＰ［４］＝０」）を出力する。

コンパレータ８０４ｆは、制御部８０１からのトリガクロックＣＬＫに同期して、反転入力端子に入力されるストレージノードＳＮの電圧ＶＳＮと正転入力ノードに入力される基準信号電圧ＶＬ３（ＶＬ３＝ＶＣ＋（５／８）・ＶＲ）との大小を判定する。そして、「ＶＳＮ＜ＶＬ３」のときは、判定信号ＤＯＰ［５］として、ハイレベルの信号（「ＤＯＰ［５］＝１」）を出力し、「ＶＳＮ＞ＶＬ３」のときは、判定信号ＤＯＰ［５］として、ローレベルの信号（「ＤＯＰ［５］＝０」）を出力する。

また、制御部８０１からはトリガクロックＣＬＫが出力レジスタ８０２に出力されており、また、コンパレータ８０４ａ〜８０４ｆからは判定信号ＤＯＰ［５：０］が出力レジスタ８０２に出力されている。
出力レジスタ８０２は、メモリ部と演算部とを有し、演算部において、コンパレータ８０４ａ〜８０４ｆの出力する判定信号ＤＯＰ［５：０］に基づき出力値ＤＰ（Ｐは１〜（ｎ／２）の自然数）を演算し、これをメモリ部に記憶し保持する。また、演算部において、メモリ部に保持した判定結果Ｄ１〜Ｄ（ｎ／２）に基づき、公知の方法を用いてｎビットのデジタル出力信号Ｖｏｕｔを生成する。

具体的に、演算部は、「ＤＯＰ［５：０］＝１１１１１１」のときに「ＤＰ＝１１０」を出力値としてメモリ部に記憶し、また、「ＤＯＰ［５：０］＝０１１１１１」のときに「ＤＰ＝１０１」を出力値としてメモリ部に記憶する。更に、「ＤＯＰ［５：０］＝００１１１１」のときに「ＤＰ＝１００」を出力値としてメモリ部に記憶し、また、「ＤＯＰ［５：０］＝０００１１１」のときに「ＤＰ＝０１１」を出力値としてメモリ部に記憶する。更に、「ＤＯＰ［５：０］＝００００１１」のときに「ＤＰ＝０１０」を出力値としてメモリ部に記憶し、また、「ＤＯＰ［５：０］＝０００００１」のときに「ＤＰ＝００１」を出力値としてメモリ部に記憶する。
そして、メモリ部に（ｎ／２）個の出力値「Ｄ１〜Ｄ（ｎ／２）」までが記憶された後に、公知の方法によりデジタル出力信号Ｖｏｕｔを生成する。

次に、図１７〜図１８に基づき、本実施形態の逐次比較型Ａ／Ｄ変換器４の動作を説明する。
以下、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）が、ストレージノード電圧ＶＳＮを４倍に昇圧する構成（各ＣＰ構造部の単位回路が図６に示す構成）であるとする。
ここで、図１７（ａ）は、被判定電圧である、ストレージノード電圧ＶＳＮの反転極性の電圧をプロットした一例を示す図である。図１７（ａ）において、縦軸が電圧、横軸が時間を表し、コンパレータ４０４ａ及び４０４ｂの最上位ビット（ＭＳＢ）の判定時刻を「ｔ＝０」としている。また、図１７（ｂ）は、制御部８０１から出力されるトリガクロックＣＬＫの、時刻「ｔ＝０」以降の変化の一例を示す図であり、コンパレータ８０４ａ〜８０４ｆの一定間隔の判定タイミングを表している。また、図１７（ｃ）は、コンパレータ８０４ａ〜８０４ｆの判定信号ＤＯ１［５：０］〜ＤＯ３［５：０］に基づく出力レジスタ８０２の出力値Ｄ１〜Ｄ３の一例を示す図である。

また、図１７では、一例として「ＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲ」とし、「Ａｉｎ＝（１０．８／１６）×ＶＲ」の入力電圧Ａｉｎがサンプリングされた場合について表している。
また、図１８は、判定結果Ｄ１〜Ｄ３に基づき出力されるデジタル出力信号Ｖｏｕｔの上位５ビットの一例を示す図である。

初期状態としてＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）の入力端子Ｖｉｎの電圧がアナログ入力信号Ａｉｎに追従している場合、そのスイッチ状態はスイッチ８０３ａ、スイッチ８０３ｃがオンしており、スイッチ８０３ｂがオフしている。
アナログ入力信号ＡｉｎをＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）によってサンプリング（離散化）する時刻において、制御信号ＣＴＲＬによってスイッチ８０３ａがオフし、ただちにスイッチ８０３ｃがオフする。その後にスイッチ８０３ｂがオンすることにより、サンプリングされたＡｉｎが極性を反転させて「−Ａｉｎ[Ｖ]」としてストレージノードＳＮに現れる。ここで、スイッチ８０３ｂとスイッチ８０３ｃは同時にオンしないノンオーバーラップの関係が成り立っている。

電荷再分配が十分に行われ、便宜上寄生容量を無視した場合、ストレージノードＳＮの電圧ＶＳＮが「−Ａｉｎ」に十分に収束した時刻に第１判定立ち上がりクロック（図１７（ｂ）中、ｔ＝０）がコンパレータ８０４ａ〜８０４ｆに入力される。
これにより、コンパレータ８０４ａにおいては、第１判定立ち上がりクロックに応じて、電圧ＶＳＮと電圧ＶＨ３とが比較され、コンパレータ８０４ｂにおいては、第１判定立ち上がりクロックに応じて、電圧ＶＳＮと電圧ＶＨ２とが比較される。また、コンパレータ８０４ｃにおいては、第１判定立ち上がりクロックに応じて、電圧ＶＳＮと電圧ＶＨ１とが比較され、コンパレータ８０４ｄにおいては、第１判定立ち上がりクロックに応じて、電圧ＶＳＮと電圧ＶＬ１とが比較される。また、コンパレータ８０４ｅにおいては、第１判定立ち上がりクロックに応じて、電圧ＶＳＮと電圧ＶＬ２とが比較され、コンパレータ８０４ｆにおいては、第１判定立ち上がりクロックに応じて、電圧ＶＳＮと電圧ＶＬ３とが比較される。

そして、「−Ａｉｎ＜ＶＬ３」、すなわち「Ａｉｎ＞ＶＨ３」の場合は、コンパレータ８０４ａ〜８０４ｆから「ＤＯ１［５：０］＝１１１１１１」が出力される。また、「ＶＬ２＞−Ａｉｎ＞ＶＬ３」、すなわち「ＶＨ２＜Ａｉｎ＜ＶＨ３」の場合は、コンパレータ８０４ａ〜８０４ｆから「ＤＯ１［５：０］＝０１１１１１」が出力される。また、「ＶＬ１＞−Ａｉｎ＞ＶＬ２」、すなわち「ＶＨ１＜Ａｉｎ＜ＶＨ２」の場合は、コンパレータ８０４ａ〜８０４ｆから「ＤＯ１［５：０］＝００１１１１」が出力される。また、「ＶＨ１＞−Ａｉｎ＞ＶＬ１」、すなわち「ＶＬ１＜Ａｉｎ＜ＶＨ１」の場合は、コンパレータ８０４ａ〜８０４ｆから「ＤＯ１［５：０］＝０００１１１」が出力される。また、「ＶＨ２＞−Ａｉｎ＞ＶＨ１」、すなわち「ＶＬ２＜Ａｉｎ＜ＶＬ１」の場合は、コンパレータ８０４ａ〜８０４ｆから「ＤＯ１［５：０］＝００００１１」が出力される。また、「ＶＨ３＞−Ａｉｎ＞ＶＨ２」、すなわち「ＶＬ３＜Ａｉｎ＜ＶＬ２」の場合は、コンパレータ８０４ａ〜８０４ｆから「ＤＯ１［５：０］＝０００００１」が出力される。また、「−Ａｉｎ＞ＶＨ３」、すなわち「ＶＨ３＜Ａｉｎ」の場合は、コンパレータ８０４ａ〜８０４ｆから「ＤＯ１［５：０］＝００００００」が出力される。

第１判定立ち上がりクロックの判定結果である第１判定結果が、「ＤＯ１［５：０］＝１１１１１１」である場合、この判定結果に基づき、制御部８０１において、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）（但し、ｎは偶数であるとする）が制御される。具体的に、制御部８０１は、「ＤＯ１［５：０］＝１１１１１１（Ｄ１＝１１０）」を、制御信号ＣＴＲＬとしてＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）に入力する。

これにより、ＣＰ構造部８０５＿１〜８０５＿ｎについて、スイッチ２０２ｃ＿１１、２１、３１、・・・、４^(n-2)１をオフにし、スイッチ２０２ｄ＿１〜２０２ｄ＿４^(n-2)をオンにする。この切り替えによって、ＣＰ構造部８０５＿１〜８０５＿ｎのキャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１が入力端子ＶＰに接続される。
次に、制御部８０１は、制御信号ＣＴＲＬを、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）に入力し、電圧ＶＳＮを４倍に昇圧する。これにより、電圧ＶＳＮは、電荷再分配により「−４・｛Ａｉｎ−（３／４）ＶＲ｝[Ｖ]」になる。

また、第１判定結果が、「ＤＯ１［５：０］＝０１１１１１」である場合、制御部８０１において、ＣＰ構造部８０５＿１〜８０５＿ｎが制御される。具体的に、制御部８０１は、「ＤＯ１［５：０］＝０１１１１１（Ｄ１＝１０１）」を、制御信号ＣＴＲＬとしてＣＰ構造部８０５＿１〜８０５＿ｎに入力する。
これにより、奇数番目のＣＰ構造部８０５＿１、３、５、・・・、（ｎ−３）、（ｎ−１）のスイッチ２０２ｃ＿１１、２１、３１、・・・、４^(n-2)１をオフにし、スイッチ２０２ｄ＿１〜２０２ｄ＿４^(n-2)をオンにする。この切り替えによって、奇数番目のＣＰ構造部のキャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１が入力端子ＶＰに接続される。

一方、偶数番目のＣＰ構造部８０５＿２、４、６、・・・、（ｎ−２）、ｎは、スイッチの切替が行われず、偶数番目のＣＰ構造部のキャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１は入力端子Ｖｉｎに接続されたままとなる。
次に、制御部８０１は、制御信号ＣＴＲＬを、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）に入力し、電圧ＶＳＮを４倍に昇圧する。これにより、電圧ＶＳＮは、電荷再分配により「−４・｛Ａｉｎ−（２／４）ＶＲ｝[Ｖ]」になる。

また、第１判定結果が、「ＤＯ１［５：０］＝００１１１１」である場合、制御部８０１において、ＣＰ構造部８０５＿１〜８０５＿ｎが制御される。具体的に、制御部８０１は、「ＤＯ１［５：０］＝００１１１１（Ｄ１＝１００）」を、制御信号ＣＴＲＬとしてＣＰ構造部８０５＿１〜８０５＿ｎに入力する。
これにより、偶数番目のＣＰ構造部のスイッチ２０２ｃ＿１１、２１、３１、・・・、４^(n-2)１をオフにし、スイッチ２０２ｄ＿１〜２０２ｄ＿４^(n-2)をオンにする。この切り替えによって、偶数番目のＣＰ構造部のキャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１が入力端子ＶＰに接続される。

一方、奇数番目のＣＰ構造部は、スイッチの切替が行われず、キャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１は入力端子Ｖｉｎに接続されたままとなる。
次に、制御部８０１は、制御信号ＣＴＲＬを、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）に入力し、電圧ＶＳＮを４倍に昇圧する。これにより、電圧ＶＳＮは、電荷再分配により「−４・｛Ａｉｎ−（１／４）ＶＲ｝[Ｖ]」になる。

また、第１判定結果が、「ＤＯ１［５：０］＝０００１１１」である場合、制御部８０１は、「ＤＯ１［５：０］＝０００１１１（Ｄ１＝０１１）」を、制御信号ＣＴＲＬとしてＣＰ構造部８０５＿１〜８０５＿ｎに入力する。しかし、この場合は、スイッチの切替が行われず、ＣＰ構造部８０５＿１〜８０５＿ｎのキャパシタ２０１＿１１〜２０１＿４^(n-2)１は入力端子Ｖｉｎに接続されたままとなる。

次に、制御部８０１は、制御信号ＣＴＲＬを、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）に入力し、電圧ＶＳＮを４倍に昇圧する。これにより、電圧ＶＳＮは、電荷再分配により「−４・Ａｉｎ[Ｖ]」になる。
また、第１判定結果が、「ＤＯ１［５：０］＝００００１１」である場合、制御部８０１において、ＣＰ構造部８０５＿１〜８０５＿ｎが制御される。具体的に、制御部８０１は、「ＤＯ１［５：０］＝００００１１（Ｄ１＝０１０）」を、制御信号ＣＴＲＬとしてＣＰ構造部８０５＿１〜８０５＿ｎに入力する。

これにより、偶数番目のＣＰ構造部のスイッチ２０２ｃ＿１１、２１、３１、・・・、４^(n-2)１をオフにし、スイッチ２０２ｅ＿１〜２０２ｅ＿４^(n-2)をオンにする。この切り替えによって、偶数番目のＣＰ構造部のキャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１が入力端子ＶＮに接続される。
一方、奇数番目のＣＰ構造部は、スイッチの切替が行われず、キャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１は入力端子Ｖｉｎに接続されたままとなる。

次に、制御部８０１は、制御信号ＣＴＲＬを、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）に入力し、電圧ＶＳＮを４倍に昇圧する。これにより、電圧ＶＳＮは、電荷再分配により「−４・｛Ａｉｎ＋（１／４）ＶＲ｝[Ｖ]」になる。
また、第１判定結果が、「ＤＯ１［５：０］＝０００００１」である場合、制御部８０１において、ＣＰ構造部８０５＿１〜８０５＿ｎが制御される。具体的に、制御部８０１は、「ＤＯ１［５：０］＝０００００１（Ｄ１＝００１）」を、制御信号ＣＴＲＬとしてＣＰ構造部８０５＿１〜８０５＿ｎに入力する。

これにより、奇数番目のＣＰ構造部のスイッチ２０２ｃ＿１１、２１、３１、・・・、４^(n-2)１をオフにし、スイッチ２０２ｅ＿１〜２０２ｅ＿４^(n-2)をオンにする。この切り替えによって、奇数番目のＣＰ構造部のキャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１が入力端子ＶＮに接続される。
一方、偶数番目のＣＰ構造部は、スイッチの切替が行われず、キャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１は入力端子Ｖｉｎに接続されたままとなる。

次に、制御部８０１は、制御信号ＣＴＲＬを、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）に入力し、電圧ＶＳＮを４倍に昇圧する。これにより、電圧ＶＳＮは、電荷再分配により「−４・｛Ａｉｎ＋（２／４）ＶＲ｝[Ｖ]」になる。
また、第１判定結果が、「ＤＯ１［５：０］＝００００００」である場合、制御部８０１において、ＣＰ構造部８０５＿１〜８０５＿ｎが制御される。具体的に、制御部８０１は、「ＤＯ１［５：０］＝００００００（Ｄ１＝０００）」を、制御信号ＣＴＲＬとしてＣＰ構造部８０５＿１〜８０５＿ｎに入力する。

これにより、ＣＰ構造部８０５＿１〜８０５＿ｎのスイッチ２０２ｃ＿１１、２１、３１、・・・、４^(n-2)１をオフにし、スイッチ２０２ｅ＿１〜２０２ｅ＿４^(n-2)をオンにする。この切り替えによって、ＣＰ構造部８０５＿１〜８０５＿ｎのキャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１が入力端子ＶＮに接続される。
次に、制御部８０１は、制御信号ＣＴＲＬを、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）に入力し、電圧ＶＳＮを４倍に昇圧する。これにより、電圧ＶＳＮは、電荷再分配により「−４・｛Ａｉｎ＋（３／４）ＶＲ｝[Ｖ]」になる。
なお、ＣＰ構造部８０５＿（ｎ＋１）のスイッチ群２０３＿１〜２０３＿４^(n-2)には、コンパレータ８０４ａ〜８０４ｆの判定結果は反映されず、常にＶｉｎ（ＶＣ）に繋げた状態とする。

同様に、第Ｗ番目（Ｗ：２〜（ｎ／２−１）の自然数）の立ち上がりクロックが入力された時刻において、コンパレータ８０４ａによって電圧ＶＳＮと基準信号電圧ＶＨ３とを比較し、また、コンパレータ８０４ｂによって電圧ＶＳＮと基準信号電圧ＶＨ２とを比較する。また、第Ｗ番目の立ち上がりクロックが入力された時刻において、コンパレータ８０４ｃによって電圧ＶＳＮと基準信号電圧ＶＨ１とを比較し、また、コンパレータ８０４ｄによって電圧ＶＳＮと基準信号電圧ＶＬ１とを比較する。また、第Ｗ番目の立ち上がりクロックが入力された時刻において、コンパレータ８０４ｅによって電圧ＶＳＮと基準信号電圧ＶＬ２とを比較し、また、コンパレータ８０４ｆによって電圧ＶＳＮと基準信号電圧ＶＬ３とを比較する。そして、これらの比較判定結果（ＤＯＷ［５：０］）に応じてＣＰ構造部８０５＿１〜８０５＿ｎを制御する。

上位ビットから順に比較判定動作を行い、第（ｎ／２−１）番目の立ち上がりクロックが入力された時刻において、コンパレータ８０４ａによって電圧ＶＳＮと基準信号電圧ＶＨ３とを比較し、また、コンパレータ８０４ｂによって電圧ＶＳＮと基準信号電圧ＶＨ２とを比較する。また、第（ｎ／２−１）番目の立ち上がりクロックが入力された時刻において、コンパレータ８０４ｃによって電圧ＶＳＮと基準信号電圧ＶＨ１とを比較し、また、コンパレータ８０４ｄによって電圧ＶＳＮと基準信号電圧ＶＬ１とを比較する。また、第（ｎ／２−１）番目の立ち上がりクロックが入力された時刻において、コンパレータ８０４ｅによって電圧ＶＳＮと基準信号電圧ＶＬ２とを比較し、また、コンパレータ８０４ｆによって電圧ＶＳＮと基準信号電圧ＶＬ３とを比較する。そして、これらの比較判定結果（ＤＯ（ｎ／２−１）［５：０］）に応じてＣＰ構造８０５＿１〜８０５＿ｎを制御する。

その後、第（ｎ／２）番目の立ち上がりクロックが入力された時刻において、コンパレータ８０４ａによって電圧ＶＳＮと基準信号電圧ＶＨ３とを比較し、また、コンパレータ８０４ｂによって電圧ＶＳＮと基準信号電圧ＶＨ２とを比較する。また、第（ｎ／２−１）番目の立ち上がりクロックが入力された時刻において、コンパレータ８０４ｃによって電圧ＶＳＮと基準信号電圧ＶＨ１とを比較し、また、コンパレータ８０４ｄによって電圧ＶＳＮと基準信号電圧ＶＬ１とを比較する。また、第（ｎ／２−１）番目の立ち上がりクロックが入力された時刻において、コンパレータ８０４ｅによって電圧ＶＳＮと基準信号電圧ＶＬ２とを比較し、また、コンパレータ８０４ｆによって電圧ＶＳＮと基準信号電圧ＶＬ３とを比較する。
これにより、出力レジスタ８０２は、演算部において、メモリ部に格納されたＤ１〜Ｄ（ｎ／２）に基づき、ｎビットの出力信号データＶｏｕｔを生成し、該生成したＶｏｕｔを出力する。

次に、図１７（ａ）〜（ｃ）に基づき、一例として「ＳＮ＝−（１０．８／１６）ＶＲ」がサンプリングされた場合の比較判定動作を説明する。ここでは、昇圧する倍率を４倍に固定する。
図１７（ａ）〜（ｃ）に示すように、第１判定立ち上がりクロックにおいて「−（１０．８／１６）ＶＲ＜ＶＬ３」であるため、「Ｄ１＝１１０」が出力される。その結果、ＣＰ構造部８０５＿１〜８０５ｎのスイッチ群２０３＿１〜２０３＿４^(n-2)が制御され、キャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１の左端が電源ノードＶＲＰに接続される。

更に、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）の各スイッチが制御され、電圧ＶＳＮが４倍に昇圧される。これにより、「ＶＳＮ＝４｛−（１０．８／１６）ＶＲ＋（３／４）ＶＲ｝＝（４．８／１６）ＶＲ」となる。
引き続き、第２判定立ち上がりクロックにおいて、「ＶＨ１＜（４．８／１６）ＶＲ＜ＶＨ２」であるため、「Ｄ２＝０１０」が出力される。その結果、ＣＰ構造部８０５＿１〜８０５＿ｎが制御され、偶数番目のＣＰ構造部のキャパシタ２０１＿１１、２１、３１、・・・、４^(n-2)１が入力端子ＶＮに接続される。これにより、「ＶＳＮ＝４｛（４．８／１６）ＶＲ−（１／４）ＶＲ｝＝（３．２／１６）ＶＲ」となる。

上記同様の処理が繰り返され、第（ｎ／２）判定立ち上がりクロックによってＤ（ｎ／２）が決定されると、ｎビットの逐次比較動作が完了する。そして、出力レジスタ８０２の演算部において、メモリ部に格納されたＤ１〜Ｄ（ｎ／２）に基づき、予め設定された演算規則に従ってｎビットのデジタル出力信号Ｖｏｕｔが生成され、該生成されたＶｏｕｔが出力される。

本実施形態において、Ｖｏｕｔを生成する演算規則は、まず、Ｄｎの最上位桁とＤ（ｎ−１）の最下位桁を２進法で加算する。次に、この結果に基づいて、Ｄ（ｎ−１）の最上位桁とＤ（ｎ−２）の最下位桁を、同じく２進法で加算する。以下これを繰り返して、Ｄ１の最下位桁とＤ２の最上位桁までを足し合わせる。Ｄ１〜Ｄｎについて全て足し合わされた結果がデジタル出力信号Ｖｏｕｔとなる。

ここで、図１７（ｃ）に示すように、第３判定立ち上がりクロックまでの比較判定動作の出力値は、Ｄ１＝「１１０」、Ｄ２＝「０１０」、Ｄ３＝「０１０」となる。この場合における、上位５ビットのデジタル出力信号の値は、図１８に示すように、「１１０１０」となる。ここで、出力レジスタ８０２は、シフトレジスタと加算器などで構成される。
以上、本実施形態の逐次比較型Ａ／Ｄ変換器３は、２回目以降の比較判定動作において、コンパレータ８０４ａ〜８０４ｆの被判定信号である、ストレージノードＳＮの電圧ＶＳＮをＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）によって２^M倍に昇圧することが可能である。

これにより、従来と比較して、コンパレータへの精度要求を緩和することができる。この結果、コンパレータの消費電力の増大、半導体集積化したときのコンパレータ部分のレイアウトエリアの増大を回避できるため、コンパクト化と省電力化を達成することができる。
更に、本実施形態の逐次比較型Ａ／Ｄ変換器４は、コンパレータ８０４ａ〜８０４ｆの６つのコンパレータを用いて比較判定動作を行うことで、判定信号に冗長性を持たせることができる。

これにより、公知の方法から、コンパレータの誤判定が１／４以下である場合に、後段の判定結果から正確な出力値を導き出すことが可能となり、コンパレータには１ＬＳＢ以下の判定精度が要求されず、高速に判定させる場合に、消費電力の増大や、半導体集積化したときのレイアウトエリアの増大を避けることができる。
更に、本実施形態の逐次比較型Ａ／Ｄ変換器４は、コンパレータ８０４ａ〜８０４ｆの６つのコンパレータを用いて比較判定動作を行うことで、１回の判定動作で２．５ビットの判定を行うことができる。
これにより、従来の半分の総判定時間でｎビットのＡ／Ｄ変換が完了するため、高速な逐次比較型Ａ／Ｄ変換器の設計が容易となる。

なお、本実施形態では、１回の判定において２．５ビットの判定を行う逐次比較動作の構成を例に挙げて説明したが、この構成に限らない。例えば、（２^Y+1−２）個のコンパレータを具備し、それぞれの正転入力電圧を「｛ＶＲ／２^Y+1・ｙ（ｙ＝０、±１、±２、・・・、±（２^Y+1−３））」と設定する。更に、ストレージノード電圧ＶＳＮを、２^Y倍に昇圧することが可能なＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）を具備することで、１回の判定において（Ｙ＋０．５）ビットの判定を行うことが可能な逐次比較型Ａ／Ｄ変換器を実現することができる。

上記第４実施形態において、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）のキャパシタ２０１＿１１は、発明１に記載の第１〜第ｎの第１キャパシタに対応する。
また、上記第４実施形態において、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）のキャパシタ２０１＿１２〜（２^M）^(n-2)（２^M）は、発明２に記載の第２キャパシタ群に対応する。
また、上記第４実施形態において、スイッチ８０３ｂ〜８０３ｃ、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）のスイッチ群２０３＿１〜２０３＿（２^M）^(n-2)は、発明１に記載の切替手段に対応する。

また、上記第４実施形態において、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）のスイッチ２０２ａ＿１１〜２０２ａ＿（２^M）^(n-2)（２^M）は、発明２に記載の第１切替部に対応し、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）のスイッチ２０２ｂ＿１１〜２０２ｂ＿（２^M）^(n-2)（２^M）は、発明２に記載の第２切替部に対応する。
また、上記第４実施形態において、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）のスイッチ２０２ｃ＿１２〜（２^M）^(n-2)（２^M）は、発明２に記載の第３切替部に対応する。

また、上記第４実施形態において、ＣＰ構造部８０５＿１〜８０５＿（ｎ＋１）は、発明１又は２に記載の昇圧手段に対応する。
また、上記第４実施形態において、コンパレータ８０４ａ〜８０４ｃは、発明５に記載の第１比較判定部に対応し、コンパレータ８０４ｄ〜８０４ｆは、発明５に記載の第２比較判定部に対応し、制御部８０１は、発明１又は２に記載の制御手段に対応し、出力レジスタ８０２は、発明１、２及び５のいずれか１に記載の出力信号生成手段に対応する。

なお、上記実施形態において、図３や図６などに示した構成のＣＰ構造部を用いて、電圧ＶＳＮを昇圧する構成としたが、この構成に限らず、電荷比較方式で逐次比較動作が可能な構成であれば、他の構成としてもよい。
また、上記実施形態は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。

１〜４…逐次比較型Ａ／Ｄ変換器、１０１，４０１，６０１，８０１…制御部、１０２，４０２，６０２，８０２…出力レジスタ、１０４，４０４ａ，４０４ｂ，６０６ａ〜６０６ｃ，８０４ａ〜８０４ｆ…コンパレータ、１０３ａ，４０３ａ，６０３ａ，８０３ａ，１０３ｂ，４０３ｂ，６０３ｂ，８０３ｂ，１０３ｃ，４０３ｃ，６０３ｃ，８０３ｃ…スイッチ、１０５＿１〜１０５＿（ｎ＋１），４０５＿１〜４０５＿（ｎ＋１），６０５＿１〜６０５＿（ｎ＋１），８０５＿１〜８０５＿（ｎ＋１）…ＣＰ構造部

Claims (5)

1. アナログ入力信号をｎビット（ｎは２以上の自然数）のデジタル出力信号に変換する電荷比較方式の逐次比較型Ａ／Ｄ変換器であって、
   一端が共通接続され、静電容量がそれぞれ、基準容量Ｃを２の累乗値の逆数を用いて重み付けした容量に設定された第１〜第ｎの第１キャパシタと、前記第ｎの第１キャパシタと同じ容量に設定された第（ｎ＋１）の第１キャパシタとを含む第１キャパシタ群と、
   前記第１〜第（ｎ＋１）の第１キャパシタの各他端と、前記アナログ信号の入力ノード、アナログコモン電圧の供給ノード、第１電圧の供給ノード及び第１電圧とは異なる第２電圧の供給ノードのうちいずれか１つのノードとの電気的な接続を切り替える切替手段と、
   前記第１〜第（ｎ＋１）の第１キャパシタの各他端を前記アナログコモン電圧、前記第１電圧及び前記第２電圧の供給ノードのいずれか１つに選択的に接続したときの前記一端の共通接続部の電圧と基準信号電圧とを比較し、比較結果に応じた判定信号を出力する比較判定動作を行う比較判定手段と、
   前記比較判定動作の動作タイミングにおいて前記共通接続部の電圧を昇圧する昇圧手段と、
   前記比較判定手段の判定信号に基づき、上位ビットから順に前記ｎビットの各ビットに対する前記比較判定動作が逐次実行されるように、前記切替手段の切替動作、前記比較判定手段の比較判定動作及び前記昇圧手段の昇圧動作を制御する制御手段と、
   前記比較判定手段の判定信号に基づき、前記ｎビットのデジタル出力信号を生成する出力信号生成手段と、を備えることを特徴とする逐次比較型Ａ／Ｄ変換器。
2. 前記昇圧手段は、静電容量がそれぞれ、前記第１〜第（ｎ＋１）の第１キャパシタと同じ容量に設定された第１〜第（ｎ＋１）の第１〜第（（２^M）^(n-1)−１）（Ｍは自然数）キャパシタを含む第２キャパシタ群と、前記第２キャパシタ群の前記第１〜第（ｎ＋１）の第１〜第（２^M）^(n-1)キャパシタの各一端と、前記共通接続部との接続と切断とをそれぞれ選択的に切り替える第１切替部と、前記第２キャパシタ群の第ｍ（ｍは、１〜（ｎ＋１）の自然数）の第１〜第（（２^M）^(n-1)−１）キャパシタの各他端と、前記第１キャパシタ群の第ｍの第１キャパシタの一端又は前記第２キャパシタ群の第ｍの第１〜（（２^M）^(n-1)−２）キャパシタの各一端との電気的な接続と切断とをそれぞれ選択的に切り替える第２切替部と、前記第２キャパシタ群の第１〜第（ｎ＋１）の第１〜第（（２^M）^(n-1)−１）キャパシタの各他端と、前記アナログ信号の入力ノード、前記アナログコモン電圧の供給ノード、前記第１電圧の供給ノード及び前記第２電圧の供給ノードのうち少なくともいずれか１つのノードとの電気的な接続と切断とをそれぞれ選択的に切り替える第３切替部とを有し、
   前記制御手段は、前記ｎビットにおける第２ビット目以降の各ビットの比較判定動作の動作タイミングにおいて、前記第１〜第３切替部の切替動作を制御して、前記第１キャパシタ群の各第１キャパシタと、該各第１キャパシタと同じ静電容量の前記第２キャパシタ群の各第１〜第（（２^M）^(n-1)−１）キャパシタとを選択的に直列接続して、前記共通接続部の電圧を昇圧する制御を行うことを特徴とする請求項１に記載の逐次比較型Ａ／Ｄ変換器。
3. 前記比較判定手段は、前記共通接続部の電圧と第１基準信号電圧とに対して前記比較判定動作を行う第１比較判定部と、前記共通接続部の電圧と前記第１基準信号電圧とは異なる第２基準信号電圧とに対して前記比較判定動作を行う第２比較判定部とを有し、前記ｎビットの各ビットの比較判定動作において、前記第１比較判定部及び前記第２比較判定部の比較判定動作を並列に行い、
   前記出力信号生成手段は、前記各ビットに対応する前記第１比較判定部及び前記第２比較判定部の判定信号に基づき、前記ｎビットのデジタル出力信号を生成することを特徴とする請求項１又は請求項２に記載の逐次比較型Ａ／Ｄ変換器。
4. 前記アナログ入力信号を４ビット以上のデジタル出力信号に変換する場合に、
   前記比較判定手段は、（２^Z−１）個（Ｚは、２≦Ｚ≦（ｎ／２）の自然数）の比較判定部を有し、前記（２^Z−１）個の比較判定部の比較判定動作を並列に行うと共に、この並列に行われる比較判定動作を、前記ｎビットに対して（ｎ／Ｚ）回行い、
   前記（２^Z−１）個の比較判定部は、前記共通接続部の電圧と接地電位である第１基準信号電圧とに対して前記比較判定動作を行う第１比較判定部と、前記共通接続部の電圧と、Ａ／Ｄ変換可能な最大電圧値を（２^Z−１）で割った値にｚｐ（ｚｐ＝１、２、・・・、（Ｚ−１））を乗算した正の電圧値の第２基準信号電圧とに対する比較判定動作を行う（２^Z-1−１）個の第２比較判定部と、前記共通接続部の電圧と、前記最大電圧値を（２^Z−１）で割った値にｚｎ（ｚｎ＝−１、−２、・・・、−（Ｚ−１））を乗算した負の電圧値の第３基準信号電圧とに対して前記比較判定動作を行う（２^M-1−１）個の第３比較判定部とを有し、
   前記出力信号生成手段は、前記並列に行われる比較判定動作における前記第１比較判定部、前記第２比較判定部及び前記第３比較判定部の各回の判定信号に基づき前記ｎビットにおけるＺビット分のデジタル値を生成し、生成した（ｎ／Ｚ）回分のデジタル値に基づき前記ｎビットのデジタル出力信号を生成することを特徴とする請求項１又は請求項２に記載の逐次比較型Ａ／Ｄ変換器。
5. 前記アナログ入力信号を５ビット以上のデジタル出力信号に変換する場合に、
   前記比較判定手段は、（２^Y+1−２）個（Ｙは２以上の自然数）の比較判定部を有し、前記（２^Y+1−２）個の比較判定部の比較判定動作を並列に行うと共に、この並列に行われる比較判定動作を、前記ｎビットに対して（ｎ／（Ｙ＋０．５））回行い、
   前記（２^Y+1−２）個の比較判定部は、前記共通接続部の電圧と、Ａ／Ｄ変換可能な最大電圧値を（２^Y+1）で割った値にｙｐ（ｙｐ＝１、２、・・・、（２^Y+1−３））を乗算した正の電圧値の第１基準信号電圧とに対する比較判定動作を行う（２^Y−１）個の第１比較判定部と、前記共通接続部の電圧と、前記最大電圧値を（２^Y+1）で割った値にｙｎ（ｙｎ＝−１、−２、・・・、−（２^Y+1−３））を乗算した負の電圧値の第２基準信号電圧とに対して前記比較判定動作を行う（２^Y−１）個の第２比較判定部とを有し、
   前記出力信号生成手段は、前記並列に行われる比較判定動作における前記第１比較判定部及び前記第２比較判定部の各回の判定信号に基づき前記ｎビットにおける（Ｙ＋０．５）ビット分のデジタル値を生成し、生成した（ｎ／（Ｙ＋０．５））回分のデジタル値に基づき前記ｎビットのデジタル出力信号を生成することを特徴とする請求項１又は請求項２に記載の逐次比較型Ａ／Ｄ変換器。

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