JP4930189B2 - アナログ−デジタル変換器及びこれを用いたイメージセンサ - Google Patents
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Description
本発明は、アナログ信号をデジタル信号に変換するアナログ−デジタル変換器及びこれ
を用いたイメージセンサに関する。
を用いたイメージセンサに関する。
ＣＭＯＳ型イメージセンサ（以下ＣＭＯＳセンサ）はロジックプロセスを応用したイメ
ージセンサであり、同一チップ上にイメージセンサに加え、周辺駆動回路、アナログ−デ
ジタル（ＡＤ）変換器、信号処理回路などを搭載することができる特徴がある。特にＡＤ
変換器を搭載したＣＭＯＳセンサは、カメラ設計において高ＳＮ比が要求されるアナログ
回路設計が必要無くなるという点で注目されている。
ージセンサであり、同一チップ上にイメージセンサに加え、周辺駆動回路、アナログ−デ
ジタル（ＡＤ）変換器、信号処理回路などを搭載することができる特徴がある。特にＡＤ
変換器を搭載したＣＭＯＳセンサは、カメラ設計において高ＳＮ比が要求されるアナログ
回路設計が必要無くなるという点で注目されている。
ＡＤ変換器として、積分型ＡＤ変換器と逐次比較型ＡＤ変換器がある。積分型ＡＤ変換
器は、ＡＤ間のバラツキが少なく、良好な直線性が確保できるが、変換速度が遅い問題点
がある。また、逐次比較型ＡＤ変換器は、消費電力、変換速度で有利ではあるが、階調（
ｂｉｔ数）が増えると、容量素子の面積が膨大になる問題がある。
器は、ＡＤ間のバラツキが少なく、良好な直線性が確保できるが、変換速度が遅い問題点
がある。また、逐次比較型ＡＤ変換器は、消費電力、変換速度で有利ではあるが、階調（
ｂｉｔ数）が増えると、容量素子の面積が膨大になる問題がある。
この問題を解決するために、例えば特許文献１には、上位ビットと下位ビットを分けて
それぞれを積分型ＡＤ回路で量子化する２重の積分型ＡＤ回路による方法が記載されてい
る。
それぞれを積分型ＡＤ回路で量子化する２重の積分型ＡＤ回路による方法が記載されてい
る。
しかしながら、特許文献１では、高精度でＡＤ間バラツキの少ないが、積分型ＡＤ回路を２回直列に用いるため、ＡＤ変換のスピードを十分には速くできないという問題がある。
本発明は、このような事情に鑑みてなされたものであり、低消費電力で動作し、高精度
でＡＤ間バラツキが少なく、レイアウト面積の小さいアナログ−デジタル変換器及びこれ
を用いたイメージセンサを提供することを目的とするものである。
でＡＤ間バラツキが少なく、レイアウト面積の小さいアナログ−デジタル変換器及びこれ
を用いたイメージセンサを提供することを目的とするものである。
上記課題を解決するために、本発明のアナログ−デジタル変換器では、アナログ信号を
伝送するアナログ信号線と、前記アナログ信号の上限電圧を伝送する上限電圧線と、前記
アナログ信号の下限電圧を伝送する下限電圧線と、クロック信号に基づき前記下限電圧か
ら前記上限電圧の間をｎビット（ｎは１以上の自然数）で量子化した参照電圧を伝送する
参照電圧線と、第１の端子と第２の端子とを有し前記第１の端子に印加された電圧と前記
第２の端子に印加された電圧とを比較した比較結果信号を比較結果出力端子から出力する
比較回路と、前記第１の端子と接続され前記比較回路の動作電圧を決める基準電圧を伝送
する基準電圧線と、前記第２の端子と前記比較結果出力端子との間に接続され、前記アナ
ログ信号線に前記アナログ信号が伝送される期間に導通状態となるスイッチング素子と、
ｉ番目（１≦ｉ≦ｍ、ｍは１以上の自然数）が２m-i×Ｃ（Ｃは正の実数）の容量に設定
され、各々の一端が前記第２の端子に並列に接続されたｍ個の容量素子と、前記ｍ個の容
量素子の他端の各々に接続され、前記アナログ信号線または前記下限電圧線または前記上
限電圧線のいずれかが接続されるように切替可能なｍ個の切替回路と、容量値がＣに設定
され、一端が前記第２の端子に接続された第２の容量素子と、前記第２の容量素子の他端
に接続され、前記アナログ信号線または前記下限電圧線または前記参照電圧線のいずれか
が接続されるように切替可能な第２の切替回路と、前記クロック信号の開始時点からのク
ロック数をカウントしたカウント値を伝送するカウント線と、ｍビットのラッチ回路と、
ｎビットのラッチ回路と、前記比較結果出力端子の出力線及び前記カウント線に接続され
、前記比較結果信号に基づき前記ｍ個の切替回路を制御し、前記ｍ個の容量素子に前記上
限電圧線を順次接続することにより出力される前記比較結果信号を前記ｍビットのラッチ
回路に順次書き込み、前記第２の容量素子に前記参照電圧線を接続することにより出力さ
れる前記比較結果信号の電位が第１の電位から第２の電位に変化した時点の前記カウント
値を前記ｎビットのラッチ回路に書き込む制御回路と、を含むことを要旨とする。
伝送するアナログ信号線と、前記アナログ信号の上限電圧を伝送する上限電圧線と、前記
アナログ信号の下限電圧を伝送する下限電圧線と、クロック信号に基づき前記下限電圧か
ら前記上限電圧の間をｎビット（ｎは１以上の自然数）で量子化した参照電圧を伝送する
参照電圧線と、第１の端子と第２の端子とを有し前記第１の端子に印加された電圧と前記
第２の端子に印加された電圧とを比較した比較結果信号を比較結果出力端子から出力する
比較回路と、前記第１の端子と接続され前記比較回路の動作電圧を決める基準電圧を伝送
する基準電圧線と、前記第２の端子と前記比較結果出力端子との間に接続され、前記アナ
ログ信号線に前記アナログ信号が伝送される期間に導通状態となるスイッチング素子と、
ｉ番目（１≦ｉ≦ｍ、ｍは１以上の自然数）が２m-i×Ｃ（Ｃは正の実数）の容量に設定
され、各々の一端が前記第２の端子に並列に接続されたｍ個の容量素子と、前記ｍ個の容
量素子の他端の各々に接続され、前記アナログ信号線または前記下限電圧線または前記上
限電圧線のいずれかが接続されるように切替可能なｍ個の切替回路と、容量値がＣに設定
され、一端が前記第２の端子に接続された第２の容量素子と、前記第２の容量素子の他端
に接続され、前記アナログ信号線または前記下限電圧線または前記参照電圧線のいずれか
が接続されるように切替可能な第２の切替回路と、前記クロック信号の開始時点からのク
ロック数をカウントしたカウント値を伝送するカウント線と、ｍビットのラッチ回路と、
ｎビットのラッチ回路と、前記比較結果出力端子の出力線及び前記カウント線に接続され
、前記比較結果信号に基づき前記ｍ個の切替回路を制御し、前記ｍ個の容量素子に前記上
限電圧線を順次接続することにより出力される前記比較結果信号を前記ｍビットのラッチ
回路に順次書き込み、前記第２の容量素子に前記参照電圧線を接続することにより出力さ
れる前記比較結果信号の電位が第１の電位から第２の電位に変化した時点の前記カウント
値を前記ｎビットのラッチ回路に書き込む制御回路と、を含むことを要旨とする。
この構成によれば、上位のｍビットを逐次比較型でＡＤ変換し、下位のｎビットを積分
型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次
比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくす
ることができる。
型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次
比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくす
ることができる。
また、本発明のアナログ−デジタル変換器では、前記制御回路は、ｉ番目の前記比較結
果信号の電位が前記第１の電位から前記第２の電位に変化してから所定の時間経過後にｉ
番目の前記比較結果信号の電位が前記第２の電位から前記第１の電位に戻るようにｉ番目
の前記切替回路を制御する。
果信号の電位が前記第１の電位から前記第２の電位に変化してから所定の時間経過後にｉ
番目の前記比較結果信号の電位が前記第２の電位から前記第１の電位に戻るようにｉ番目
の前記切替回路を制御する。
この構成によれば、上位のｍビットを逐次比較型でＡＤ変換し、下位のｎビットを積分
型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次
比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくす
ることができる。
型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次
比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくす
ることができる。
また、本発明のイメージセンサでは、複数の光電変換素子と、上記に記載のアナログ−
デジタル変換器とを有し、前記アナログ信号の電圧は前記光電変換素子により光電変換さ
れてなる電圧である。
デジタル変換器とを有し、前記アナログ信号の電圧は前記光電変換素子により光電変換さ
れてなる電圧である。
この構成によれば、上位のｍビットを逐次比較型でＡＤ変換し、下位のｎビットを積分
型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次
比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくす
ることができる。
型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次
比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくす
ることができる。
以下、本発明を具体化した実施形態について図面に従って説明する。
（第１実施形態）
＜イメージセンサの構成＞
まず、第１実施形態に係るイメージセンサの構成について、図１を参照して説明する。
図１は、本発明の第１実施形態に係るイメージセンサの構成を示す回路構成図である。な
お、説明を簡略化するために、３×３画素のイメージセンサで説明する。また、アナログ
信号を上位ｍ＝２ビット、下位ｎ＝３ビットのデジタルデータに変換する場合について説
明する。
＜イメージセンサの構成＞
まず、第１実施形態に係るイメージセンサの構成について、図１を参照して説明する。
図１は、本発明の第１実施形態に係るイメージセンサの構成を示す回路構成図である。な
お、説明を簡略化するために、３×３画素のイメージセンサで説明する。また、アナログ
信号を上位ｍ＝２ビット、下位ｎ＝３ビットのデジタルデータに変換する場合について説
明する。
図１に示すように、イメージセンサ１は、３行３列に配置された画素１０１と、３本の
垂直走査線１０２と、３本の垂直信号線１０３と、垂直走査回路１０４と、３個のバッフ
ァ１０６と、３個のアナログ−デジタル変換器（ＡＤＣ）１００と、３ビットデジタル−
アナログコンバータ（ＤＡＣ）１０７と、カウンタ１０８と、水平走査回路１０５と、３
本の列選択線２０８と、データ出力線２０９と、から構成されている。
垂直走査線１０２と、３本の垂直信号線１０３と、垂直走査回路１０４と、３個のバッフ
ァ１０６と、３個のアナログ−デジタル変換器（ＡＤＣ）１００と、３ビットデジタル−
アナログコンバータ（ＤＡＣ）１０７と、カウンタ１０８と、水平走査回路１０５と、３
本の列選択線２０８と、データ出力線２０９と、から構成されている。
バッファ１０６は、選択された行の画素１０１のアナログ信号Ｖｓを保持し、アナログ
信号線２０７に伝送する。
信号線２０７に伝送する。
３ビットＤＡＣ１０７は、アナログ信号Ｖｓの上限電圧ＶＲＰと下限電圧ＶＲＮとクロ
ック信号ＣＬＫに基づき、上限電圧ＶＲＰと下限電圧ＶＲＮの間を３ビット（すなわち８
クロック）で量子化した参照電圧Ｖｒａｍｐを参照電圧線２０１に伝送する。上限電圧Ｖ
ＲＰは、上限電圧線２０２に伝送され、下限電圧ＶＲＮは、下限電圧線２０３に伝送され
る。基準電圧ＶＲＥＦは、基準電圧線２０４に伝送される。
ック信号ＣＬＫに基づき、上限電圧ＶＲＰと下限電圧ＶＲＮの間を３ビット（すなわち８
クロック）で量子化した参照電圧Ｖｒａｍｐを参照電圧線２０１に伝送する。上限電圧Ｖ
ＲＰは、上限電圧線２０２に伝送され、下限電圧ＶＲＮは、下限電圧線２０３に伝送され
る。基準電圧ＶＲＥＦは、基準電圧線２０４に伝送される。
カウンタ１０８は、クロック信号ＣＬＫの開始からのクロック数をカウントした３ビッ
トのカウント値ＣＮＴを３本のカウント線２０６に伝送する。
トのカウント値ＣＮＴを３本のカウント線２０６に伝送する。
図２で後述する切替回路を制御する制御信号ｓ００〜ｓ２３は、制御線２０５に伝送さ
れる。
れる。
３個のＡＤＣ１００は、アナログ信号線２０７に各々接続されている。また、３個のＡ
ＤＣには、参照電圧線２０１と上限電圧線２０２と下限電圧線２０３と基準電圧線２０４
と制御線２０５とカウント線２０６とが共通に配線されている。ＡＤＣ１００は、アナロ
グ信号Ｖｓを上位２ビット、下位３ビットのデジタル信号に変換し、水平走査回路１０５
からの列選択線２０８に応じてデータ出力線２０９に伝送する。
ＤＣには、参照電圧線２０１と上限電圧線２０２と下限電圧線２０３と基準電圧線２０４
と制御線２０５とカウント線２０６とが共通に配線されている。ＡＤＣ１００は、アナロ
グ信号Ｖｓを上位２ビット、下位３ビットのデジタル信号に変換し、水平走査回路１０５
からの列選択線２０８に応じてデータ出力線２０９に伝送する。
＜ＡＤＣの構成＞
次に、アナログ−デジタル変換器の構成について図２を参照して説明する。図２は、ア
ナログ−デジタル変換器の構成を示す回路構成図である。
次に、アナログ−デジタル変換器の構成について図２を参照して説明する。図２は、ア
ナログ−デジタル変換器の構成を示す回路構成図である。
図２に示すように、ＡＤＣ１００は、比較回路であるコンパレータ１２０と、制御回路
１３０と、スイッチング素子であるスイッチＳＷ００と、１番目の容量素子であるコンデ
ンサＣ１と、２番目の容量素子であるコンデンサＣ２と、第２の容量素子であるコンデン
サＣ３と、１番目の切替回路を構成するスイッチＳＷ１１，ＳＷ１２，ＳＷ１３と、２番
目の切替回路を構成するスイッチＳＷ２１，ＳＷ２２，ＳＷ２３と、第２の切替回路を構
成するスイッチＳＷ３１，ＳＷ３２，ＳＷ３３と、２ビットのラッチ回路１４０と、３ビ
ットのラッチ回路１５０と、スイッチＳＷ０１と、から構成されている。
１３０と、スイッチング素子であるスイッチＳＷ００と、１番目の容量素子であるコンデ
ンサＣ１と、２番目の容量素子であるコンデンサＣ２と、第２の容量素子であるコンデン
サＣ３と、１番目の切替回路を構成するスイッチＳＷ１１，ＳＷ１２，ＳＷ１３と、２番
目の切替回路を構成するスイッチＳＷ２１，ＳＷ２２，ＳＷ２３と、第２の切替回路を構
成するスイッチＳＷ３１，ＳＷ３２，ＳＷ３３と、２ビットのラッチ回路１４０と、３ビ
ットのラッチ回路１５０と、スイッチＳＷ０１と、から構成されている。
コンパレータ１２０は、第１の端子である正極（＋）端子と、第２の端子である負極（
−）端子と、比較結果出力端子を有し、正極端子の電圧＞負極端子の電圧の場合、比較結
果出力端子から出力される比較結果信号Ｖｃｏｍｐは、正の最大電圧となり、正極端子の
電圧＜負極端子の電圧の場合、比較結果信号Ｖｃｏｍｐは、負の最大電圧となる。正極端
子は、基準電圧線２０４に接続され、基準電圧ＶＲＥＦが印加される。
−）端子と、比較結果出力端子を有し、正極端子の電圧＞負極端子の電圧の場合、比較結
果出力端子から出力される比較結果信号Ｖｃｏｍｐは、正の最大電圧となり、正極端子の
電圧＜負極端子の電圧の場合、比較結果信号Ｖｃｏｍｐは、負の最大電圧となる。正極端
子は、基準電圧線２０４に接続され、基準電圧ＶＲＥＦが印加される。
スイッチＳＷ００は、コンパレータ１２０の負極端子と比較結果出力端子の間に接続さ
れている。スイッチＳＷ００は、制御信号ｓ００がＨレベルの時に導通状態、Ｌレベルの
時に非導通状態となる。
れている。スイッチＳＷ００は、制御信号ｓ００がＨレベルの時に導通状態、Ｌレベルの
時に非導通状態となる。
コンデンサＣ１は、２2-1×Ｃ（Ｃは、任意の容量）＝２Ｃ（Ｆ）の容量に設定され、
コンデンサＣ２は、２2-2×Ｃ＝Ｃ（Ｆ）の容量に設定され、コンデンサＣ３は、Ｃ（Ｆ
）の容量に設定されている。コンデンサＣ１〜Ｃ３の一端は、コンパレータ１２０の負極
端子に並列に接続されている。
コンデンサＣ２は、２2-2×Ｃ＝Ｃ（Ｆ）の容量に設定され、コンデンサＣ３は、Ｃ（Ｆ
）の容量に設定されている。コンデンサＣ１〜Ｃ３の一端は、コンパレータ１２０の負極
端子に並列に接続されている。
スイッチＳＷ１１は、コンデンサＣ１の他端とアナログ信号線２０７の間に接続されて
いる。スイッチＳＷ１２は、コンデンサＣ１の他端と下限電圧線２０３の間に接続されて
いる。スイッチＳＷ１３は、コンデンサＣ１の他端と上限電圧線２０２の間に接続されて
いる。スイッチＳＷ１１は、制御信号ｓ１１がＨレベルの時に導通状態、Ｌレベルの時に
非導通状態となる。スイッチＳＷ１２は、制御信号ｓ１２がＨレベルの時に導通状態、Ｌ
レベルの時に非導通状態となる。スイッチＳＷ１３は、制御信号ｓ１３がＨレベルの時に
導通状態、Ｌレベルの時に非導通状態となる。
いる。スイッチＳＷ１２は、コンデンサＣ１の他端と下限電圧線２０３の間に接続されて
いる。スイッチＳＷ１３は、コンデンサＣ１の他端と上限電圧線２０２の間に接続されて
いる。スイッチＳＷ１１は、制御信号ｓ１１がＨレベルの時に導通状態、Ｌレベルの時に
非導通状態となる。スイッチＳＷ１２は、制御信号ｓ１２がＨレベルの時に導通状態、Ｌ
レベルの時に非導通状態となる。スイッチＳＷ１３は、制御信号ｓ１３がＨレベルの時に
導通状態、Ｌレベルの時に非導通状態となる。
スイッチＳＷ２１は、コンデンサＣ２の他端とアナログ信号線２０７の間に接続されて
いる。スイッチＳＷ２２は、コンデンサＣ２の他端と下限電圧線２０３の間に接続されて
いる。スイッチＳＷ２３は、コンデンサＣ２の他端と上限電圧線２０２の間に接続されて
いる。スイッチＳＷ２１は、制御信号ｓ２１がＨレベルの時に導通状態、Ｌレベルの時に
非導通状態となる。スイッチＳＷ２２は、制御信号ｓ２２がＨレベルの時に導通状態、Ｌ
レベルの時に非導通状態となる。スイッチＳＷ２３は、制御信号ｓ２３がＨレベルの時に
導通状態、Ｌレベルの時に非導通状態となる。
いる。スイッチＳＷ２２は、コンデンサＣ２の他端と下限電圧線２０３の間に接続されて
いる。スイッチＳＷ２３は、コンデンサＣ２の他端と上限電圧線２０２の間に接続されて
いる。スイッチＳＷ２１は、制御信号ｓ２１がＨレベルの時に導通状態、Ｌレベルの時に
非導通状態となる。スイッチＳＷ２２は、制御信号ｓ２２がＨレベルの時に導通状態、Ｌ
レベルの時に非導通状態となる。スイッチＳＷ２３は、制御信号ｓ２３がＨレベルの時に
導通状態、Ｌレベルの時に非導通状態となる。
スイッチＳＷ３１は、コンデンサＣ３の他端とアナログ信号線２０７の間に接続されて
いる。スイッチＳＷ３２は、コンデンサＣ３の他端と下限電圧線２０３の間に接続されて
いる。スイッチＳＷ３３は、コンデンサＣ３の他端と参照電圧線２０１の間に接続されて
いる。スイッチＳＷ３１は、制御信号ｓ３１がＨレベルの時に導通状態、Ｌレベルの時に
非導通状態となる。スイッチＳＷ３２は、制御信号ｓ３２がＨレベルの時に導通状態、Ｌ
レベルの時に非導通状態となる。スイッチＳＷ３３は、制御信号ｓ３３がＨレベルの時に
導通状態、Ｌレベルの時に非導通状態となる。
いる。スイッチＳＷ３２は、コンデンサＣ３の他端と下限電圧線２０３の間に接続されて
いる。スイッチＳＷ３３は、コンデンサＣ３の他端と参照電圧線２０１の間に接続されて
いる。スイッチＳＷ３１は、制御信号ｓ３１がＨレベルの時に導通状態、Ｌレベルの時に
非導通状態となる。スイッチＳＷ３２は、制御信号ｓ３２がＨレベルの時に導通状態、Ｌ
レベルの時に非導通状態となる。スイッチＳＷ３３は、制御信号ｓ３３がＨレベルの時に
導通状態、Ｌレベルの時に非導通状態となる。
制御回路１３０は、コンパレータ１２０の比較結果出力端子と３本のカウント線２０６
と接続されている。
と接続されている。
制御回路１３０は、上位１ビット目のＡＤ変換の期間、比較結果信号Ｖｃｏｍｐをラッ
チ回路１４０の１ビット目に伝送すると共に、比較結果信号Ｖｃｏｍｐが正の最大電圧か
ら負の最大電圧に遷移した場合、制御信号ｓ１２をＨレベルに、制御信号ｓ１３をＬレベ
ルに、それぞれ切り替える。
チ回路１４０の１ビット目に伝送すると共に、比較結果信号Ｖｃｏｍｐが正の最大電圧か
ら負の最大電圧に遷移した場合、制御信号ｓ１２をＨレベルに、制御信号ｓ１３をＬレベ
ルに、それぞれ切り替える。
また、制御回路１３０は、上位２ビット目のＡＤ変換の期間、比較結果信号Ｖｃｏｍｐ
をラッチ回路１４０の２ビット目に伝送すると共に、比較結果信号Ｖｃｏｍｐが正の最大
電圧から負の最大電圧に遷移した場合、制御信号ｓ２２をＨレベルに、制御信号ｓ２３を
Ｌレベルに、それぞれ切り替える。
をラッチ回路１４０の２ビット目に伝送すると共に、比較結果信号Ｖｃｏｍｐが正の最大
電圧から負の最大電圧に遷移した場合、制御信号ｓ２２をＨレベルに、制御信号ｓ２３を
Ｌレベルに、それぞれ切り替える。
さらに、制御回路１３０は、下位３ビットのＡＤ変換の期間、比較結果信号Ｖｃｏｍｐ
が正の最大電圧から負の最大電圧に遷移した時点の３ビットのカウント値ＣＮＴをラッチ
回路１５０に伝送する。
が正の最大電圧から負の最大電圧に遷移した時点の３ビットのカウント値ＣＮＴをラッチ
回路１５０に伝送する。
スイッチＳＷ０１は、ラッチ回路１４０及びラッチ回路１５０とデータ出力線２０９の
間に接続され、列選択線２０８がＨレベルの時に導通状態となり、ラッチ回路１４０及び
ラッチ回路１５０に保持したデジタルデータをデータ出力線２０９に順次出力する。
間に接続され、列選択線２０８がＨレベルの時に導通状態となり、ラッチ回路１４０及び
ラッチ回路１５０に保持したデジタルデータをデータ出力線２０９に順次出力する。
＜ＡＤＣの動作＞
次に、アナログ−デジタル変換器の動作について図３を参照して説明する。図３は、ア
ナログ−デジタル変換器の動作を示すタイミング図である。
次に、アナログ−デジタル変換器の動作について図３を参照して説明する。図３は、ア
ナログ−デジタル変換器の動作を示すタイミング図である。
まず、時点ｔ０からｔ２の期間、制御信号ｓ００をＨレベルにし、スイッチＳＷ００を
導通状態にすることにより、コンパレータ１２０の比較結果出力端子と負極端子が短絡し
、負極端子の電圧ＶＩＮ（すなわちコンデンサＣ１〜Ｃ３の一端）が基準電圧ＶＲＥＦに
なる。この状態で、制御信号ｓ１１，ｓ２１，ｓ３１をＨレベルにすると、スイッチＳＷ
１１，ＳＷ２１，ＳＷ３１が導通状態となり、アナログ信号ＶｓがコンデンサＣ１〜Ｃ３
の他端に伝送される。コンデンサＣ１にはＱ１＝２Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積さ
れ、コンデンサＣ２にはＱ２＝Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積され、コンデンサＣ３
にはＱ３＝Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積される。つまり、コンデンサＣ１〜Ｃ３に
は、合計Ｑ＝Ｑ１＋Ｑ２＋Ｑ３＝４Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積される。
導通状態にすることにより、コンパレータ１２０の比較結果出力端子と負極端子が短絡し
、負極端子の電圧ＶＩＮ（すなわちコンデンサＣ１〜Ｃ３の一端）が基準電圧ＶＲＥＦに
なる。この状態で、制御信号ｓ１１，ｓ２１，ｓ３１をＨレベルにすると、スイッチＳＷ
１１，ＳＷ２１，ＳＷ３１が導通状態となり、アナログ信号ＶｓがコンデンサＣ１〜Ｃ３
の他端に伝送される。コンデンサＣ１にはＱ１＝２Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積さ
れ、コンデンサＣ２にはＱ２＝Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積され、コンデンサＣ３
にはＱ３＝Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積される。つまり、コンデンサＣ１〜Ｃ３に
は、合計Ｑ＝Ｑ１＋Ｑ２＋Ｑ３＝４Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積される。
時点ｔ１において、制御信号ｓ１１，ｓ２１，ｓ３１をＬレベルに切り替えることによ
り、スイッチＳＷ１１，ＳＷ２１，ＳＷ３１が非導通状態となり、コンデンサＣ１〜Ｃ３
の電荷が保持され、時点ｔ２で制御信号ｓ００をＬレベルに切り替えると、スイッチＳＷ
００が非導通状態となり、電流経路が遮断され、コンデンサＣ１〜Ｃ３の電荷が保存され
る。
り、スイッチＳＷ１１，ＳＷ２１，ＳＷ３１が非導通状態となり、コンデンサＣ１〜Ｃ３
の電荷が保持され、時点ｔ２で制御信号ｓ００をＬレベルに切り替えると、スイッチＳＷ
００が非導通状態となり、電流経路が遮断され、コンデンサＣ１〜Ｃ３の電荷が保存され
る。
時点ｔ３において、制御信号ｓ１２，ｓ２２，ｓ３２をＨレベルに切り替えると、スイ
ッチＳＷ１２，ＳＷ２２，ＳＷ３２が導通状態となり、コンデンサＣ１〜Ｃ３の他端に下
限電圧ＶＲＮが印加される。電荷保存の法則により、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４
Ｃ（Ｖｓ−ＶＲＥＦ）＝４Ｃ（ＶＲＮ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥ
Ｆ＋ＶＲＮ−Ｖｓとなる。下限電圧ＶＲＮ＜アナログ信号Ｖｓの関係が成り立つので、コ
ンパレータ１２０の正極端子の電圧ＶＲＥＦ＞負極端子の電圧ＶＩＮとなり、比較結果信
号Ｖｃｏｍｐは、正の最大電圧となる。
ッチＳＷ１２，ＳＷ２２，ＳＷ３２が導通状態となり、コンデンサＣ１〜Ｃ３の他端に下
限電圧ＶＲＮが印加される。電荷保存の法則により、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４
Ｃ（Ｖｓ−ＶＲＥＦ）＝４Ｃ（ＶＲＮ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥ
Ｆ＋ＶＲＮ−Ｖｓとなる。下限電圧ＶＲＮ＜アナログ信号Ｖｓの関係が成り立つので、コ
ンパレータ１２０の正極端子の電圧ＶＲＥＦ＞負極端子の電圧ＶＩＮとなり、比較結果信
号Ｖｃｏｍｐは、正の最大電圧となる。
時点ｔ４において、制御信号ｓ１２をＬレベルに、制御信号ｓ１３をＨレベルに、それ
ぞれ切り替えると、スイッチＳＷ１２が非導通状態、スイッチＳＷ１３が導通状態となる
ので、コンデンサＣ１の他端に上限電圧ＶＲＰが印加される。コンデンサＣ１〜Ｃ３の電
荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＰ−ＶＩＮ）＋２Ｃ（ＶＲＮ−ＶＩＮ）とな
り、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（（ＶＲＰ＋ＶＲＮ）／２）−Ｖｓとなる。すな
わち、アナログ信号Ｖｓが（ＶＲＰ＋ＶＲＮ）／２より大きいか否かをコンパレータ１２
０で逐次比較することであり、アナログ信号Ｖｓの上位１ビット目を求めることになる。
ぞれ切り替えると、スイッチＳＷ１２が非導通状態、スイッチＳＷ１３が導通状態となる
ので、コンデンサＣ１の他端に上限電圧ＶＲＰが印加される。コンデンサＣ１〜Ｃ３の電
荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＰ−ＶＩＮ）＋２Ｃ（ＶＲＮ−ＶＩＮ）とな
り、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（（ＶＲＰ＋ＶＲＮ）／２）−Ｖｓとなる。すな
わち、アナログ信号Ｖｓが（ＶＲＰ＋ＶＲＮ）／２より大きいか否かをコンパレータ１２
０で逐次比較することであり、アナログ信号Ｖｓの上位１ビット目を求めることになる。
アナログ信号Ｖｓ＞（ＶＲＰ＋ＶＲＮ）／２の場合、比較結果信号Ｖｃｏｍｐは、正の
最大電圧となり、制御回路１３０は、ラッチ回路１４０の１ビット目にＨレベルを書き込
む。
最大電圧となり、制御回路１３０は、ラッチ回路１４０の１ビット目にＨレベルを書き込
む。
一方、アナログ信号Ｖｓ＜（ＶＲＰ＋ＶＲＮ）／２の場合、比較結果信号Ｖｃｏｍｐは
、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の１ビット目にＬレベルを
書き込むと同時に、時点ｔ５において図３の点線で示すように制御信号ｓ１２をＨレベル
、制御信号ｓ１３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正の最大電
圧に戻す。
、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の１ビット目にＬレベルを
書き込むと同時に、時点ｔ５において図３の点線で示すように制御信号ｓ１２をＨレベル
、制御信号ｓ１３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正の最大電
圧に戻す。
次に、時点ｔ６において、制御信号ｓ２２をＬレベルに、制御信号ｓ２３をＨレベルに
、それぞれ切り替えると、スイッチＳＷ２２が非導通状態、スイッチＳＷ２３が導通状態
となるので、コンデンサＣ２の他端に上限電圧ＶＲＰが印加される。
、それぞれ切り替えると、スイッチＳＷ２２が非導通状態、スイッチＳＷ２３が導通状態
となるので、コンデンサＣ２の他端に上限電圧ＶＲＰが印加される。
＜１ビット目がＨレベルだった場合＞
ラッチ回路１４０の１ビット目がＨレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ
＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（ＶＲＮ−ＶＩＮ）となり、負
極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ×３／４＋ＶＲＮ／４）−Ｖｓとなる。すなわ
ち、アナログ信号Ｖｓが（ＶＲＰ×３／４＋ＶＲＮ／４）より大きいか否かをコンパレー
タ１２０で逐次比較することであり、アナログ信号Ｖｓの上位２ビット目を求めることに
なる。
ラッチ回路１４０の１ビット目がＨレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ
＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（ＶＲＮ−ＶＩＮ）となり、負
極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ×３／４＋ＶＲＮ／４）−Ｖｓとなる。すなわ
ち、アナログ信号Ｖｓが（ＶＲＰ×３／４＋ＶＲＮ／４）より大きいか否かをコンパレー
タ１２０で逐次比較することであり、アナログ信号Ｖｓの上位２ビット目を求めることに
なる。
アナログ信号Ｖｓ＞（ＶＲＰ×３／４＋ＶＲＮ／４）の場合、比較結果信号Ｖｃｏｍｐ
は、正の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＨレベル
を書き込む。
は、正の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＨレベル
を書き込む。
一方、アナログ信号Ｖｓ＜（ＶＲＰ×３／４＋ＶＲＮ／４）の場合、比較結果信号Ｖｃ
ｏｍｐは、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＬ
レベルを書き込むと同時に、時点ｔ７において図３の点線で示すように制御信号ｓ２２を
Ｈレベル、制御信号ｓ２３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正
の最大電圧に戻す。
ｏｍｐは、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＬ
レベルを書き込むと同時に、時点ｔ７において図３の点線で示すように制御信号ｓ２２を
Ｈレベル、制御信号ｓ２３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正
の最大電圧に戻す。
＜１ビット目がＬレベルだった場合＞
ラッチ回路１４０の１ビット目がＬレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ
＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（ＶＲＰ−ＶＩＮ）となり、負
極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ／４＋ＶＲＮ×３／４）−Ｖｓとなる。すなわ
ち、アナログ信号Ｖｓが（ＶＲＰ／４＋ＶＲＮ×３／４）より大きいか否かをコンパレー
タ１２０で逐次比較することであり、アナログ信号Ｖｓの上位２ビット目を求めることに
なる。
ラッチ回路１４０の１ビット目がＬレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ
＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（ＶＲＰ−ＶＩＮ）となり、負
極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ／４＋ＶＲＮ×３／４）−Ｖｓとなる。すなわ
ち、アナログ信号Ｖｓが（ＶＲＰ／４＋ＶＲＮ×３／４）より大きいか否かをコンパレー
タ１２０で逐次比較することであり、アナログ信号Ｖｓの上位２ビット目を求めることに
なる。
アナログ信号Ｖｓ＞（ＶＲＰ／４＋ＶＲＮ×３／４）の場合、比較結果信号Ｖｃｏｍｐ
は、正の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＨレベル
を書き込む。
は、正の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＨレベル
を書き込む。
一方、アナログ信号Ｖｓ＜（ＶＲＰ／４＋ＶＲＮ×３／４）の場合、比較結果信号Ｖｃ
ｏｍｐは、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＬ
レベルを書き込むと同時に、時点ｔ７において制御信号ｓ２２をＨレベル、制御信号ｓ２
３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正の最大電圧に戻す。
ｏｍｐは、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＬ
レベルを書き込むと同時に、時点ｔ７において制御信号ｓ２２をＨレベル、制御信号ｓ２
３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正の最大電圧に戻す。
時点ｔ７において、制御信号ｓ３２をＬレベルに、制御信号ｓ３３をＨレベルに、それ
ぞれ切り替えると、スイッチＳＷ３２が非導通状態、スイッチＳＷ３３が導通状態となる
ので、コンデンサＣ３の他端に参照電圧Ｖｒａｍｐが印加される。さらに、時点ｔ８から
クロック信号ＣＬＫを開始させ、３ビットＤＡＣ１０７により参照電圧Ｖｒａｍｐを発生
させる。また、クロック信号ＣＬＫの開始時点からカウンタ１０８が０からカウントを始
める。
ぞれ切り替えると、スイッチＳＷ３２が非導通状態、スイッチＳＷ３３が導通状態となる
ので、コンデンサＣ３の他端に参照電圧Ｖｒａｍｐが印加される。さらに、時点ｔ８から
クロック信号ＣＬＫを開始させ、３ビットＤＡＣ１０７により参照電圧Ｖｒａｍｐを発生
させる。また、クロック信号ＣＬＫの開始時点からカウンタ１０８が０からカウントを始
める。
＜１ビット目＝Ｈ、２ビット目＝Ｈの場合＞
ラッチ回路１４０の１ビット目がＨレベルかつ２ビット目がＨレベルだった場合、コン
デンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（Ｖ
ｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ×３／４＋Ｖｒ
ａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＰ×３／４＋Ｖｒａｍ
ｐ／４）となった時点をコンパレータ１２０で積分比較することであり、アナログ信号Ｖ
ｓの下位３ビットを求めることになる。
ラッチ回路１４０の１ビット目がＨレベルかつ２ビット目がＨレベルだった場合、コン
デンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（Ｖ
ｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ×３／４＋Ｖｒ
ａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＰ×３／４＋Ｖｒａｍ
ｐ／４）となった時点をコンパレータ１２０で積分比較することであり、アナログ信号Ｖ
ｓの下位３ビットを求めることになる。
＜１ビット目＝Ｈ、２ビット目＝Ｌの場合＞
ラッチ回路１４０の１ビット目がＨレベルかつ２ビット目がＬレベルだった場合、コン
デンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（Ｖ
ＲＮ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋
（ＶＲＰ／２＋ＶＲＮ／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖ
ｓ＞（ＶＲＰ／２＋ＶＲＮ／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で
積分比較することであり、アナログ信号Ｖｓの下位３ビットを求めることになる。
ラッチ回路１４０の１ビット目がＨレベルかつ２ビット目がＬレベルだった場合、コン
デンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（Ｖ
ＲＮ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋
（ＶＲＰ／２＋ＶＲＮ／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖ
ｓ＞（ＶＲＰ／２＋ＶＲＮ／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で
積分比較することであり、アナログ信号Ｖｓの下位３ビットを求めることになる。
＜１ビット目＝Ｌ、２ビット目＝Ｈの場合＞
ラッチ回路１４０の１ビット目がＬレベルかつ２ビット目がＨレベルだった場合、コン
デンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（Ｖ
ＲＰ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋
（ＶＲＮ／２＋ＶＲＰ／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖ
ｓ＞（ＶＲＮ／２＋ＶＲＰ／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で
積分比較することであり、アナログ信号Ｖｓの下位３ビットを求めることになる。
ラッチ回路１４０の１ビット目がＬレベルかつ２ビット目がＨレベルだった場合、コン
デンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（Ｖ
ＲＰ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋
（ＶＲＮ／２＋ＶＲＰ／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖ
ｓ＞（ＶＲＮ／２＋ＶＲＰ／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で
積分比較することであり、アナログ信号Ｖｓの下位３ビットを求めることになる。
＜１ビット目＝Ｌ、２ビット目＝Ｌの場合＞
ラッチ回路１４０の１ビット目がＬレベルかつ２ビット目がＬレベルだった場合、コン
デンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（Ｖ
ｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＮ×３／４＋Ｖｒ
ａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＮ×３／４＋Ｖｒａｍ
ｐ／４）となった時点をコンパレータ１２０で積分比較することであり、アナログ信号Ｖｓの下位３ビットを求めることになる。
ラッチ回路１４０の１ビット目がＬレベルかつ２ビット目がＬレベルだった場合、コン
デンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（Ｖ
ｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＮ×３／４＋Ｖｒ
ａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＮ×３／４＋Ｖｒａｍ
ｐ／４）となった時点をコンパレータ１２０で積分比較することであり、アナログ信号Ｖｓの下位３ビットを求めることになる。
本実施形態では、時点ｔ９の４クロック目（カウント値が３）で比較結果信号Ｖｃｏｍ
ｐが正の最大電圧から負の最大電圧に推移した場合を説明する。制御回路１３０は、カウ
ント値ＣＮＴ＝３（２進数で０１１）をラッチ回路１５０に書き込む。
ｐが正の最大電圧から負の最大電圧に推移した場合を説明する。制御回路１３０は、カウ
ント値ＣＮＴ＝３（２進数で０１１）をラッチ回路１５０に書き込む。
以上の説明のように、アナログ信号Ｖｓの上位２ビットを逐次比較型でデジタルデータ
に変換し、下位３ビットを積分型でデジタルデータに変換することができる。
に変換し、下位３ビットを積分型でデジタルデータに変換することができる。
以上に述べた前記実施形態によれば、以下の効果が得られる。
本実施形態では、上位のｍビットを逐次比較型でＡＤ変換し、下位のｎビットを積分型
でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次比
較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくする
ことができる。
でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次比
較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくする
ことができる。
以上、本発明の実施形態を説明したが、本発明はこうした実施の形態に何ら限定される
ものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることが
できる。以下、変形例を挙げて説明する。
ものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることが
できる。以下、変形例を挙げて説明する。
（変形例１）本発明に係るイメージセンサの変形例１について説明する。前記第１実施
形態では、アナログ信号Ｖｓを上位２ビット、下位３ビットのデジタルデータに変換する
場合について説明したが、例えば、上位３ビット、下位５ビットのデジタルデータに変換
する場合は、１番目のコンデンサを２3-1ＣｐＦ＝４ＣｐＦ、２番目のコンデンサを２3-2
ＣｐＦ＝２ＣｐＦ、３番目のコンデンサを２3-3ＣｐＦ＝ＣｐＦ、にそれぞれ設定し、３
ビットＤＡＣ１０７の替わりに５ビットＤＡＣで構成し、３ビットのラッチ回路と５ビッ
トのラッチ回路で構成すればよい。
形態では、アナログ信号Ｖｓを上位２ビット、下位３ビットのデジタルデータに変換する
場合について説明したが、例えば、上位３ビット、下位５ビットのデジタルデータに変換
する場合は、１番目のコンデンサを２3-1ＣｐＦ＝４ＣｐＦ、２番目のコンデンサを２3-2
ＣｐＦ＝２ＣｐＦ、３番目のコンデンサを２3-3ＣｐＦ＝ＣｐＦ、にそれぞれ設定し、３
ビットＤＡＣ１０７の替わりに５ビットＤＡＣで構成し、３ビットのラッチ回路と５ビッ
トのラッチ回路で構成すればよい。
（変形例２）本発明に係るイメージセンサの変形例２について説明する。前記第１実施
形態では、イメージセンサで説明したが、例えば、ラインセンサのようにカラム状に多数
配置するＡＤ変換に適用してもよい。
形態では、イメージセンサで説明したが、例えば、ラインセンサのようにカラム状に多数
配置するＡＤ変換に適用してもよい。
１…イメージセンサ、１００…ＡＤＣ、１０１…画素、１０２…垂直走査線、１０３…
垂直信号線、１０４…垂直走査回路、１０５…水平走査回路、１０６…バッファ、１０７
…３ビットＤＡＣ、１０８…カウンタ、１２０…コンパレータ、１３０…制御回路、１４
０…ラッチ回路、１５０…ラッチ回路、２０１…参照電圧線、２０２…上限電圧線、２０
３…下限電圧線、２０４…基準電圧線、２０５…制御線、２０６…カウント線、２０７…
アナログ信号線、２０８…列選択線、２０９…データ出力線。
垂直信号線、１０４…垂直走査回路、１０５…水平走査回路、１０６…バッファ、１０７
…３ビットＤＡＣ、１０８…カウンタ、１２０…コンパレータ、１３０…制御回路、１４
０…ラッチ回路、１５０…ラッチ回路、２０１…参照電圧線、２０２…上限電圧線、２０
３…下限電圧線、２０４…基準電圧線、２０５…制御線、２０６…カウント線、２０７…
アナログ信号線、２０８…列選択線、２０９…データ出力線。
Claims (3)
- アナログ信号を伝送するアナログ信号線と、
前記アナログ信号の上限電圧を伝送する上限電圧線と、
前記アナログ信号の下限電圧を伝送する下限電圧線と、
クロック信号に基づき前記下限電圧から前記上限電圧の間をｎビット（ｎは１以上の自
然数）で量子化した参照電圧を伝送する参照電圧線と、
第１の端子と第２の端子とを有し前記第１の端子に印加された電圧と前記第２の端子に
印加された電圧とを比較した比較結果信号を比較結果出力端子から出力する比較回路と、
前記第１の端子と接続され前記比較回路の動作電圧を決める基準電圧を伝送する基準電
圧線と、
前記第２の端子と前記比較結果出力端子との間に接続され、前記アナログ信号線に前記
アナログ信号が伝送される期間に導通状態となるスイッチング素子と、
ｉ番目（１≦ｉ≦ｍ、ｍは１以上の自然数）が２m-i×Ｃ（Ｃは正の実数）の容量に設
定され、各々の一端が前記第２の端子に並列に接続されたｍ個の容量素子と、
前記ｍ個の容量素子の他端の各々に接続され、前記アナログ信号線または前記下限電圧
線または前記上限電圧線のいずれかが接続されるように切替可能なｍ個の切替回路と、
容量値がＣに設定され、一端が前記第２の端子に接続された第２の容量素子と、
前記第２の容量素子の他端に接続され、前記アナログ信号線または前記下限電圧線また
は前記参照電圧線のいずれかが接続されるように切替可能な第２の切替回路と、
前記クロック信号の開始時点からのクロック数をカウントしたカウント値を伝送するカ
ウント線と、
ｍビットのラッチ回路と、
ｎビットのラッチ回路と、
前記比較結果出力端子の出力線及び前記カウント線に接続され、前記比較結果信号に基
づき前記ｍ個の切替回路を制御し、前記ｍ個の容量素子に前記上限電圧線を順次接続する
ことにより出力される前記比較結果信号を前記ｍビットのラッチ回路に順次書き込み、前
記第２の容量素子に前記参照電圧線を接続することにより出力される前記比較結果信号の
電位が第１の電位から第２の電位に変化した時点の前記カウント値を前記ｎビットのラッ
チ回路に書き込む制御回路と、
を含む、
ことを特徴とするアナログ−デジタル変換器。 - 請求項１に記載のアナログ−デジタル変換器において、
前記制御回路は、
ｉ番目の前記比較結果信号の電位が前記第１の電位から前記第２の電位に変化してから
所定の時間経過後にｉ番目の前記比較結果信号の電位が前記第２の電位から前記第１の電
位に戻るようにｉ番目の前記切替回路を制御する、
ことを特徴とするアナログ−デジタル変換器。 - 複数の光電変換素子と、請求項１または２に記載のアナログ−デジタル変換器とを有し
、前記アナログ信号の電圧は前記光電変換素子により光電変換されてなる電圧であること
を特徴とするイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007136330A JP4930189B2 (ja) | 2007-05-23 | 2007-05-23 | アナログ−デジタル変換器及びこれを用いたイメージセンサ |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007136330A JP4930189B2 (ja) | 2007-05-23 | 2007-05-23 | アナログ−デジタル変換器及びこれを用いたイメージセンサ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2008294613A JP2008294613A (ja) | 2008-12-04 |
| JP2008294613A5 JP2008294613A5 (ja) | 2010-07-08 |
| JP4930189B2 true JP4930189B2 (ja) | 2012-05-16 |
Family
ID=40168918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007136330A Expired - Fee Related JP4930189B2 (ja) | 2007-05-23 | 2007-05-23 | アナログ−デジタル変換器及びこれを用いたイメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4930189B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5071212B2 (ja) * | 2007-05-23 | 2012-11-14 | セイコーエプソン株式会社 | アナログ−デジタル変換器及びこれを用いたイメージセンサ |
| EP2421155B1 (en) | 2010-08-02 | 2013-07-03 | Fraunhofer-Gesellschaft zur Förderung der Angewandten Forschung e.V. | A hybrid analog-to-digital converter, an image sensor and a method for providing a plurality of ditigal signals |
| JP5500660B2 (ja) * | 2012-01-23 | 2014-05-21 | 国立大学法人東北大学 | 固体撮像装置 |
| WO2013129646A1 (ja) * | 2012-03-01 | 2013-09-06 | 株式会社ニコン | Ａ／ｄ変換回路、及び固体撮像装置 |
| JP6060500B2 (ja) * | 2012-03-01 | 2017-01-18 | 株式会社ニコン | 撮像素子 |
| JP5786762B2 (ja) * | 2012-03-01 | 2015-09-30 | 株式会社ニコン | Ａ／ｄ変換回路、及び固体撮像装置 |
| JP5986119B2 (ja) * | 2014-01-14 | 2016-09-06 | 国立大学法人東北大学 | アナログデジタル変換器 |
| JP5885217B2 (ja) * | 2014-03-06 | 2016-03-15 | 国立大学法人東北大学 | 固体撮像装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4366646B2 (ja) * | 2003-11-21 | 2009-11-18 | 忠 杉木 | Ａｄ変換回路及び固体撮像装置 |
| JP4720310B2 (ja) * | 2005-06-17 | 2011-07-13 | ソニー株式会社 | 固体撮像装置、固体撮像装置におけるａｄ変換方法および撮像装置 |
| JP4924137B2 (ja) * | 2007-03-27 | 2012-04-25 | セイコーエプソン株式会社 | 冗長ビット付きデジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器及びこれを用いたイメージセンサ |
-
2007
- 2007-05-23 JP JP2007136330A patent/JP4930189B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2008294613A (ja) | 2008-12-04 |
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