JPS6016135B2 - 変換器 - Google Patents

Description

【発明の詳細な説明】 本発明は第１および第２の電圧と、電圧を蓄積するため
の第１、第２、第３および第４のコンデンサと、アナロ
グ電圧を蓄積された電圧と比較する比較器と、各々がコ
ンデンサへの通路を閉成するように構成された第１、第
２、第３および第４の装置と、タイミング信号を発生す
るためのタイミングメカニズムと、タイミング信号と比
較器の出力あるいはディジタル入力信号に応動して装置
を制御する処理装置を含み、該装置の内の少くともひと
つは記憶された電圧を再分配するように動作するアナロ
グ電圧をディジタル信号に変換し、ディジタル信号をア
ナログ電圧に変換するための変換器に関する。

アナログ・ディジタル（Ａ／Ｄ）およびディジタル・ア
ナログ（Ｄ／Ａ）変換器はアナログ装置をディジタル伝
送装置に接続するものである。

コストと大きさの比較によってＬＳＩ化するための変換
方式の優劣が決まる。電荷再分配型の変換器はそれが本
質的にディジタル的な性質を有しているから、適用しや
すい方式のひとつであるが、現在までのところ高分解能
と高精度を実現することができない。従来技術の電荷再
分配変換器ではアナログ電圧の近似を行なうために２進
的に減少する電荷の増分を累算するためにブートストラ
ツプ手法を応用している。

この手法では、チップのサプストレ−トと電荷分配素子
の間の可変標遊容量、および結合コンデンサによって全
体の変換精度が劣化する。漂遊容量の変動は良く知られ
たことであるが通常は無視されている。従来技術の他の
方法にはその相対的な大きさが２進の関係を持つような
複数個のコンデンサを所定の手順で回路に入れたり、出
したりする方法がある。

変換器の全体の精度は多数のコンデンサの値の相対値を
うまく制御できなければ劣化してしまう。従来技術の他
の方法では電荷再分配のためには高精度コンデンサは二
つしか必要ないが、ＮビットのＡ／Ｄ変換を行なうため
にはＮ（Ｎ＋１）回の充電ステップが必要である。

ここで各充電ステップによって正味の精度が低下し、複
数回のステップを行なうために分解能が落ちる。上述の
問題は本発明に従って次のようにして解決される。

即ち変換器において処理装置はタイミング機構に従って
装置を動作してコンデンサへの経路を閉成して第１およ
び第２の電圧を蓄積し、該コンデンサの間の経路を閉成
して試行電圧を発生し、、処理装置はディジタル入力信
号あるいは比較器の信号に応敷して装置を動作してコン
デンサへの経路を閉成して第１および第２の電圧を試行
電圧でおき換え、アナログ入力信号に応動して比較器の
出力状態をディジタル出力信号とし、ディジタル入力信
号に応動して試行電圧の最終状態をアナログ出力信号と
するアナログ電圧をディジタル信号にしディジタル信号
をアナログ電圧とする。本発明においては、アナログ電
圧と２進ディジタル表示はディジタル表示によって定義
される２進の減少ステップでアナログ電圧のレベルに上
方および下方の限界電圧を収束する手法によって相互に
関連される。

この手法は高精度部品を二つしか必要とせず、最少数の
充電ステップしか必要とせず、Ａ／ＤおよびＤ／Ａ変換
の両方に利用できる。詳しく述べれば、上限および下限
の電圧は初期にはアナログ電圧がとる可能性がある任意
の電圧をとりかこむように選択され、この限界電圧を平
均化することによって試行電圧が得られる。Ｄ／Ａ変換
器ではディジタル入力信号の２進状態に応動して限界電
圧の内の一方あるいは他方を試行電圧のレベルに変化さ
せる。Ａ／Ｄ変換においては、アナログ電圧の大きさと
試行電圧が比較され、比較の２進的結果に従って限界電
圧の一方あるいは他方が試行電圧のレベルに変化する。
本発明の一実施例に従えば、高精度の値を持つ一つの均
等なコンデンサの間で電荷を再分配することによって試
行電圧が発生され、一方のコンデンサを上限の電圧レベ
ルに充電し、他方のコンデンサを下限の電圧レベルに充
電する。この後で比較器の出力信号に応動する定竃流発
生器が使用されて一方あるいは他方の限界電圧を試行電
圧のレベルに調整するのに使用される。電圧の転送の精
度は高精度部品によるではなく、比較回路の動作が短期
的には同一の動作をすることによって確保される。本発
明の他の実施例に従えば、試行電圧は先と同様に発生さ
れるが、試行電圧を上限および下限の限界蓄積コンデン
サに与えるのに１対のバッファを使用する。

利用されるバッファは単位利得、オフセット電圧０の高
入力インピーダンスのものである。必要となる精度は高
精度部品によるものではなく、通常のフィードバック手
法によって実現される。よって必要となる高精度部品は
電荷の再分配に必要な均等なコンデンサだけになる。本
発明の第３の実施例においては、上限および下限のコン
デンサはまた再分配機能も実行するようになっている。
この方式では必要なバッファは二つだけであるが、高精
度部品の数はＤ／Ａ変換器では２対のコンデンサ、Ａ／
Ｄ変換器では３対のコンデンサとなる。しかし高精度の
要求は特定の対の中のコンデンサ間の相対的関係に要求
されるだけである。さらに上述したバッファの精度は高
精度の部品を使用しなくても静止状態のソース負荷とし
て定電流発生器を有するＦＥＴソースフオロワによって
実現でき、これによって単位利得とゼロオフセットを実
現し、フィードバック増幅器の複雑さを避けている。本
発明の第４の実施例は蓄積機能を上限および下限の蓄積
手段を含むだけでなく、試行電圧蓄積手段に拡張するも
のである。

この考え方は第３の実施例で導入されたものであるが、
ここでそれに焦点をあてて見よう。この場合には記憶装
置は特定の符号化・復号化パタースによって異っている
。電荷の再分配にはこの場合にも二つの高精度部品を必
要とするだけであり、これはこの場合には瞬時平均化し
それから生ずるある種の利点を生ずるものである。本発
明の特徴に従えば、Ａ／ＤおよびＤ／Ａ変換は最上位の
ビット（ＭＳＢ）を最初にして行なわれる。

本発明の他の特徴に従えば、Ａ／Ｄ、Ｄ／Ａ変換の両方
でロガリスミック動作と線形動作の両方を行なうことが
できる。

本発明の彼此の目的および特徴は図面を参照した以下の
説明によって完全に理解されるものと思われる。

第１図は３ビットの。

ガリズミック符号を全部で１６セグメントを持つロガリ
スミック圧伸特性に従って関連付ける割当を示している
（図には正の電圧に対応する８セグメントのみを示して
いる。）これには１針固のセグメントがあるが、正の部
分と負の部分のつなぎめは一直線となっていて、一つの
セグメントに見えるから、この特徴は通常１５セグメン
トの特性と呼ばれている。Ａ／Ｄ変換の例で‘ま、所定
の最大電圧ｖｍａｘと三三の間の正の極性には３ビット
のコード“０００’’が割当てられている。もしアナロ
グ電圧の大きさが三等と空きの間‘こあ机ま、こ机ま直
線のセグメント（１２３一１２４）に対応し、ロガリス
ミツクコード“１０びが割当てられる。しかしアナログ
電圧の大きさをセグメントで充分に表わすことはできず
、これより高い分解館が必要である。第２図は第１図の
一部を拡大して示したもので点１２３と点１２４の間の
線形のコーを示している。この範囲のアナログ電圧は以
下に示すように１針固の均等なステップに分解される。
第１図において種々のロガリスミツクなセグメントのす
べてのステップは同一のサイズにはないこと、最小のス
テップはロガリスミツクセグメント（１２０一１２１）
で生じ、ここでは各ステップはず２分の，の分解能（全
範敵意６）を持つてＬ、ることに注意されたい。このよ
うな高精度はＡ／○、Ｄ／Ａコンバータでは非常に強く
要求されており、通常１２ビットの分解能と呼ばれてい
る。１５セグメント則に従うアナログサンプルの表示に
は８ビットが必要であり、これはＰ ＡＢＣＷｘｙｚと
示される。

Ｐは極性ビットであってこれはセグメントの極性を示す
。２進ディジツトＡＢＣはセグメントを表わす３ビット
である。

各樋性には８セグメントがあり、３ビットで示れを示す
。２進ディジット“ｗ、ｘ、ｙ、ｚ”は各セグメントを
１畝固‘こ分割したもののひとつを表わす。

１スプリット差コデツク 第３図は本発明の原理に従うロガリスミックおよび線形
動作可能な可逆Ａ／Ｄコンバータを示している。

ロガリスミックおよび線形の動作の組合せによって非線
近似のセグメントによる庄伸に適した装置が実現できる
。ロガリスミックおよび線形モードのＡ／Ｄ変換器の動
作についてまず説明する。論理パッケージ３０１はクロ
ツク３０２、タイミング発生器３０３および処理装置３
０４を含んでいる。

クロック３０２はタイミング発生器３０３を駆動するの
に適した矩形波発振器であり、これはタイミング・制御
信号を発生する２進カウンタと制御論理で有利に構成す
ることができる。タイミングを制御するためには２相（
第６図でタイミング波？，，？２で示す）を持つ信号を
使用する。１相はクロツクの矩形波出力の正の変化によ
って謙導される正のパルスから成り、他の相はクロック
の負への変化から誘導される正のパルスである。

二つのクロツク位相に対応するパルスは時間的に重なり
合うことはない。スタート制御信号はタイミング発生器
３０３によって周期的に発生され、アナログサンプル周
波数（代表的には８０００サンプル／秒）を設定する。
スタート信号（第６図のタイミング波スタートで示すは
２進カウンタが所定の計数値に達したときに生ずる。ロ
ガリスミック符号化はスタートパルスで開始されて最大
７個の０２パルスの間連続する。処理装置３０４はさら
に変換器がＤ／Ａモードにあるときにリード３４８を通
してタイミング発生器に応動し、リード３４１を通して
比較器３２２の状態に、リード３４０上のディジタル入
力信号の状態に応敷する組合せ論理を含んでいる。

こうしてリード３５０′一３６１′によってスイッチ３
５０−３６１を短時間動作し、Ａ／Ｄモードではリード
３４２上にディジタル出力を与える。第３図および第４
図ではスイッチは単純な接点として示され、第５図およ
び第９図では１対の電界効果トランジスタとして示され
ている。以下に示す入出力表はロガリスミックおよび線
形動作の場合の処理装置３０４のスイッチ制御部を示し
ている。船 船 第１表に従えば、ロガリスミツク符号化はスタート信号
と？２ タイミングパルスで開始される。

スイッチ３５３が閉成されてアナログ入力信号Ｖｓをサ
ンプルする（このサンプルは正であって、所定の上限電
圧であるＶｍａｘより大であるとする。）サンプル蓄積
回路３０５はアナログ電圧サンプルを一時的に保持する
コンデンサ３３４と、高入力インピーダンスのトランジ
スタ３２５（ここではＦＥＴとして示してある）および
抵抗３３７を含む通常のソースフオロワ回路から成って
おり、その出力はリード３４５である。このとき他の一
つのソースフオロワ回路もまた付勢される。Ｖｍａｘは
スイッチ３５０を通してコンデンサ３３２に与えられて
、トランジスタ３２３と抵抗３２５から成るソースフオ
ロワを通して使用される。スイッチ３５１はＶｍｊｎ（
本質的には接地である。）をコンデンサ３３３に与え、
トランジスタ３２４と抵抗３３６から成るソースフオロ
ワを通して使用する。このようにして線３４７上の初期
の上限電圧ＶＨ，と線３４６上の下限電圧ＶＬｏが設定
される。このときスイッチ３５０，３５１および３５３
は開いている。スタート信号の間に「 ぐ，が論理“１
”であるときにはスイッチ３５４が動作してＶＨ，をコ
ンデンサ３３１に与え、スイッチ３５５が動作してＶＬ
ｏをコンデンサ３３０‘こ与える。

スイッチ３５４および３５５はこの後で開く。

コンデンサ３３０および３３１は高精度のもので、互に
等しい値をもつている。これは再分配コンデンサ、平均
化コンデンサ、分割コンデンサなどと呼ばれる。この後
のＪ２タイミングパルスごとにこれらのコンデンサの電
荷スイッチ３５２を短時間の間閉じることによって再分
配され、この結果電荷が均等なコンデンサの間で分割さ
れるため平均電位である試行電圧が得られることになる
。ＶＴは比較器３２２の入力３４３に現われ、Ｖｘ（Ｖ
ｓ、ＶＨ，あるいはＶＬｏ）は比較器３２２の入力３４
４に現われる。比較器の出力３４１はＶＴ＞Ｖｘなら“
１”となり、これ以外なら“０”となる。処理装置３０
４は１ビットの記憶を持っていて、これは？２パルス毎
に更新されて比較器３２２の状態を記憶する。この信号
は前の比較器状態と名付ける。前の比較器状態が“１”
であって、試行電圧がサンプル電圧より大であったこと
が示されると、Ｊ，パルスの間にスイッチ３５５，３５
７が短時間の開閉成して、コンデンサ３３０上の電圧を
ＶＴからＶＬｏに下げ、ＶＨ，をＶＴのレベルに下げる
ためにＶＴとＶＬｏの間の比較を行なう準備をする。比
較器３２２の出力はこの接続に応じてただちに“０”と
なり、第１表に従ってリード３６０′が付勢されて、ス
イッチ３６０を閉成し、これが定電流発生器３２０をコ
ンデンサ３３２に接続して、電圧ＶＨ，を低くしてＶＴ
と等しくんる。コンデンサ３３２上の最終電圧によって
ＦＥＴ３２３のソース電圧はＶＴに等しくなる。スイッ
チ３６０‘まこの後比較器状態に応動して変化する。タ
イミング発生器３０３はスタート信号の終了後８番目の
０２パルスに応敷して、あるいは入力線３４９上の前の
比較器状態信号が“０”になった後のはじめてので２の
パルスに応動して、付勢制御信号の状態を“０”から‐
“１”に変化する。

第７図はディジタル出力信号を出力する処理装置３０４
の部分を示している。ロガリスミツク符号化の間に２進
セル７０１，７０２，７０３はスタート信号の後のＪ，
タイミングパルスの数を計数する。付勢信号の正への変
化があると、２進セル中の状態をシフトレジスタ７０４
に転送する。付勢信号の論理“１”状態が生ずると？，
パルスをゲートし、比較器の出力状態（第３図のりード
３４１上に現われている。）をシフトレジスタ７０４に
入れる。このようにしてログ符号信号に対して並直列変
換が行なわれて、さらに比較器の状態（線形符号信号）
がシフトレジスタに入り、伝送の順序でログ符号に続く
。付勢信号は線形符号信号が存在している間は論理“１
”状態にある。付勢制御信号が“０”から“１”に変化
した後の最初の？，パルスでスイッチ３５６と３５９が
短時間の間動作して、コンデンサ３３０の電圧をＶＴか
らＶＨ，に増大して、同時にＶＬｏをＶＴのレベルに上
昇するためにＶＴとＶＬｏの間の比較を準備する。比較
器３２２の出力はこの接続にただちに応動して、論理“
１”となり、第１表に従ってリード３６１′が付勢され
て、これによってスイッチ３６１を閉成し、これは定電
流発生器３２１をコンデンサ３３３に接続して、電圧Ｖ
Ｌ。をＶＴに等しくなるように上昇する。コンデンサ３
３３の最終電圧によって、ＦＥＴ３２４のソース電圧は
ＶＴに等しくなる。この後、スイッチ３６１は現在の比
較器状態の変化に応動して開くことになる。第１図のロ
ガリスミックのセグメントはアナログ電圧サンプルの大
きさがどこのセグメントにあるかを決めるものである。

このセグメントの上昇あるいは下限の電圧は第３図の線
３４７および３４６上にあって、この後で線形符号化が
はじまる。◇２ タイミングパルスによって、スイッチ
３５２が短時間の間閉成して、これによって上限および
下限の電圧を平均化する。スイッチ３５８もまた短時間
の間、閉成してアナログサンプル電圧Ｖｓを比較器３２
２に与えて試行電圧ＶＴと比較する。もしＶＴ〉Ｖｓで
あれば、スイッチ３５７および３６０を短時間の間閉成
することによって、上限の電圧はＶＴの値まで低下する
。

ここで定電流発生器３２０は上限の電圧と、これがＶＴ
に等しくなるまで、比較器３２２の制御下に低下させる
。これと同時にスイッチ３５５が閉成されて、コンデン
サ３３０上の電圧をその現在の電圧ＶＴから前の下限の
値まで低下させる。ＶＨ，がＶＴのしベルまべ低下する
と、比較器３２２の状態が変化して、スイッチ３６０が
開く。もしＶＴ＞Ｖｓであれば、下限の電圧はスイッチ
３５９および３６１を短時間閉成することによってＶＴ
の値まで上昇する。

このとき定電流発生器３２１は比較器３２２の制御下に
、下限の電圧がＶＴに等しくなるまでこれを上昇する。
これと同時にスイッチ３５６が閉じてコンデンサ３３０
の値をその現在の値ＶＴから前の上限の値に上昇する。
比較が成立すると、スイッチ３６１は開く。この線形プ
ロセルは全部で４回行なわれ、上限および下限の電圧が
試行電圧におき換わる。処理装置３０４の従来の議論に
関連して、ディジタル出力信号はログおよび線形符号信
号の直列の組合せである。

ディジタル出力信号は順次形Ａ／Ｄ変換の代表的方法で
ある最上位のビットＭＳＢからの順序で送信される。Ｍ
ＳＢから順にＤ／Ａ変換を行なうというのは本発明の有
利な特徴のひとつである。Ｄ／Ａ変換器においてはアナ
ログ電圧レベルがその範囲による特定のロガリスミツク
セグメントの２進数表示が、ＭＳＢから順次にディジタ
ル入力線３４０を通して処理装置に与えられる。

上限の電圧は２進数に等しい回数だけ割算を行なうこと
によって得られ、下限の電圧はさらに１回割算を行なう
ことによって得られる。例えば、もしロガリスミックコ
ードが“１０ｒであれば、上限の電圧は５回の電圧割算
により発生され、下限の電圧はこれに続く６回目の割算
で求められる。再分配制御信号は第６図に従って発生さ
れて受信ディジタル入力信号は電圧割算のステップの系
列に変換する。ここでロガリスミツクコード１０１はシ
ーケンス１１１１１に変換され、この後で“０”によっ
て下限の電圧が設定される。受信された線形コード“１
１０びはディジタル入力信号と再分配制御信号の間では
不変である。第２表はＤ／Ａ変換動作の際のスイッチ線
３５０′−３６１′を付勢する処理装置３０４の動作を
示すものである。これは再分配制御信号が“前の比較器
状態”信号におき代っている点。、アナログ電圧がＤ／
Ａ変換のようにサンプルされないから、スイッチリード
３５３′および３５８′は決して付勢されない点を除い
て、Ａ／Ｄ変換の動作と実効的に同等である。聡 縦 第３図の回路のロガリスミック動作はディジタル入力信
号からタイミング発生器によって誘導されるスタートパ
ルスによって開始される。

スイッチ３５０と３５１が短時間の間閉成してコンデン
サ３３２をＶｍａｘに、コンデンサ３３３をＶｍｉｎに
充電する。スイッチ３５４と３５５は短時間閉成して、
第２表に従ってスタートパルスと０１タイミング信号が
一致している間コンデンサ３３１および３３０をＶＨ，
およびＶＬｏにそれぞれ充電する。この後でスイッチ３
５２が短時間開成して電荷をコンデンサ３３０と３３１
の間で再分配して、試行電圧Ｖで＝ＶｍａＸ妻Ｖｍｉｎ
を形成する。ここでは正のアナログ電圧を取扱っている
から、Ｖｍａｘはどのサンプルより大きい正の電圧とし
て選択されており、最小規準電圧レベルＶｍｉｎとの関
連において測定される。Ｖｍｉｎはこの場合にはＶ４義
挙だけ真の。ボルトより負の値に選ばれている。この選
択は第１図に従って一番下のセグメントの範囲の下限を
真の０とするように選択されている。試行電圧レベルＶ
’は上限の電圧を低下するのに使用される。従ってスイ
ッチ３５７および３６川ま短時間の間閉成されて、定電
流発生器３２０がコンデンサ３３２上の電圧を低下させ
て、比較器３２２の出力によってＶＨ，がＶＴのしベル
ま低下し、処理装置３０４がスイッチ３６０を閥すまで
これを続ける。この動作と同時にコンデンサ３３０は開
成したスイッチ３５５によって下限の電圧まで放電する
。この後でスイッチ３５５が開く。このプロセスは処理
装置３０４への２進数入力の数だけ続いて上限の電圧を
設定する。例えば、数字“１０ｒが生ずると、５回の割
算が行なわれて上限をＶｍａｘ＋Ｖｍｉｎとする。この
後で。３２ ガリスミツクセグメントの下限の電圧を決定するために
さらに１回の割算が必要である。

６回目の割算の後で、新らしいｖＴの値Ｖｍａｘ＋Ｖｍ
ｉｎが設６４定され、この値がスイッチ３５９および３
６１を動作することによってＶＬｏとして蓄積される。

定電流発生器３２１はコンデンサ３３３上の電圧をＶＬ
ｏがＶＴのレベルに上昇するまで増大し、これに達する
と、スイッチ３６１が開く。これと同時はＶＨＩはスイ
ッチ３５６の短時間の閉成によってコンデンサ３３０１
こ与えられることになる。こうしてロガリスミック復号
が完了し、アナログ電圧は新らしく設定された上限と下
限の間に入り、ここで線形復号化が始まることになる。
第２表に従うステップで行なわれる２進数字のシーケン
シャル線形復号化は第１表とほぼ同一であり、符号化に
関して説明したものと同様である。

符号化動作では比較器３２２の出力に従って上限あるい
は下限の電圧に下降あるいは上昇されたのに対して、復
号動作では、ディジタル入力信号から誘導される再分配
信号の２進状態に従って上限および下限の電圧はＶＴの
レベルに下降あるいは上昇される。最後の２進ビットが
受信され、限界が適切に調整された後で、上限および下
限の最後の平均化が実行され、コンデンサ３３１上の電
圧ＶＴがＤ／Ａ変換の最終結果であるアナログとなる。
Ｄ ３重バッファコデック 第４図は本発明の原理に従ってロガリスミックおよび線
形符号化動作を実行することができる３重バッファ形可
逆Ａ／Ｄ変換器を示している。

バッファ４２７，４２８および４２９は単位利得の受電
圧オフセットの増幅器で、比較的高い入力インピーダン
スと比較的低い出力インピーダンスを有するものである
。増幅器は高精度部品によるのではなく、通常のフィー
ドバック手法によって得られる高精度を有している。サ
ンプル記憶４０５、比較器４２２および論理パッケージ
４０１は第３図の対応する要素と機能的に等価である。
処理装置４０４は入力リード４４８のタイミング制御信
号に関連して入力リード４４１の比較器状態を利用して
リード４５０′一４５７′を付勢してこれによりスイッ
チ４５０−４５７を動作して、線４４２上にロガリスミ
ツクおよび線形符号に対応するビットを直列に出力する
。アナログ入力電圧Ｖｓはスイッチ４５３をサンプル記
憶４０５がその内部コソデンサを充電するのに充分長い
時間閉成する。

このサンプル電圧は入力４４５を通して比較器４２２に
利用される。Ａ／Ｄ変換の開始時にスイッチ４５０およ
び４５１が閉成されて、上限の記憶用コンデンサ４３２
と下限の記憶用コンデンサ４３３を最大の上限（Ｖｍａ
ｘ）と最小の下限（Ｖｍｉｎ）に充電する。この後でス
イッチ４５０および４５１が開かれる。スイッチ４５４
および４５５は短時間の間閉成されて蓄積された上限お
よび下限の電圧が増幅器４２７および４２９によって再
分配コンデンサ４３０および４３１に与えられるように
する。これらのコンデンサは互に等しく、第３図の場合
と同様に高精度が必要になる唯一の部品である。これら
のコンデンサの絶対値は本質的に重要ではなく、その相
対値（相互の値）が重要である。ロガリスミック符号化
は第３図に関連して説明したのと同様にして開始される
。

スイッチ４５２が動作するとコンデンサ４３０および４
３１の電荷が再分配される。最初の再分配の後得られる
電圧はＶＴ；Ｖｍ似妻Ｖｍｉｎである。次にスイッチ４
５２が開く。比較器４２２はＶＴをサンプルアナログ電
圧Ｖｓと比較し、しＶＴ＞Ｖｓであれば処理菱贋４０４
に“１”を与え、もしＶｒ＜Ｖｓであれば“０”を与え
る。符号化の操作で比較器４２２が線４４１に“１’’
を与えると、処理装置４０４はスイッチ４５６を短時間
の間開成してこれによってＶＴをコンデンサ４３２上の
上限の電圧の前の値におきかえる。次にスイッチ４５５
が短時間の間閉成してそのときの下限の値をコンデンサ
４３１に与える。このサイクルが繰返されてスイッチ４
５２が動作してコンデンサ４３０および４３１の間で電
荷を再分配してＶｓと比較するべきＶＴの新らしい値が
得られる。しかし比較器４２２の出力が“０”であると
きには、処理装置４０４はスイッチ４５７を開成するこ
とによってコンデンサ４３３にＶＴの値を入れる。もし
７回目の再分配で“０”が得られなければ、８回目の再
分配ではＶＴは道の０のレベルに達し、比較器４２２の
出力は論理“０”となる。このときすべてのスイッチが
開いて、アナログ電圧Ｖｓは第１図に従うどのロガリス
ミックセグメントにあるかが決定され、そのセグメント
の端はコンデンサ４３２に記憶された電圧に対応する上
限とコンデンサ４３３に記憶された電圧に対応する上限
とコンデンサ４３３に記憶された電圧に対応する下限で
あることがわかるので、次に線形符号化が開始される。
ＶＴ＜Ｖｓとなるまでの電荷再分配ステップの数が第７
図に示すような２進カウンタで計数されて送信されるべ
きロガリスミック符号を決定する。スイッチ４５２を短
時間閉成してコンデンサ４３０と４３１にすでに記憶さ
れている電圧ＶＨＩおよびＶＬｏを平均化することによ
って線形符号化が開始される。残りの４ステップの間で
は次のアルゴリズムが使用される。もしＶ’＞Ｖｓなら
コンデンサ４３２上の上限の電圧をＶ，でおきかえ、ス
イッチ４５６および４５５を短時間閉成することによっ
て下限を再分配コンデンサ４３１に再設定する。もしＶ
Ｔ＜Ｖｓならコンデンサ４３３上の下限の電圧を電圧Ｖ
Ｔでおきかえ、スイッチ４５７および４５４を短時間閉
成することによって上限を再分配コンデンサ４３０に再
設定する。この操作を全部で４回繰返すと第１図の任意
のロガリスミツクセグメントを第２図に示すように１畝
固のステップに分けることができる。このようにしてア
ナログ電圧はさらに４ビットの線形符号によってセグメ
ントの１／１６の中に入り、そのコードが比較器出力状
態のシーケンスとなる。Ｄ／Ａ変換モードでは線４４０
に受信された２進数字から誘導された再分配制御信号（
第６図）が前述した比較器状態およびタイミング制御信
号と合せてリード４５０′〜４５７′を付勢するのに使
用される。

ロガリスミックおよび線形操作は第２表について述べた
説明と本質的に同様である。第３図に関連して述べたと
同様に、“１０１”のようなロガリスミック符号は上限
の電圧を設定するには５回の電圧分割が必要で、下限の
電圧を設定するにはさらに１回の電圧分割が必要である
ことを示している。はじめには上限および下限はスイッ
チ４５０および４５１を短時間の間閉成することによっ
てＶｍａｘおよびＶｍｉｎに設定される。電圧分割は（
ｉ〕コンデンサ４３２および４３３上に蓄積された上限
および下限の電圧をスイッチ４５４および４５５を短時
間の間閉成することによって再分配コンデンサ４３０お
よび４３１に入れ、（ｉｉ） スイッチ４５２を短時間
の間開成することによってコンデンサ４３０および４３
１上の電荷を再分配し、（ｉｉｉ）スイッチ４５６を短
時間閉成することによってコンデンサ４３２上の上限の
電圧をｖ，でおきかえ、Ｇの 上述のステップをロガリ
スミック符号で示される回数だけくりかえし、（ｖ〕ス
テップ（ｉ）、（ｉｉ）をくりかえすが、ステップ（ｉ
ｉｉ）の代りにスイッチ４５７を短時間の間閉成するこ
とによってコンデンサ４３３上の下限の電圧をＶＴでお
き換える。ことによって実行される。線形符号化におい
ては、上限および下限は周期的に平均化され、再分配制
御信号は試行電圧ＶＴを下限のコンデンサあるいは上限
のコンデンサのいずれに与えるかを示す。

詳しく述べれば、ロガリスミック符号化の終りでは上限
および下限の電圧ＶＨ，およびＶＬｏがコンデンサ４３
０および４３１上に存在し、スイッチ４５２が短時間開
成してこれらの電圧を平均化して、試行電圧ＶＴを形成
する。再分配制御信号が“１”であれば、ＶＴはバッフ
ァ増幅器４２８およびスイッチ４５６を通してコンデン
サ４３２に与えられる。再分配制御信号が“０”であれ
ば、スイッチ４５７が短時間の間閉成して、バッファ増
幅器４２８を通して試行電圧ＶＴをコンデンサ４３３に
与える。このプロセスは第３図に関連して述べたように
全部で４回連続する。このようにして受信２進デイジツ
トから誘導されたアナログ電圧がコンデンサ４３１上で
利用できるようになる。ｍ クロスドデイ／ゞイダコデ
ツク 第５図は本発明の範囲にある新規なるコデックを示して
いる。

これはスイッチの構成とＦＥＴ手法を用いたその動作に
関する詳細を示している。前図に示され、また発生する
波形（第６図）を用いて説明したと同様の論理パッケー
ジが使用される。このコデックでは第３図で必要であっ
たような電圧の蓄積に必要な比較器と定電流発生器の間
の相互作用の必要がなくなり、第４図で必要であった三
つのバッファ増幅器が二つのソースフオロワに減少する
。しかし追加して必要となるものには符号化動作のとき
に必要となる３対の高精度コンデンサと、復号動作のと
きに必要となる２対の高精度コンデンサがある。ＦＥＴ
５４２および５４５はＦＥＴ５７０および５７２から成
る定電流波負荷を利用するソースフオロワである。ソー
スフオロワは通常単位利得とゼロオフセットの所望の特
性を持つわけではない。

しかし本発明においては、ソースフオロワの利得とオフ
セットを所望の精度に保つ補償回路によってこのような
困難を回避している。実際に補償されたソースフオロワ
はＦＥＴ伝達ゲートのオフセット変動をなくすための過
補償を与えることができる。ＦＥＴ５４２，５４５およ
び５７０〜５７３はイオンィンプランテーションによる
素子で、これによって零オフセット動作に関連した問題
を防止している。ＦＥＴ５７０は抵抗５８０および５８
１によってバイアスされて、ＦＥＴ５４２に定電流を与
える。この静止電流レベルはＦＥＴ５７１、抵抗５８２
，５８３によるフィードバックによって修正されて、正
確に０のオフセットと単位利得を生ずる。ロガリスミッ
ク符号化は論理パッケージ５０１が第６図に示したよう
な始動パルスを生じたときに開始する。

スタートゲート５２川ま？・パルスとスタート信号とに
応動してスイッチ５５０，５５１および５５３）を短時
間閉成する。スイッチ５５３はアナログ信号（ここでは
正と仮定している）をサンプルし、これをコンデンサ５
５４に蓄積する。スイッチ５５０および５５１は短時間
の間閉成してＶｍａｘおよびＶｍｉｎをそれぞれコンデ
ンサ５３３および５３１に転送する。これと同じ時間で
Ｊ，クロツク信号によってスイッチ５４３および５４０
が短時間閉成してこれによりＶｍｉｎ（今はＶＬ。であ
る）をコンデンサ５３２にＶｍａｘ（今はＶＨ，である
）をコンデンサ５３０に転送する。最初の中２ク。

ックパルスはスタート信号によってゲート５２１および
５２６に対して影響を与えることはない。従ってこのパ
ルスによって開始される唯一の作用はＶＨ，およびＶＬ
ｏをそれぞれスイッチ５４６および５４８を通してコン
デンサ５３４および５３５に転送することである。次の
Ｊ，パルスがスイッチ５４０，５４３および５４７を動
作している間に、スイッチ５４７について生ずる唯一の
作用は試行分割コンデンサ５３４および５３５がその電
荷を再分配し、試行電圧ＶＴ＝ここヂ三を形成すること
である。ラッチング比較器５２２はこの試行電圧を次の
ぐ２のパルスの間にアナログサンプル電圧Ｖｓと比較す
る。もしＶＴ＜Ｖｓであれば、ゲート５２１が起動して
スイッチ５４１を閉成することによってＬＯ分割器上の
電荷を再分配する。もしＶＴ＞Ｖｓであれば、ゲート５
２６が起動してスイッチ５４４を閉成することによって
ＨＩ分割器上の電荷を再分配する。この動作は第３図お
よび第４図の回路によって実行されるように試行電圧と
アナログ電圧の間の比較の結果に応じて、試行電圧Ｖ丁
を下限の蓄積素子（ＬＯ分割器）に転送すること、ある
いは上限の蓄積素子に転送することと等価である。ＶＴ
＜Ｖｓを判定の結果として発生した最初のときに、試行
電圧がはじめてサンプル値以下になったことになり、セ
グメントの範囲が設定され、線形符号化が開始される。

３ビットのロガリスミック符号はスタート信号と、ゲー
ト５２６の出力が論理“１”状態以下になる時間の間の
Ｊ，タイミングパルスの数である。

その波形が第６図で示されるロガリスミツク符号発生器
は第７図に示されている。線形符号化は同様の手順の連
続にすぎないが、ロガリスミック符号発生器ではＪ，ク
ロツクパルスの数を教えた代りに、ラッチング比較器５
２２の出力は直後送信される。

ラッチング比較器５２２は条件ＶＴ＜Ｖｓであるときに
出力５２４に“１”を生じ、ＶＴ＞Ｖｓであるときに出
力５２５に“１”を生ずる。

例えばの，パルスが“１”のときだけ出力が変化できる
ようにするためにラツチ機能が設けられている。第８図
はこの回路の動作をさらに完全に示すものである。第８
図において、ゲート８０１および８０２はＲＳフリップ
フロツプを形成し、その状態はゲート８０３および８０
４が？・パルスによって付勢されたときにセットされる
。

スイッチ８０５はＡ／Ｄ変換のときには比較器８０６の
状態に、Ｄ／Ａ変換のときには再分配制御信号ゲート８
０１一８０４が応動するように切替を行なう。スイッチ
８０５は異なる変換モードのときに用いゆれる特定の接
続を表わしているだけである。比較器８０６の出力はＶ
Ｔ＞Ｖｓのときに‘‘１”となるようになっている。Ｄ
／Ａ変換は上述のＡ／Ｄ変換より簡単な動作である。

第５図の回路は試行分割コンデンサ５３４，５３５、ス
イッチ５４６，５４７，５４８、サンプルゲート５５３
あるいはサンプルコンデンサ５５４をもはや必要としな
い。第８図はコンデンサ８０６の除去によってさらに簡
単化されている。同期、極性、ロガリスミック情報およ
び線形情報を含むディジタル入力信号が論理パッケージ
５０１に与えられる。フレームの開始を示すスタート信
号を発生するためには同期信号が使用される。前述した
ようにロガリスミツクディジツトはセグメント範囲の上
限を設定するのに必要な２分割の数を示している。論理
パッケージ５０１はロガリスミック数字を再分配制御信
号の第１の部分に変換する。（たとえばロガリスミック
符号１０１は再分配制御信号１１１１１となる。）論理
パッケージ５０１は論理“０”とこの後に続く４ビット
の線形符号で再分配制御信号の第２および第３の部分を
形成する。スタート信号が受信されたときに、コンデン
サ５３３および５３１はゲート５２０、スイッチ５５０
，５５１の動作によってＶｍ略ｘおよびＶｍｉｎに充電
される。

第６図に示した例では再分配制御信号は、スタート信号
の終了後、はじめの５つのＪ２クロツクパルスの間は“
１”となつている。比較器５２２の出力リード５２５は
この時間の間“１”である。従ってゲート５２６は？２
パスの間スイッチ５４４にパルスを与え、スイッチ５４
３はＪ，パルスの間コンデンサ５３２をＶｍｉｎに放電
する。これは全部で５つの中２パルスの間連続し、これ
によってＶＨＩをセグメントの上限値に設定する。セグ
メントの下限は次のぐ２クロックパルスでスイッチ５４
１を短時間の間閉成することによって設定される。再分
配制御信号が０であるときにはスイッチ５４１を閉成し
、この信号が“１”であるときにはスイッチ５４４を閉
成する手順に従って４ビットの線形符号は復号される。

再分配制御信号が論理“１”であるときには、リフトパ
ルスがゲート５２１によって与えられてスイッチ５４１
を閉成し、残りの範囲を半分に分割し、コンデンサ５３
２は次のＪ，パルスの間に引き上げられる。線形範囲の
下半分はこうしてすてられる。再分配制御ビットが“０
”であるときには、ドロップパルスがゲート５２６を通
してスイッチ５４４を閉成してコンデンサ５３２および
５３３の電圧の和を分割し、これが残りのセグメントの
範囲を半分にする。コンデンサ５３０は次のＪ，パルス
の間にこの中間値まで下がる。このプロセスはこの線形
復号化の間に全部で４回継続し、結果として得られるア
ナログ電圧は常に収束する上限と下限の間にあることに
なる。Ｎ フリップーフロツプ容量性交換コデック第９
図は本発明のさらに他の実施例を示しており、ここでは
１対の抵抗９３０，９３１が高精度部品として使用され
るだけである。

バッファ９２７および９２９は単位利得のゼロオフセッ
トの増幅器であり、比較的高入力インピーダンスと比較
的低出力インピーダンスを有している。スタートパルス
は第６図に示したのとは異っており、その長さは充分長
くコンデンサ９３２，９３３および９５４が充電するの
に充分な時間をとなっている。コンデンサは符号化ある
し、は復号化のサイクルの間を通して電荷を保持するの
に充分な大きさを持っている必要がある。単一の位相の
クロツクを用いることができるので２相クロツクを持つ
同様の回路に較べて高速勤行が行なえる。スタート／ぐ
ルスでスイッチ９５０，９５１および９５３が短時間閉
成したときにＡ／○変換が開始される。

スイッチ９５０および９５１はコンデンサ９３２および
９３３に夫々ＶｍａｘおよびＶｍｉｎを与える。スイッ
チ９５３の動作によってアナログサンプルＶｓはコンデ
ンサ９５４に与えられて、後に試行電圧Ｖ，の系列と比
較される。比較器９２２はＶＴ＞Ｖｓのときにその出力
が“１”となるように動作する。フリップーフロツプ９
４８および９４９の各々は二つの蓄積用コンデンサへの
アクセスを制御する。例えば、フリップーフロツプ９４
８がセット状態のときには、コンデンサ９３２はそれま
での上限を保持し、コンデンサ９３４が試行電圧レベル
を記憶するように更新される。フリツプーフロツプ９４
８がリセット状態にあるときには、コンデンサ９３４は
そのときの上限を保ち、コンデンサ９３２は試行電圧レ
ベルを蓄積するように更新される。フリップ−フロップ
９４８は比較器の出力がＶＴ＞Ｖｓであることを表示す
るクロツクが生じたときに状態を変更する。この結果上
限の電圧はその既存の電圧レベルから試行電圧レベルま
で低下し、これはそのときの上限の電圧と下限の電圧の
平均を示すことになる。フリツプーフロツプ９４９はフ
リツプーフロップ９４８と同様の機能を実行するが、上
限の電圧を制御するものである。従って上限の電圧、下
限の電圧、試行電圧を保持する複数個の非固定記憶装置
が存在することになる。

例えば、入力信号によって上限の電圧を下げるべきこと
が示されると、上限の亀圧の記憶位置と試行電圧の記憶
位置を入替る手段が設けられており、これによって上限
の電圧を前の試行電圧まで下げる。同様に下限の電圧を
上げるときには、下限の電圧の記憶位置と試行電圧の記
憶位置を入替し、これによって下限の電圧を前の試行電
圧のレベルに上げる手段が設けられている。従って上限
あるいは下限の記憶位置から新らしい試行電圧が発生さ
れ、そのレベルは現在の上限および下限の電圧の平均に
等しいことになる。ロガリスミツク符号化はスタートパ
ルスが終了してから比較器９２２の出力が“０”状態と
なるまでのクロツクパルスの数を計数することによって
ロガリスミック符号化が行なわれる。

第１図のロガリスミツク符号化方式に従えば、ク。ック
パルスの数を表わすために３ビットの２進符号が発生さ
れる。比較器９２２の出力が“０”になったとき、線形
符号化を開始するための上限と下限の電圧の準備ができ
たことになる。両方のフリップーフロップがセット状態
にあり、上限の電圧ＶＨＩがコンデンサ９３２に、下限
の電圧ＶＬ。

がコンデンサ９３３にあるとしよう。スイッチ９４０，
９４３，９４５および９４６は閉じている。従ってＶＨ
Ｉはスイッチ９４０を通して増幅器９２７の非反転リー
ド９７０に与えられ、ＶＬｏはスイッチ９４３を通して
増幅器９２９の非反転リード９７１に与えられる。抵抗
９３０および９３１の値は等しく、電圧ＶＴ＝ご午ヂ二
を発生するようになっている。ＶＴは閉成されたスイッ
チ９４５および９４６を通してコンデンサ９３４および
９３５に与えられる。Ｖ’〉Ｖｓのときには比較器９２
２の出力が“１’’となってゲート９２６に与えられる
。従って次にクロックパルスが生じたときに、フリツプ
ーフロツプ９４８をリセット状態に切替え、これによっ
てスイッチ９４０，９４５を開き、スイッチ９４１，９
４４を閉じる。フリツプーフロツプ９４８，９４９の出
力特性はたとえ短い時間でも、すべての駆動されるスイ
ッチが同時に閉成するようなことはないようになってい
る。ここでコンデンサ９３４は増幅器９２７の非反転入
力９７川こ上限の電圧を与え、ＶＴはスイッチ９４１を
通じてコンデンサ９３２に接続される。ＶＴの値は先の
ＶＴの値と先の下限の電圧で決まる新らしいレベルにま
でただちに減少する。クロックパルスは充分短くて、比
較器９２２の出力が新らしいＶ丁のレベルに応動して状
態を変化する前に消失するようになっている。さもなけ
れば状態の変価が生じて不充分な内にフリップーフロッ
プ９４９が反転してしまうことになる。Ｄ／Ａ変換器の
プロセスにおいては、論理パッケージ９０１は第５図に
関連して述べたようなディジタル入力信号に応じて、ク
ロツク周波数に同期して第６図に示した再分配制御信号
を発生する。

スイッチ９０５はＤ／Ａ入力に接続されており、これに
よってゲート９２１および９２６がクロックパルスに関
連して再分配制御信号が、Ａ／○変換プロセスの場合と
同様にフリップーフロップ９４８および９４９をトグル
する。各々の復合サイクルの終りにおける電圧Ｖ丁の値
はディジタル入力信号と等価なアナログ電圧である。以
上本発明の特定の実施例について述べたが、本発明の精
神と範囲を逸脱することがなく、種々の変更が可能であ
ることが理解されよう。

本発明を要約すれば次の通りである。

‘１｝ アナログ電圧がとる可能性があるレベルを取り
かこむ上限および下限の電圧をはじめに規定する手段と
、２進ディジタル表示に応動して限界電圧の内の選択さ
れたもの大きさを変更する手段とを含むアナログ電圧と
２進ディジタル表示の相関をとる回路である。

‘２１ 前記第‘１項に記載の回路において、該変更手
段は、該２進ディジタル表示の一方の状態に応動して下
限の電圧の大きさを変更する手段と、該２進ディジタル
表示の他方の状態に応動して上限の電圧の大きさを変更
する手段とを含み、これによって上限および下限の電圧
がアナログ電圧に収束するようになった回路である。

‘３’前記第２｝項に記載の回路において、該変更手段
はさらに該上限の電圧と該下限の電圧の平均である試行
電圧を決定する手段と、それに従って該限界電圧を調整
する手段とを含み、これにより該上限および下限の電圧
は２進的に減少するステップでアナログ電圧に収束する
ようになった回路である。

■ 前記第（乳項に記載の回路において、議決定手段は
１対のコンデンサを含み、その容量値は本質的に等しく
、上限および下限の電圧を保持することができ、さらに
その間で電荷を転送するために該コンデンサを相互接続
する手段とを含む回路である。

‘５）前記第【３｝項に記載の回路において、該２進デ
ィジタル表示は該試行電圧と該アナログ電圧の間の比較
の２進出力であり、該一方の状態は試行電圧がアナログ
電圧より大きいときの出力であり、該他方の状態は試行
電圧がアナログ電圧以下であるときの出力であり、これ
によってアナログディジタル変換が行なわれるようにな
った回路である。

【６’前記第【３｝項に記載の回路において、該ディジ
タル表示は複数個の予め決められた２進状態であり、こ
れによってディジタルアナログ変換が行なわれるように
なった回路である。

‘７ー 前記第糊項に記載の回路において、該調整手段
は試行電圧の大きさと限界電圧の内の選択されたものの
大きさを比較する手段を含み、さらに該比較手段に応動
して限界電圧の内の選択された方の大きさを調整する定
電流発生器を含み、該選択は２進ディジタル表示の状態
に従って行なわれるようになった回路である。

‘８｝ 前記第｛３｝項に記載の回路において、該調整
手段は本質的に単位利得を有し、ゼロオフセットで比較
的高い入力インピーダンスを有する１対のバッファ増幅
器を含んで該限界電圧と判定手段を相互接続し、これに
よって該限界電圧の大きさは判定手段が試行亀圧を判定
したときにも変化しないようになっている。

■ 前記第側項に記載の回路において、該バッファ増幅
器は各々がソース、ドレィンおよびゲ−ト端子を含み、
電池電流がソース回路の定電流発生器によって決定され
る割合でドレィン端子に供給されるようなソースフオロ
ワとして動作する電界効果トランジスタを含み、該割合
は入力ゲート端子と出力ソース端子の間にゼロオフセッ
ト電圧を与えるよう調整できるようになった回路である
。

００ アナログ電圧と複数個の２進状態との間の関連を
求めるディジタルアナログ変換器において、該アナログ
電圧は初期に所定の最大および最小のレベルに設定され
る上限の電圧と下限の電圧の間にあり、該上限および下
限の電圧に応敷して周期的にその大きさを平均化して試
行電圧を形成する手段と、２進状態に応動して、試行電
圧の大きさに該下限の電圧の大きさを上げたり、該上限
の電圧の大きさを下げたりする手段とを含む。

（１１）アナログ電圧複数個の２進状態の間の関連を求
めるアナログディジタル変換器において、該アナログ電
圧は初期に所定の最大および最小のレベルに設定される
上限の電圧と下限の電圧の間にあり、該上限および下限
の電圧に応動して周期的にその大きさを変更して試行電
圧を形成する手段と、アナログ電圧の大きさと試行電圧
の大きさを比較して比較の結果に従って２進状態を発生
する手段と、２進状態に応動して試行電圧の大きさに該
下限の電圧の大きさを上げたり、該上限の電圧の大きさ
を下げたりする手段とを含む。

（１２）アナログ電圧がとる可能性があるアナログ電圧
の任意のレベルを取かこむ上限および下限の電圧を初期
に規定する手段を含むアナｏグ電圧と２進ディジタル表
示を関連させる回路において、上限の電圧、下限の電圧
および試行電圧を蓄積する手段と、２進ディジタル表示
に応動して対の一方に試行電圧を含むように該蓄積され
た電圧の対を選択する手段と、選択された電圧の平均値
として新らしい試行電圧を決定する手段を含み、これに
よって試行電圧は２進的に減少するステップでアナログ
電圧に収束するようになっている。

（１３）前記第（１２）項に記載の回路において該決定
手段は該選択された電圧を電気的に相互接続し、これに
よって該新らしい試行電圧を形成する手段を含む。

（１４）前記第（１３）項に記載の回路において、該相
互接続手段はその抵抗値が本質的に等しい１対の抵抗を
含む。

（１５）離散的な２進状態に応動して上限と下限の電圧
の間にあるアナログ電圧レベルに上限と下限の電圧を収
束させる方法において、該方法は、一方の２進状態に応
動して該上限電圧と該下限電圧の間の差の半分に等しい
だけ該上限の軍圧を低下させ、他方の２進状態に応動し
て該上限電圧と該下限電圧の間の差の半分に等しいだけ
該下限の電圧を上昇させる段階を含む。

（１６）前記第（１５）項に記載の方法は、さらに上限
および下限の電圧を平均化して試行電圧を形成し、アナ
ログ電圧と試行電圧の相対的な大きさを比較して試行電
圧がアナログ電圧より大であれば一方の２進状態を生じ
、試行電圧がアナログ電圧より４・であれば他方の２進
状態を生ずる段階を含む。

（１７）離散的な２進状態に応動して上限および下限の
電圧レベルの間にあるアナログ電圧に対して、上限およ
び下限の電圧の平均を表わす試行電圧を収束させる方法
において、該方法は、上限の電圧、下限の電圧および試
行電圧を蓄積し、離散的２進状態に応動して対の一方に
試行電圧を含む一対の蓄積電圧を選択し、選択された電
圧の大きさを平均して新らしい試行電圧を形成する段階
を含む。

（１８）前罰Ｘ１７）項に記載の方法において、該方法
はさらに、アナログ電圧と試行電圧の相対的大きさを比
較して、試行電圧がアナログ電圧より大であるときには
一方の２進状態を生じ、試行電圧がアナログ電圧より小
であるときには他方の２進状態を生ずる段階を含む。

【図面の簡単な説明】

第１図は折線近似ロガリスミック圧伸の特性を示すグラ
フ、第２図は第１図のグラフの一部を拡大したもの、第
３図は本発明の第１の図示の実施例であるスプリット差
コデックと呼ぶ方式の図、第４図は本発明の第２の図示
の実施例である３重バッファコデックと呼ぶ方式の図、
第５図は本発明の第３の図示の実施例であるクロスドデ
バィダコデックと呼ぶ方式の図、第６図は種々のコデゾ
クに関連したある種の波形を示すタイミング図、第７図
はロガリスミック符号信号を発生し、これを直列ディジ
タル出力路に入れる回路の構成例、第８図は第５図に示
したコデックに関連して使用されるようなラッチ付き比
較回路の図、第９図は本発明の第４の図示の実施例であ
るフリップーフロップ容量性交換コデックの図である。 〔主要部分の符号の説明〕請求範囲中の名称 符 号
明細書中の名称第１のコンデンサ ３３０ コンデ
ンサ第２のコンデンサ ３３１ 〃 第３のコンデンサ ３３２ 〃 第４のコンデンサ ３３３ ″ 第１の装置 ３５０ スイッチ第２の装置
３５１ 〃 第３の装置 ３５２ 〃 第４の装置 ３５４ 〃 処理装置 ３０４ 処理装置タイミングメ
カニズム ３０２ クロツクデイジタル入力信号 ３
４０ ディジタル入力比較器信号 ３４１
比較器状態アナログ入力信号 ３５３ アナログ入
力ディジタル出力信号 ３４２ ディジタル出力アナ
ログ出力信号 ３４３ アナログ出力「′Ｇ ／〆
′Ｇ ど ‘＾６．Ｊ ‘′Ｇ ７ ‘′Ｇ ３ ′′Ｇ．◆ ‘ソＧ ５ ‘／Ｇ ６ ‘′Ｇ 夕

Claims (1)

1. 【特許請求の範囲】 １ アナログ電圧をデイジタル信号に変換し、デイジタ
   ル信号をアナログ電圧に変換するための変換器において
   、 該アナログ電圧の任意の大きさを包含することがで
   きる上限および下限電圧の初期設定を行ない、該上限お
   よび下限電圧の選択された１つの電圧の大きさを修正す
   るための回路と、 タイミング信号を発生するためのタ
   イミング機構と、 デイジタル入力端子およびデイジタ
   ル出力端子を備え、 前記タイミング信号に応動して前
   記回路を制御する処理装置とからなり、 前記回路は、 前記上限および下限電圧に対応する第１および第２電
   圧と、 電圧を蓄積するための第１（例えば３３０）お
   よび第２（例えば３３１）のコンデンサと、アナログ入
   力端子に与えられるアナログ電圧を前記第１と第２のコ
   ンデンサに蓄積された大電圧の平均値である試行電圧と
   比較し、当該比較結果を表わす出力する比較器と、 前
   記第１および第２の電圧をそれぞれ前記第１および第２
   のコンデンサに蓄積するために、該電圧とコンデンサ間
   のそれぞれの経路を閉成するための第１のスイツチ（例
   えば３５４および３５５）と、 前記第１のコンデンサ
   および第２のコンデンサの間に接続され、当該コンデン
   サに蓄積された電圧の再分配を行うために当該２つのコ
   ンデンサ間の経路を閉成するための第２のスイツチ（例
   えば３５２）とを含み、 前記処理装置（例えば３０４
   ）は、タイミング機構（例えば３０３）からのタイミン
   グ信号に応動して前記第１のスイツチ（例えば３５４，
   ３５５）を制御して第１および第２のコンデンサへの経
   路を閉成して第１および第２の電圧を蓄積し、該第２の
   スイツチ（例えば３５２）を制御して前記コンデンサ間
   の経路を閉成して当該２つのコンデンサの接続位置に試
   行電圧を発生させ、該処理装置は前記デイジタル入力端
   子に印加されるデイジタル入力信号または比較器信号に
   応動してスイツチ（例えば３５７と３６０または３５９
   と３６１）を制御することにより前記第１または第２の
   電圧を試行電圧で置き換え、 比較器に与えられるアナ
   ログ入力信号に対応して処理装置からデイジタル出力端
   子に与えられるデイジタル出力信号は比較器の連続した
   出力状態であり、 処理装置に与えられるデイジタル入
   力信号に対応して比較器からのアナログ出力信号は試行
   電圧の最終電圧であるようにしたことを特徴とする変換
   器。 ２ 特許請求の範囲第１項に記載の変換器において、
   該第１および第２のコンデンサは本質的に等しい大きさ
   を持つ容量値を持つことを特徴とする変換器。 ３ 特許請求の範囲第１項に記載の変換器において、
   入力信号はアナログ信号で出力信号は入力アナログ信号
   を表わすデイジタル信号であるとする変換器において、
   該第１のスイツチ（例えば３５４，３５５）は第１（
   Ｖ＿Ｈ＿Ｉ）および第２（Ｖ＿Ｌ＿Ｏ）の電圧が第１（
   例えば３３０）および第２（例えば３３１）のコンデン
   サに蓄積されるようになし、 該第２のスイツチ（例え
   ば３５２）は第１および第２のコンデンサに蓄積された
   電圧を再分配して試行電圧を発生し、 比較器は試行電
   圧を入力アナログ信号と比較して極性信号を発生し、
   処理装置は極性信号に応動して装置を制御して第１およ
   び第２の電圧のいずれかを試行電圧でおきかえ、 デイ
   ジタル出力信号は連続した極性信号から形成されること
   を特徴とする変換器。