JP2003526985A - 改良された電流ステアｄ／ａ変換 - Google Patents

改良された電流ステアｄ／ａ変換

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JP2003526985A
JP2003526985A JP2001566275A JP2001566275A JP2003526985A JP 2003526985 A JP2003526985 A JP 2003526985A JP 2001566275 A JP2001566275 A JP 2001566275A JP 2001566275 A JP2001566275 A JP 2001566275A JP 2003526985 A JP2003526985 A JP 2003526985A
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アンデルソン、オラ
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テレフオンアクチーボラゲツト エル エム エリクソン
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Abstract

(57)【要約】 本発明は、電流ステアＮビットＤ／Ａ変換器を使用する方法とＤ／Ａ変換器とに関し、前記変換器は、共通出力に接続可能なＮ個の２進重み付け電流源ＳＩk（ｋ＝０，１，…，Ｎ−１）を含む。各電流源ＳＩkは、並列に接続された等しい大きさの２k個の単位電流源ＳＩunitを含む。ここで、ディジタル入力ビットｂi（ｉ＝０，１，…，Ｎ−１であり、ｂN-1は最上位ビット（ＭＳＢ）である。）は、どの電流源ＳＩk（ｋ＝０，１，…，Ｎ−１）が出力に接続されるかを決定する。本発明の機能は、Ｄ／Ａ変換中に、最大電流源ＳＩN-1からの電流ＩN-1を電流Ｉ〜N-1に置換し、ここでＩ〜N-1＝Ｉ0＋Ｉ1＋Ｉ2＋…＋ＩN-2＋Ｉunitである。この式で、Ｉkは電流源ＳＩkからの電流であり、Ｉunitは追加の単位電流源からの電流である。

Description

【発明の詳細な説明】
【０００１】 （発明の技術分野） 本発明は、一般的には、改良された電流ステア（current-steering）Ｄ／Ａ変
換に関し、特に、電流ステアＤ／Ａ変換器を使用する改良された方法とＤ／Ａ変
換器とに関する。本発明の方法および変換器は、特に、Ｄ／Ａ変換器の線形的階
層電流源不整合による決定論的誤差の補償を含む。
【０００２】 （関連技術および発明の背景の説明） Ｄ／Ａ変換器は、一般的には、ＣＭＯＳ技術により製造された集積回路で使用
されるが、他の型式の技術でも使用されている。
【０００３】 Ｄ／Ａ変換器は各種の方法で実現可能である。技術および精度の理由から、多
くの変換器は、出力が変換器の出力または基準端子に向けられる並列接続電流源
を使用する。電流源は、通常、出力トランジスタが全て同じであることが望まし
い複数個の電流ミラーにより形成される。
【０００４】 そのようなＤ／Ａ変換器は、例えば米国特許第５，８７０，０４４号、米国特
許第５，１６２，８００号、米国特許第５，８７０，０４４号および米国特許第
５，１０５，１９３号に記載されている。
【０００５】 電流源間の不整合は、高速および高分解能の応用のための電流ステアＤ／Ａ変
換器では重大な問題である。現在、この問題を解決するために、複雑なレイアウ
ト方式やランダム化技術若しくは動的要素整合（ＤＥＭ）技術が使用されている
。
【０００６】 （発明の要約） したがって、本発明の目的は、共通出力に接続可能な、Ｎ個の２進重み付け電
流源ＳＩk（ｋ＝０，１，…，Ｎ−１）を含む電流ステアＮビットＤ／Ａ変換器
を使用する方法であって、各電流源ＳＩkが、並列に接続された等しい大きさの
２k個の単位電流源ＳＩunitを含み、ディジタル入力ビットｂi（ｉ＝０，１，…
，Ｎ−１，ｂN-1は最上位ビット（ＭＳＢ）である）が、どの電流源ＳＩk（ｋ＝
０，１，…，Ｎ−１）を出力に接続させるべきかを決定して、上述したような電
流源間の不整合の問題を解決するか少なくとも減少する方法を提供することにあ
る。
【０００７】 この観点から、本発明の特別の目的は、簡単、高速、正確、精密、効率的、信
頼可能かつ実装が容易で特に低コストであるそのような方法を提供することにあ
る。
【０００８】 本発明の他の目的は、最小数の部品を使用して実現できるそのような方法を提
供することにある。
【０００９】 その他の中でもこれらの目的は、本発明の第１の態様によると、Ｄ／Ａ変換中
に、最大電流源ＳＩN-1からの電流ＩN-1が電流
【外１８】 に置き換えられる方法によって達成される。 ここで、
【数１１】 であり、Ｉkは電流源ＳＩkからの電流であり、Ｉunitは付加単位電流源からの電
流である。
【００１０】 この方法は、最大電流源ＳＩN-1からの電流ＩN-1を補償するだけであるため、
単純ＭＳＢ（最上位ビット）較正と呼ばれる。この方法は、好ましくは、Ｄ／Ａ
変換器がＤ／Ａ変換前に較正されるように実現される。較正は、電流ＩN-1と電
流
【外１９】 とを測定することと、測定された電流間の電流差ΔＩを形成し記憶することとを
含む。変換中に実行される置換は、最大電流源の電流ＩN-1から電流差ΔＩを減
算することによって電流
【外２０】 を形成することを含む。
【００１１】 中でも上述した目的は、本発明の第２の態様によると、Ｄ／Ａ変換中にｃ個の
最大電流源ＳＩN-1，ＳＩN-2，…，ＳＩN-c（ｃは１よりも大きい整数）からの
電流ＩN-1，ＩN-2，…，ＩN-cが電流
【外２１】 に置き換えられる方法によって達成される。ここで、
【数１２】 である。この式で、Ｉkは電流源ＳＩkからの電流であり、Ｉunitは追加の単位電
流源からの電流である。この方法は、ｃ個の最大電流源ＳＩN-1，ＳＩN-2，…，
ＳＩN-cからの電流ＩN-1，ＩN-2，…，ＩN-cを補償するので、一般化ＭＳＢ較正
と呼ばれている。
【００１２】 本方法は本発明の第１の態様の方法と同様に実現されるが、好ましくは、本方
法はＤ／Ａ変換前の以下の較正処理により実現される。 電流ＩN-1，ＩN-2，…，ＩN-cおよび電流
【外２２】 が測定される。 −電流差
【数１３】 が形成される。 −電流差
【数１４】 がΔＩN-1の一部分として与えられる。
【００１３】 置換は、変換中、各電流ＩN-1，ＩN-2，…，ＩN-cから各電流差ΔＩN-1，ΔＩ N-2 ，…，ΔＩN-cを減算することによって各電流
【外２３】 が形成されることを含む。
【００１４】 好ましくは、前記一部分はＮ個の２進重み付け電流源間の相対不整合の以前の
知識から与えられる。
【００１５】 本発明の他の目的は、各々がディジタル入力ビットｂi（ｉ＝０，１，…，Ｎ
−１であり、ｂN-1は最上位ビット（ＭＳＢ）である）を受取るＮ個のディジタ
ル入力と、アナログ出力と、該アナログ出力に接続可能なＮ個の２進重み付け電
流源ＳＩk（ｋ＝０，１，…，Ｎ−１）であって、各電流源ＳＩkが、並列に接続
された等しい大きさの２k個の単位電流源ＳＩunitを含む、Ｎ個の２進重み付け
電流源ＳＩkとを含み、ディジタル入力ビットが、どの電流源ＳＩk（ｋ＝０，１
，…，Ｎ−１）がアナログ出力に接続されるべきかを指示する、電流ステアＮビ
ットＤ／Ａ変換器であって、本発明の第１および第２の態様による方法が実現さ
れる、電流ステアＮビットＤ／Ａ変換器を提供することにある。
【００１６】 したがって、本発明の第３の態様によれば、追加の単位電流源と最大電流源Ｓ
ＩN-1からの電流ＩN-1を電流
【外２４】 に置換する手段とをさらに含むそのようなＤ／Ａ変換器が提供され、ここで、
【数１５】 であり、Ｉkは電流源ＳＩkからの電流であり、Ｉunitは前記追加の単位電流源か
らの電流である。
【００１７】 本発明の第４の態様によれば、追加の単位電流源と、ｃ個の最大電流源ＳＩN- 1 ，ＳＩN-2，…，ＳＩN-c（ｃは１よりも大きい整数）からの電流ＩN-1，ＩN-2
，…，ＩN-cを電流
【外２５】 に置換する手段とをさらに含むそのようなＤ／Ａ変換器が提供され、ここで、
【数１６】 であり、Ｉkは電流源ＳＩkからの電流であり、Ｉunitは前記追加の単位電流源か
らの電流である。
【００１８】 本発明のＤ／Ａ変換器は上述した電流差を形成する電流ミラーを含み、この差
は、並列に接続されたコンデンサおよび複数のトランジスタを含むネットワーク
に記憶され復元される。複数個のトランジスタは、好ましくは、ＮＭＯＳトラン
ジスタおよびＰＭＯＳトランジスタの両方を含む。また、電流源も、好ましくは
、ＭＯＳトランジスタである。
【００１９】 本発明の主要な利点は、Ａ／Ｄ変換を導入することなく完全にアナログ的に実
行可能である点である。
【００２０】 本発明の更なる特徴およびその利点は本発明の実施例の以下の詳細な説明から
明らかとなる。 本発明は、以下に与えられた本発明の望ましい実施例の詳細な説明および添付
の図１〜図７から完全に理解でき、添付の図１〜図７は、単に図解用に与えられ
たもので、本発明を限定するものではない。
【００２１】 （実施例の詳細な説明） 以下の説明では、説明の都合上かつ限定的な意味ではなく、本発明の完全な理
解を提供するために特定の技術および応用のような具体的な詳細を記載する。し
かしながら、本発明がこれらの具体的な詳細から逸脱した他の実施例でも実施で
きることは当業者には明らかである。他の例では、不要な詳細により本発明の説
明を不明確にしないように、公知の方法および装置の詳細な説明を除いてある。
【００２２】 図１ａに概略的に示すような電流ステアＣＭＯＳ Ｄ／Ａ変換器は、高速およ
び高分解能の応用に適している。基本構造は帰還ループも演算増幅器も必要とせ
ず、したがって、帯域は大きい。全ての電流は抵抗性負荷（通常は、５０オーム
）を通して終端される出力に向けられるため、電力効率は約１００％である。図
１ａに示すようなＮビットＤ／Ａ変換器は、Ｎ個の２進重み付け電流源ＳＩk（
ｋ＝０，１，…，Ｎ−１）を使用することによって構成され、ここで、電流源Ｓ
Ｉkは電流Ｉkを発生する。
【００２３】 整合を改善するために、各電流源ＳＩkは、それぞれ単位電流Ｉunitを発生す
る２k個の並列単位電流源ＳＩunitを使用する。ディジタル入力ビットｂi（ｉ＝
０，１，…，Ｎ−１）はどの電流源を出力に接続するかを選択する。ｂ0は最下
位ビット（ＬＳＢ）であり、ｂN-1は最上位ビット（ＭＳＢ）である。したがっ
て、全出力電流は、次式によって与えられる。
【数１７】 ここで、Ｘ(ｎ)は、サンプリング時間ｎでの２進入力コードＸ(ｎ)＝｛ｂN-1(ｎ
)，…，ｂ0(ｎ)｝である。
【００２４】 重み付け電流源Ｉkに付随する不整合誤差は、図１ｂに示すような並列に接続
されたかつ振幅Δkを有する追加の電流源としてモデル化される。
【００２５】 また、単位電流源は、図２ａに示すように、ｘ方向に２M個の電流源およびｙ
方向に２N-M個の電流源のアレイに配置されている。
【００２６】 不整合誤差のモデル化をここでさらに説明する。上述したように、重み付け電
流源Ｉkに付随する不整合誤差は、並列に接続されたかつ振幅Δkを有する追加の
電流源としてモデル化される。単位電流源は２進重み付け電流源として同じよう
にモデル化され、したがって、誤差電流源と並列の公称電流源は、次式で表され
る。
【数１８】 この記述法では、次式が成り立つ。
【数１９】
【００２７】 エム．ジェー．エム．ペルグロムらの論文「ＭＯＳトランジスタの整合特性」
，固体素子回路のＩＥＥＥジャーナル，第２４巻，第５号，第１４３３−９頁，
１９８９年１０月によると、集積ＭＯＳトランジスタの不整合は２種類のパラメ
ータ変動の効果として見ることができる。第１種のパラメータ変動はトランジス
タ間に相関がないランダムなものであり、第２のパラメータ変動は、酸化物厚お
よびイオン打ち込みなどがしばしばウエハ上に円形分布を示すことから起因する
決定論的変動である。
【００２８】 電流ステアＤ／Ａ変換器の研究（例えば、エッチ．ジェー．ショウウェナーズ
らの論文「ディジタル・オーディオ用の低電力ステレオ１６ビットＣＭＯＳ Ｄ
ＩＡ変換器」，、固体素子回路のＩＥＥＥジャーナル，第２３巻，第６号，第１
２９０−７頁，１９８８年１２月）は、誤差が非常に良い近似でチップ面積に対
して線形に変化することを示している。これがその通りであるものと仮定すると
、誤差源を次式のように表現することができる。
【数２０】 ここで、ｋxおよびｋyは、単位電流源アレイの線形階層化整合特性を記述する定
数である。項（１／２）ｓｇｎ(ａ)および（１／２）ｓｇｎ(ｂ)は、インデック
スａ＝０またはｂ＝０の単位電流源がないことを補償する。式（３）と式（４）
とを組み合わせると、ｋxとｋyで表現されたΔkの値を得ることができる。これ
らの式は、もちろん、どの単位電流源がある２進重み付け電流源を構成するのに
選択されたかに依存する。
【００２９】 図２ｂは、決定論的線形階層化不整合を抑止するのに悪いことが一般的に知ら
れている方式で、６ビットＤ／Ａ変換器用の単位電流源を如何に割り当てるかの
一例を示す。しかしながら、このような配列では、異なるΔkは、少なくともＮ
−Ｍ個のＭＳＢに対して、ＭＳＢの誤差ΔN-1により容易に表現でき、Ｎおよび
Ｍは図２ａのようにインデックス付けされていて、誤差評価を簡単化するために
使用され得るものである。
【００３０】 以下に、本発明の較正技術について、図３および図４を参照して単純ＭＳＢ較
正に関して説明する。
【００３１】 ＭＳＢの多数の単位電源により、これは、多分、最大誤差を有するビットであ
る。単純ＭＳＢ較正の考え方は、この誤差を以下の置換で除去する。
【数２１】 ここで、Ｉunitは、図２ｂに示されたダミー単位電源によって得られる。実際に
は、チップ上でこの目的のために利用可能ないくつかの単位電源がある。
【００３２】 図３ａは、本発明の単純ＭＳＢ較正のないかつ整合特性定数ｋx＝０およびｋy ＝０．１を有する図２ｂの６ビットＤ／Ａ変換器に対するランプ応答の図であり
、また、図３ｂは、本発明の単純ＭＳＢ較正が使用されたときの同じ変換器に対
するランプ応答の図である。
【００３３】 ２N-1−１＝０１１．．．１１binaryと２N-1＝１００．．．００binaryとの間
の遷移における大きな誤差が除去されたとき、Ｄ／Ａ変換器の線形性が非常に増
加していることが分かる。図３ａおよび図３ｂ（異なる傾き）から分かるように
ＭＳＢ較正は利得誤差を導入するが、これはＤ／Ａ変換器の性能には影響しない
。
【００３４】 式（５）の置換は、電流を測定する必要なく実行可能である。ＩN-1および電
流
【外２６】 の両者へのアクセスがあるため、次式で示される電流差ΔＩは図４ａおよび図４
ｂに示すように電流ミラーを使用して構成できる。
【数２２】 電流ΔＩは電流メモリに記憶され、動作中は、ΔＩがＩN-1から減算され、図４
ａおよび図４ｂに示すように、ＭＳＢ電流源の出力を生成する。
【００３５】 この方法の１つの制限は、電流メモリが多分（図６ａおよび図６ｂに示すよう
に）トランジスタの適切なゲート電圧を保持するコンデンサでなければならず、
かつ、このコンデンサは電荷漏れを生じ、ある（例えば、所定の）時間後にＤ／
Ａ変換器を再較正する必要を生じさせることである。
【００３６】 一般化された本発明のＭＳＢ較正技術について、以下に説明する。図３ａおよ
び図３ｂにおいて、単純ＭＳＢ較正技術によるＤ／Ａ変換器の線形性の大きな増
加が分かったが、第２の最上位ビット（ＭＳＢ−１）および第３の最上位ビット
（ＭＳＢ−２）などの遷移にも依然として誤差があり、Ｄ／Ａ変換器の所望の性
能を達成するためにはこれらの誤差も減少しなければならない。ｃ個のビット（
単純ＭＳＢ較正はＣ＝１に対応する。）の較正を仮定すると、式（５）は次式に
一般化される。
【数２３】
【００３７】 図５ａおよび図５ｂには、前と同じＤ／Ａ変換器のランプ応答が示されており
、この場合は、ｃ＝１（図３ｂで示したものと同じ例）およびｃ＝２での較正で
あり、図から分かるように、ＭＳＢとともにＭＳＢ−１を較正することはＤ／Ａ
変換器の線形性をさらに向上させる。
【００３８】 以下に、一般化ＭＳＢ較正を如何に実現するかについての２つの基本概念を説
明する。１つの方法は、ｃ個のＭＳＢを較正するために、図４ａおよび図４ｂと
同じ種類の回路を使用して式（６）のアルゴリズムを実行して異なる
【外２７】 を構成することである。これは、多くの複雑な回路と大きなチップ面積とを消費
し、したがって、上記の不整合モデル化部分で記載したように不整合の知識を使
用することが適切である。線形階層化不整合による誤差はＭＳＢの誤差により表
現できるため、少なくともいくつかのＭＳＢに対する良好な近似として、単純Ｍ
ＳＢ較正で実行したようにこの誤差電流を構成することのみが必要であり、この
電流を使用して全ての他の補償電流を構成する。この一例として、本説明で一例
として前に使用された６ビットＤ／Ａ変換器の２つのＭＳＢを較正する。単位電
源を選択するこの方法では、図３ａで“ｂ”と記されたＭＳＢ−１遷移における
誤差は、図３ａで“ａ”と記されたＭＳＢ遷移における誤差により表現でき、ｂ
＝ａ／４である。式（６）を使用すると、次式を得る。
【数２４】 図６ａおよび図６ｂでは、式（７）の較正を実現する提案された回路が示されて
いる。較正フェーズでは、コンデンサは、４個の左端のＮＭＯＳトランジスタが
電流ａを保持するために充電される。すなわち、これらのトランジスタはそれぞ
れドレイン電流ａ／４を有する。動作フェーズでは、コンデンサは依然として同
じ電荷を保持し、したがって、これらのトランジスタはそれぞれドレイン電流ａ
／４を有する。これらのトランジスタのうちの１個を使用してＩN-2から電流ａ
／４を減算し、かつ、他の５個を使用してＩN-1から電流５ａ／４を減算する。
図６ａおよび図６ｂの回路が動作するためには、“ａ”は正の数でなければなら
ない。“ａ”が負である場合には、較正は、ＮＭＯＳの代わりにＰＭＯＳトラン
ジスタによる同じ回路を使用して実行できる。“ａ”の符号は未知であるため、
１つがＮＭＯＳトランジスタネットワークであり１つがＰＭＯＳトランジスタネ
ットワークである２個の較正ネットワークと、“ａ”の符号（したがって、どち
らの回路を使用するか）を決定する比較器とが必要である。
【００３９】 ここで、異なる値の“ｃ”に対してＭＳＢ較正を使用したＤ／Ａ変換器のシミ
ュレーションから周波数領域での結果が、図７を参照して示される。使用された
Ｄ／Ａ変換器構造は、図２の６ビットＤ／Ａ変換器と同じように構成された１４
ビットＤ／Ａ変換器であり、Ｍ＝８，ｋx＝ｋy＝０．０００１の傾きが適用され
ている（ＬＳＢ／単位電源）。図７では、入力に全振幅の正弦波を与えた異なる
値のＣに対するＤ／Ａ変換器の信号スペクトルが示されている。重要な周波数領
域特性信号対雑音歪率（ＳＮＤＲ）およびスプリアス・フリー・ダイナミックレ
ンジ（ＳＦＤＲ）も図７に示されている。１４ビットＤ／Ａ変換器については、
ＳＮＤＲは量子化雑音により８６ｄＢに制限され、ｃ＝２でＤ／Ａ変換器を較正
することはＳＮＤＲ＝７８ｄＢを与え、これは１２．５ビットの有効ビット数（
ＥＮＯＢ）に対応し、未補償のＤ／Ａ変換器と比較して３ビットの改善である。
【００４０】 この非常に簡単な較正技術により、非常に高性能のＤ／Ａ変換器が達成される
。
【００４１】 本説明に記載されたＭＳＢ較正により、さもなければ使用される複雑な配置方
式，ランダム化またはＤＥＭ技術を使用することなく、Ｄ／Ａ変換器の高性能を
得ることができる。
【００４２】 較正は完全にアナログで実行でき、不整合誤差は本質的にアナログであるため
、Ａ／Ｄ変換器を使用して較正をディジタル領域で実行しないことが好ましい。
なぜなら、これらのＡ／Ｄ変換器は高精度で製造することが困難であり、チップ
上の空間を占有し、電力を消費するからである。
【００４３】 上述したような線形的階層不整合の知識を使用すると、多数ビットの誤差は１
ビット（例えば、ＭＳＢ）の誤差を使用して評価でき、較正回路をさらに簡単化
できる。
【００４４】 提案された較正技術の利点は、相対的に大きなＭＳＢ電流ではなく、相対的に
小さな補償電流を記憶し復元する点である。電流メモリが電荷漏れを生じると、
最悪の場合には未較正の電流ステアＤ／Ａ変換器の性能に到達する。代わりに完
全な較正ＭＳＢ電流が電流メモリに記憶されると、電荷漏れはＤ／Ａ変換器の性
能にはるかに悪い効果を与える。
【００４５】 本明細書で記載された較正技術は、なかでも以下の利点を有する。 ・単純で有効な技術 ・複雑な配置方式，ランダム化またはＤＥＭ技術を必要としない。 ・誤差測定またはＡ／Ｄ変換を必要としない。 ・全ＭＳＢ電流を較正するのではなく相当うまく動作するＤ／Ａ変換器の小補償
電流を較正することにより、不整合または電荷漏れにより較正が失敗したときに
、誤差が小さくなる。
【００４６】 また、電流メモリの電荷漏れは再較正の必要を意味し、不整合も較正回路に影
響する。
【００４７】 本発明は複数の方法で変更できることは明らかである。そのような変更は本発
明の範囲からの逸脱とはみなされない。当業者に明らかなそのような変更はすべ
て添付の特許請求の範囲内に含まれるものである。
【図面の簡単な説明】
【図１ａ】 電流ステアＤ／Ａ変換器を概略的に示す。
【図１ｂ】 対応する整合誤差を有する単位電流源を概略的に示す。
【図２ａ】 決定された方向および位置を有する単位電流源のアレイを概略的に示す。
【図２ｂ】 ６ビットＤ／Ａ変換器の特定ビットへの単位電流源の割当の一例を示す。
【図３ａ】 本発明の単純ＭＳＢ較正のない整合特性定数ｋx＝０およびｋy＝０．１を有す
る図２ｂの６ビットＤ／Ａ変換器のランプ応答の図である。
【図３ｂ】 本発明の単純ＭＳＢ較正を使用したときの同じ変換器のランプ応答の図である
。
【図４ａ】 純粋にアナログ的に単純ＭＳＢ較正を如何に実行するかの一例を概略的に示す
。
【図４ｂ】 Ｄ／Ａ変換中に対応する補償を如何に実行するかを概略的に示す。
【図５ａ，図５ｂ】 本発明の一般化ＭＳＢ較正を使用したときの整合特性係数ｋx＝０およびｋy＝
０．１を有する図２ｂの６ビットＤ／Ａ変換器のランプ応答の図であり、図５ａ
はｃを１に設定したとき（これは単純ＭＳＢ較正と一致する）の一例であり、図
５ｂはｃを２に設定したときの一例である。
【図６ａ】 純粋にアナログ的に一般化ＭＳＢ較正（ｃ＝２）を如何に実行するかの一例を
概略的に示す。
【図６ｂ】 Ｄ／Ａ変換中に対応する補償を如何に実行するかを概略的に示す。
【図７】 異なる数の較正ビット（それぞれ、Ｃ＝０，１，２，３）に対する整合特性定
数ｋx＝０．０００１およびｋy＝０．０００１を有する１４ビットＤ／Ａ変換器
の４個の信号トーン・スペクトルを示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ 【要約の続き】

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 電流ステアＮビットＤ／Ａ変換器を使用する方法であって、 電流ステアＮビットＤ／Ａ変換器が、共通出力に接続可能なＮ個の２進重み付
    け電流源ＳＩk（ｋ＝０，１，…，Ｎ−１）を含み、各電流源ＳＩkが、並列に接
    続された等しい大きさの２k個の単位電流源ＳＩunitを含み、ディジタル入力ビ
    ットｂi（ｉ＝０，１，…，Ｎ−１であり、ｂN-1は最上位ビット（ＭＳＢ）であ
    る）が、どの電流源ＳＩk（ｋ＝０，１，…，Ｎ−１）が前記出力に接続される
    べきかを決定する、方法において、 Ｄ／Ａ変換中に、最大電流源ＳＩN-1からの電流ＩN-1を電流 【外１】 に置換するステップであって、 【数１】 ここで、Ｉkは電流源ＳＩkからの電流であり、Ｉunitは追加の単位電流源からの
    電流である、ステップ、 を含むことを特徴とする、方法。
  2. 【請求項２】 Ｄ／Ａ変換の前にＤ／Ａ変換器を較正するステップであって
    、 該較正するステップが、 電流ＩN-1および電流 【外２】 を測定するステップと、 測定された電流間の電流差ΔＩを生成するステップとを含み、 前記置換するステップが、前記最大電流源の電流ＩN-1から電流差ΔＩを減算
    することによって電流 【外３】 を形成するステップを含む、 請求項１記載の方法。
  3. 【請求項３】 電流差ΔＩが電流ミラーによって生成される、請求項２記載
    の方法。
  4. 【請求項４】 電流差ΔＩが電流メモリに記憶される、請求項２または請求
    項３記載の方法。
  5. 【請求項５】 電流差ΔＩがコンデンサを充電することによって記憶される
    、請求項４記載の方法。
  6. 【請求項６】 前記較正が所定の時間後に繰り返される、請求項２乃至請求
    項５いずれかに記載の方法。
  7. 【請求項７】 前記電流源が集積ＭＯＳトランジスタである、請求項１乃至
    請求項６いずれかに記載の方法。
  8. 【請求項８】 電流ステアＮビットＤ／Ａ変換器を使用する方法であって、 電流ステアＮビットＤ／Ａ変換器が、共通出力に接続可能なＮ個の２進重み付
    け電流源ＳＩk（ｋ＝０，１，…，Ｎ−１）を含み、各電流源ＳＩkが、並列に接
    続された等しい大きさの２k個の単位電流源ＳＩunitを含み、ディジタル入力ビ
    ットｂi（ｉ＝０，１，…，Ｎ−１であり、ｂN-1は最上位ビット（ＭＳＢ）であ
    る）が、どの電流源ＳＩk（ｋ＝０，１，…，Ｎ−１）が前記出力に接続される
    べきかを決定する、方法において、 Ｄ／Ａ変換中に、ｃ個の最大電流源ＳＩN-1，ＳＩN-2，…，ＳＩN-c（ｃは１
    よりも大きい整数）からの電流ＩN-1，ＩN-2，…，ＩN-cを電流 【外４】 に置換するステップであって、 【数２】 ここで、Ｉkは電流源ＳＩkからの電流であり、Ｉunitは追加の単位電流源からの
    電流である、ステップ、 を含むことを特徴とする、方法。
  9. 【請求項９】 Ｄ／Ａ変換の前に前記Ｄ／Ａ変換器を較正するステップを含
    み、 該較正するステップが、 電流ＩN-1，ＩN-2，…，ＩN-cおよび電流 【外５】 を測定するステップと、 次式で示される電流差ΔＩN-1を生成するステップとを含み、 【数３】 前記置換するステップが、各電流ＩN-1，ＩN-2，…，ＩN-cから各電流差ΔＩN -1 ，ΔＩN-2，…，ΔＩN-cを減算することによって各電流 【外６】 を形成するステップを含む、 請求項８記載の方法。
  10. 【請求項１０】 Ｄ／Ａ変換の前に前記Ｄ／Ａ変換器を較正するステップを
    含み、 該較正するステップが、 電流ＩN-1，ＩN-2，…，ＩN-cおよび電流 【外７】 を測定するステップと、 次式で示される電流差ΔＩN-1 【数４】 を生成するステップと、 電流差ΔＩN-1の一部分として、次式で示される電流差ΔＩN-2 【数５】 を与えるステップとを含み、 前記置換するステップが、各電流ＩN-1，ＩN-2，…，ＩN-cから各電流差ΔＩN -1 ，ΔＩN-2，…，ΔＩN-cを減算することによって各電流 【外８】 を形成するステップを含む、 請求項８記載の方法。
  11. 【請求項１１】 前記一部分が、前記Ｄ／Ａ変換器のＮ個の２進重み付け電
    流源間の相対不整合の以前の知識によって与えられる、請求項１０記載の方法。
  12. 【請求項１２】 電流差ΔＩN-1が電流ミラーによって生成される、請求項
    ９乃至請求項１１いずれかに記載の方法。
  13. 【請求項１３】 電流差ΔＩN-1，ΔＩN-2，…，ΔＩN-cが電流メモリに記
    憶される、請求項９乃至請求項１２いずれかに記載の方法。
  14. 【請求項１４】 電流差ΔＩN-1がコンデンサを充電することによって記憶
    される、請求項１３記載の方法。
  15. 【請求項１５】 電流差ΔＩN-1，ΔＩN-2，…，ΔＩN-cが、並列に接続さ
    れたコンデンサ制御トランジスタによって各電流 【外９】 を形成するため復元される、請求項１４記載の方法。
  16. 【請求項１６】 前記トランジスタが、正である電流差ΔＩN-1，ΔＩN-2，
    …，ΔＩN-cに応答するＮＭＯＳトランジスタである、請求項１５記載の方法。
  17. 【請求項１７】 前記トランジスタが、負である電流差ΔＩN-1，ΔＩN-2，
    …，ΔＩN-cに応答するＰＭＯＳトランジスタである、請求項１５記載の方法。
  18. 【請求項１８】 前記較正が所定の時間後に繰り返される、請求項１０乃至
    請求項１７いずれかに記載の方法。
  19. 【請求項１９】 前記電流源が集積ＭＯＳトランジスタである、請求項１０
    乃至請求項１８いずれかに記載の方法。
  20. 【請求項２０】 各々がディジタル入力ビットｂi（ｉ＝０，１，…，Ｎ−
    １であり、ｂN-1は最上位ビット（ＭＳＢ）である）を受取るＮ個のディジタル
    入力と、 アナログ出力と、 該アナログ出力に接続可能なＮ個の２進重み付け電流源ＳＩk（ｋ＝０，１，
    …，Ｎ−１）であって、各電流源ＳＩkが、並列に接続された等しい大きさの２k 個の単位電流源ＳＩunitを含む、Ｎ個の２進重み付け電流源ＳＩkと、 を含み、 前記ディジタル入力ビットが、どの電流源ＳＩk（ｋ＝０，１，…，Ｎ−１）
    が前記アナログ出力に接続されるべきかを指示する、 電流ステアＮビットＤ／Ａ変換器において、 最大電流源ＳＩN-1からの電流ＩN-1を電流 【外１０】 に置換する追加の単位電流源および手段を含み、 【数６】 ここで、Ｉkは電流源ＳＩkからの電流であり、Ｉunitは前記追加の単位電流源か
    らの電流である、 ことを特徴とする、電流ステアＮビットＤ／Ａ変換器。
  21. 【請求項２１】 前記Ｄ／Ａを較正する較正手段をさらに含み、 該較正手段が、 電流ＩN-1および電流 【外１１】 を測定する手段と、 前記測定された電流間の電流差ΔＩを生成する手段とを含み、 前記Ｄ／Ａ変換器が、Ｄ／Ａ変換中に、前記最大電流源の電流ＩN-1から電流
    差ΔＩを減算することによって電流 【外１２】 を形成する手段を含む、 請求項２０記載のＤ／Ａ変換器。
  22. 【請求項２２】 前記生成する手段が電流ミラーを含む、請求項２１記載の
    Ｄ／Ａ変換器。
  23. 【請求項２３】 電流差ΔＩが、特にコンデンサを含む電流メモリに保持さ
    れる、請求項２１または請求項２２記載のＤ／Ａ変換器。
  24. 【請求項２４】 前記電流源が集積ＭＯＳトランジスタである、請求項２０
    乃至請求項２３いずれかに記載のＤ／Ａ変換器。
  25. 【請求項２５】 各々がディジタル入力ビットｂi（ｉ＝０，１，…，Ｎ−
    １であり、ｂN-1は最上位ビット（ＭＳＢ）である）を受取るＮ個のディジタル
    入力と、 アナログ出力と、 該アナログ出力に接続可能なＮ個の２進重み付け電流源ＳＩk（ｋ＝０，１，
    …，Ｎ−１）であって、各電流源ＳＩkが、並列に接続された等しい大きさの２k 個の単位電流源ＳＩunitを含む、Ｎ個の２進重み付け電流源ＳＩkと、 を含み、 前記ディジタル入力ビットが、どの電流源ＳＩk（ｋ＝０，１，…，Ｎ−１）
    が前記アナログ出力に接続されるべきかを指示する、 電流ステアＮビットＤ／Ａ変換器において、 ｃ個の最大電流源ＳＩN-1，ＳＩN-2，…，ＳＩN-c（ｃは１よりも大きい整数
    ）からの電流ＩN-1，ＩN-2，…，ＩN-cを電流 【外１３】 に置換する追加の単位電流源および手段を含み、 【数７】 ここで、Ｉkは電流源ＳＩkからの電流であり、Ｉunitは前記追加の単位電流源か
    らの電流である、 ことを特徴とする、電流ステアＮビットＤ／Ａ変換器。
  26. 【請求項２６】 前記Ｄ／Ａ変換器を較正する較正手段をさらに含み、 該較正手段が、 電流ＩN-1，ＩN-2，…，ＩN-cおよび電流 【外１４】 を測定する手段と、 次式で示される電流差ΔＩN-2 【数８】 を生成する手段とを含み、 前記置換する手段が、各電流ＩN-1，ＩN-2，…，ＩN-cから各電流差ΔＩN-1，
    ΔＩN-2，…，ΔＩN-cを減算することによって各電流 【外１５】 を形成する手段を含む、 請求項２５記載のＤ／Ａ変換器。
  27. 【請求項２７】 前記Ｄ／Ａ変換器を較正する手段を含み、 該較正手段が、 電流ＩN-1，ＩN-2，…，ＩN-cおよび電流 【外１６】 を測定する手段と、 次式で示される電流差ΔＩN-1 【数９】 を生成する手段と、 電流差ΔＩN-1の一部分として、次式で示される電流差 【数１０】 を与える手段とを含み、 前記置換する手段が、各電流ＩN-1，ＩN-2，…，ＩN-cから各電流差ΔＩN-1，
    ΔN-2，…，ΔＩN-cを減算することによって各電流 【外１７】 を形成する手段を含む、 請求項２５記載のＤ／Ａ変換器。
  28. 【請求項２８】 前記一部分を与える手段が、Ｎ個の２進重み付け電流源間
    の相対不整合の以前の知識によって構成される、請求項２７記載のＤ／Ａ変換器
    。
  29. 【請求項２９】 前記生成する手段が電流ミラーを含む、請求項２６乃至請
    求項２８いずれかに記載のＤ／Ａ変換器。
  30. 【請求項３０】 前記形成する手段が、並列に接続されたコンデンサおよび
    複数のトランジスタを含む、請求項２６乃至請求項２９いずれかに記載のＤ／Ａ
    変換器。
  31. 【請求項３１】 前記トランジスタがＮＭＯＳトランジスタを含む、請求項
    ３０記載のＤ／Ａ変換器。
  32. 【請求項３２】 前記トランジスタがＰＭＯＳトランジスタを含む、請求項
    ３０または請求項３１記載のＤ／Ａ変換器。
  33. 【請求項３３】 前記電流源が集積ＭＯＳトランジスタである、請求項２５
    乃至請求項３２いずれかに記載のＤ／Ａ変換器。
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