JP2018098788A - 逐次比較レジスタ型ad変換器における利得較正方法、及び逐次比較レジスタ型アナログデジタル変換器 - Google Patents
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Abstract
Description
(1)各段のDACは互いに較正する必要がある。
(2)増幅器は、較正する必要があるオフセットを有することができる。
(3)各段のADCの比較器をオフセットすることができる。
(4)増幅器は、較正する必要がある利得誤差を有することができる。
しかしながら、既知の較正プロセスでは、SARADCの通常の動作を停止させる必要がある。このように、SARADCは入力信号を連続的に変換することができない。別の利点は、既知の較正プロセスが、環境影響による経時変化を考慮していないことである。
前記目的は、SARADCにおける以下の利得較正方法によって達成され、前記方法は、
a)第1段のADCが、アナログ入力信号に対応するデジタル信号の複数の最上位ビットを決定するステップと、
b)利得モジュールが、第1段のADCから出力された残差信号を増幅するステップと、
c)第2段のADCが、アナログ入力信号に対応するデジタル信号の複数の最下位ビットを決定するステップと、
d)前記アナログ入力信号(VIN)から決定されたバイナリコードが少なくとも1つのトリガコードと一致するか否かを検出するステップと、
e)少なくとも1つのトリガコードに対応する少なくとも1つの設定コードを用いて、前記第1段のADCにおける較正残差信号と、第2段のADCにおける較正ビットとを決定するステップと、
f)デジタル信号の最下位ビット及び較正ビットを解析するステップと、
g)前記解析から、前記利得モジュールにおける利得誤差の存在の表示を決定するステップと、
h)利得誤差の存在が決定されたときに、利得モジュールにおける利得誤差を較正するステップとを含む。
最下位ビットと較正ビットの両方の値が「0」であるときに、利得モジュールに利得誤差の存在を示さず、
最下位ビットと較正ビットの両方の値が「1」であるときに、利得モジュールに利得誤差の存在を示さず、
最下位ビットの値が「0」でありかつ較正ビットの値が「1」であるときに、利得モジュールにおける利得誤差の存在を上方較正で示し、
最下位ビットの値が「1」でありかつ較正ビットの値が「0」であるときに、利得モジュール内に利得誤差の存在を下方較正で示すステップを含む。
アナログ入力信号に対応するデジタル信号の複数の最上位ビットを決定し、前記デジタル信号の複数の最下位ビットに対応する残差信号を出力するように構成された第1段のADCと、
前記第1段のADCから出力された残差信号を受信し、残差信号を増幅して出力する利得モジュールと、
増幅された残差信号を受信し、増幅された残差信号から入力アナログ信号に対応するデジタル信号の複数の最下位ビットを決定するように構成された第2段のADCと、
前記第1段のADC、前記利得モジュール、及び前記第2段のADCを制御するように構成された制御モジュールとを備え、
前記制御モジュールは、
入力されたアナログ信号に対応するデジタル出力信号を出力し、
少なくとも1つのトリガコードを格納し、
アナログ入力信号から決定されたバイナリコードが少なくとも1つのトリガコードと一致するか否かを検出し、
少なくとも1つのトリガコードに対応する少なくとも1つの設定コードを、較正残差信号を決定するようにさらに構成された第1段のADC、並びに、較正ビットを決定するようにさらに構成された第2段のADCに提供し、
デジタル信号の最下位ビット及び較正ビットを解析し、
前記解析から、前記利得モジュールにおける利得誤差の存在の指示子を決定し、
前記利得誤差の存在が決定された場合、利得モジュールにおける較正利得誤差を開始するように構成される。
第1の増幅器と、
第2の増幅器と、
第1の増幅器と第2の増幅器との間の第1のスイッチと、
第2の増幅器の後段の第2のスイッチとを備え、
前記制御モジュールは、較正残差信号を、第1のスイッチの後段のコンデンサに一時的に格納することを、前記第2段のADCが最下位ビットを決定するまで繰り返すように、第1のスイッチ及び第2のスイッチを制御する。
最下位ビットと較正ビットの両方の値が「0」であるときに、利得モジュールに利得誤差の存在を示さず、
最下位ビットと較正ビットの両方の値が「1」であるときに、利得モジュールに利得誤差の存在を示さず、
最下位ビットの値が「0」でありかつ較正ビットの値が「1」であるときに、利得モジュールにおける利得誤差の存在を上方較正で示し、
最下位ビットの値が「1」でありかつ較正ビットの値が「0」であるときに、利得モジュールにおける利得誤差の存在を下方較正で示す。
本開示は、特定の実施形態に関して、及び特定の図面を参照して説明されるが、本開示はそれに限定されず、請求項によってのみ限定される。記載された図面は概略的なものに過ぎず、限定的ではない。図面において、要素のいくつかのサイズは、説明のために誇張されており、縮尺通りに描かれていない場合がある。寸法及び相対的な寸法は、本開示の実施のための実際の縮小に必ずしも対応していない。
(1)SARADC210,220間のDACミスマッチ誤差;
(2)利得モジュール230のプロセス、電圧及び温度(PVT)変動に起因する増幅器利得誤差;及び
(3)比較器216,226のオフセット誤差。
VRES=VIN−VMSB、及び
V* RES=VIN−V* MSB
VRES2=Gain*VRES−VLSB、及び
V* RES2=Gain*V* RES−V* LSB
これらの式を組み合わせると、次式を得る。
=Gain*(VMSB−V* MSB)−(V* LSB−VLSB)
(2)
=(MSB2nd/LSB1st)*(VMSB−V* MSB)−(V* LSB−VLSB)
(3)
プリセットコードCDET=1000000 0XXXXXXX
ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示す。この実施形態では、第1のSARADC210は、7ビットデジタルコードCMSBを使用して7つの比較を行って、入力信号VINに対応するデジタル信号の7ビットを決定する一方、第2のSARADC220は、8ビットデジタルコードCLSBを使用して、従って8つの比較を実行する。上記のように、段間の冗長性のために、第1のSARADC210のLSBは、第2のSARADC220のMSBに直接リンクされる。この特定コードCDETが入力信号VINの変換中に遭遇すると、検出モジュール243は、DACミスマッチ較正モジュール244を起動し、C* MSB=0111111を第1のDACに入力する。この較正コードに基づいて、較正残差信号V* RESが生成される。第2のSARADC220が入力信号VINに対応するデジタルコードの最後のLSBを決定した後、DACミスマッチ較正モジュール244は、較正コードC* LSB=1YYYYYYYを第2のDACに入力し、ここで、Yは、第2のSARADC220によって決定されたバイナリ値を示す。これらのバイナリコードに基づいて、理想的には、利得誤差とオフセット誤差が正しく較正されていると仮定すると、次式を得る。
VMSB−V* MSB=LSB1st、及び
V* LSB−VLSB=MSB2nd
このことは、V* RES2−VRES=0であることを示す。
CDET=0100000 0XXXXXXX、及び
C* DET=0011111 1YYYYYYY
である。ここで、C* DETは、第1のDACの第2のキャパシタ214bのための、CDETに対する事前に設定された較正応答コードである。第1のDACの第3のキャパシタ214cのために、
CDET=0110000 0XXXXXXX、及び
C* DET=0101111 1YYYYYYY
である。
第1のDACの第4のキャパシタ214dのために、
CDET=0111000 0XXXXXXX、及び
C* DET=0110111 1YYYYYYY
である。
第1のDACの第5のキャパシタ214eのために、
CDET=0111100 0XXXXXXX、及び
C* DET=0111011 1YYYYYYY
などである。
ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示し、Yは第2のSARADC220によって決定されたバイナリ値を示す。
(4)
CDET=1001000 1XXXXXXX、及び
C* DET=1001001 0YYYYYYY。
ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示し、Yは第2のSARADC220によって決定されたバイナリ値を示す。これらのコードの場合において、利得誤差がなければ同一のアナログ値が得られることが予想される。
しかしながら、他のプリセットコードも可能であり、例えば、
CDET=ZZZZZ01 1XXXXXXX、及び
C* DET=ZZZZZ10 0YYYYYYY
である。ここで、Xは、第2のSARADC220によってまだ決定されていないバイナリ値を示し、Yは、第2のSARADC220によって決定されたバイナリ値を示し、Zは未指定の2進数を示す。CDETとC* DETの選択における唯一の他の制限は、それらがDACミスマッチ較正をトリガするプリセットバイナリコードと一致してはならないことである。
VRES2=Gain*(VIN+V2)−VLSB−V3
V* RES2
=Gain*(−VIN+V2)−V* LSB−V3
これにより、次式が導かれる。
(5)
Claims (15)
- 逐次近似レジスタ型アナログデジタル変換器であるSARADC(200;700)における利得較正方法であって、
a)アナログ入力信号(VIN)に対応するデジタル信号(COUT)の複数の最上位ビット(BMSB)を決定する第1段のADC(210;710)と、
b)第1段のADC(210;710)から出力される残差信号(VRES)を増幅する利得モジュール(230;730)と、
c)アナログ入力信号(VIN)に対応するデジタル信号(COUT)の複数の最下位ビット(BLSB)を決定する第2段のADC(220;720)とを備えたSARADC(200;700)における利得較正方法において、
前記方法はさらに、
d)前記アナログ入力信号(VIN)から決定されたバイナリコードが少なくとも1つのトリガコードと一致するか否かを検出するステップと、
e)前記少なくとも1つのトリガコードに対応する少なくとも1つの設定コードを使用して、前記第1段のADC(210;710)の較正残差信号(V* RES)及び前記第2段のADC(220;720)の較正ビット(B* LSB)を決定するステップと、
f)デジタル信号(COUT)の最下位ビット及び較正ビット(B* LSB)を解析するステップと、
g)前記解析から、前記利得モジュール(230;730)における利得誤差の存在の表示を決定するステップと、
h)利得誤差の存在が決定されたときに、利得モジュール(230;730)における利得誤差を較正することを特徴とするSARADC(200;700)における利得較正方法。 - 前記ステップe)はさらに、アナログ入力信号(VIN)と少なくとも1つの設定コードの一部を表すアナログ信号(V* MSB)との間の差を計算することによって、較正残差信号(V* RES)を決定するステップを含むことを特徴とする請求項1に記載の方法。
- 前記ステップe)はさらに、増幅された較正残差信号(V* AMP)を、前記少なくとも1つの設定コードの一部を表す別のアナログ信号(V* LSB)と比較することによって、較正ビット(B* LSB)を決定するステップを含むことを特徴とする請求項1又は2に記載の方法。
- 前記ステップe)はさらに、前記利得モジュール(230;730)が較正残差信号(V* RES)を一時的に記憶することを最下位ビットが決定されるまで繰り返すステップを含むことを特徴とする請求項1〜3のうちのいずれか1つに記載の方法。
- 前記ステップg)はさらに、最下位ビットと較正ビット(B* LSB)が異なるか否かを決定して利得モジュール(230;730)における利得誤差の存在を示すステップを含むことを特徴とする請求項1〜4のうちのいずれか1つに記載の方法。
- 前記ステップg)はさらに、最下位ビットの値を決定するステップを含み、前記値が1の値を有するときに下方較正を示し、前記値が0の値を有するときに上方較正を示すことを特徴とする請求項5に記載の方法。
- 前記ステップg)はさらに、最下位ビット及び較正ビット(B* LSB)の値を決定することを含み、
最下位ビットと較正ビット(B* LSB)の両方の値が0であるときに、前記利得モジュール(230;730)における利得誤差の存在を示さず、
最下位ビットと較正ビット(B* LSB)の両方の値が1であるときに、前記利得モジュール(230;730)における利得誤差の存在を示さず、
最下位ビットの値が0でありかつ較正ビット(B* LSB)の値が1であるときに、前記利得モジュール(230;730)における利得誤差の存在を上方較正で示し、
最下位ビットの値が1でありかつ較正ビット(B* LSB)の値が0であるときに、利得モジュール(230;730)における利得誤差の存在を下方較正で示すことを特徴とする請求項1〜4のうちのいずれか1つに記載の方法。 - 前記ステップh)はさらに、前記利得モジュール(230;730)における利得誤差の存在が検出されたときに、複数の調整可能なキャパシタ(224a,224b,…,224n;724a,724b,…,724n)の少なくとも1つを調整することによって、前記第2段のADC(220;720)を較正するステップを含むことを特徴とする請求項1〜7のうちのいずれか1つに記載の方法。
- 逐次比較型アナログ−デジタル変換器であるSARADC(200;700)であって、
アナログ入力信号(VIN)に対応するデジタル信号(COUT)の複数の最上位ビット(BMSB)を決定し、デジタル信号(COUT)の複数の最下位ビット(BLSB)に対応する残差信号(residual signal:VRES)を出力するように構成された第1段のADC(210;710)と、
前記第1段のADC(210;710)から出力された残差信号(VRES)を受信し、前記残差信号(VRES)を増幅し、前記増幅された残差信号(VAMP)を出力するように構成された利得モジュール(230;730)と、
前記増幅された残差信号(VAMP)を受信し、増幅された残差信号(VAMP)から、入力アナログ信号(VIN)に対応するデジタル信号(COUT)の複数の最下位ビット(BLSB)を決定するように構成された第2段のADC(220;720)と、
前記第1段のADC(210;710)、利得モジュール(230;730)、及び第2段のADC(220;720)を制御し、入力されたアナログ信号(VIN)に対応するデジタル出力信号(COUT)を出力するように構成された制御モジュール(240;740)とを備えたSARADC(200;700)において、
前記制御モジュール(240;740)はさらに、
少なくとも1つのトリガコードを格納し、
アナログ入力信号(VIN)から決定されたバイナリコードが少なくとも1つのトリガコードと一致するか否かを検出し、
前記少なくとも1つのトリガコードに対応する少なくとも1つの設定コードを、較正残差信号(V* RES)を決定するようにさらに構成された前記第1段のADC(210;710)、並びに、較正ビット(B* LSB)を決定するようにさらに構成された第2段のADC(220;720)に提供し、
デジタル信号(COUT)の最下位ビット及び較正ビット(B* LSB)を解析し、
前記解析から、前記利得モジュール(230;730)における利得誤差の存在の指示子を決定するステップと、
前記利得誤差の存在が決定されたときに、前記利得モジュール(230;730)における較正利得誤差を開始するように構成されたことを特徴とするSARADC(200;700)。 - 前記第1段のADC(210;710)は、アナログ入力信号(VIN)と、少なくとも1つの設定コードの一部を表すアナログ信号(V* MSB)との間の差を計算することによって、較正残差信号(V* RES)を決定するように構成された残差生成モジュール(219;719)を備えたことを特徴とする請求項9に記載のSARADC(200;700)。
- 前記第2段のADC(220;720)は、増幅された較正残差信号(V* AMP)を、前記少なくとも1つの設定コードの一部を表す別のアナログ信号(V* LSB)と比較することによって、前記較正ビット(B* LSB)を決定するように構成された比較器(226;726)を備えたことを特徴とする請求項9又は10に記載のSARADC(200;700)。
- 前記利得モジュール(230;730)は、
第1の増幅器(232;732)と、
第2の増幅器(236;736)と、
前記第1の増幅器(232;732)と前記第2増幅器(236;736)との間の第1のスイッチ(234;734)と、
前記第2の増幅器(236;736)の後段の第2のスイッチ(238;738)とを備え、
前記制御モジュール(240;;734)は、前記較正残差信号(V* RES)をコンデンサ(CS)に一時的に格納するように前記第2段のADC(220;720)が最下位ビットを決定するまで繰り返すように、前記第1のスイッチ(234;734)及び前記第2のスイッチ(238;738)を制御することを特徴とする請求項9〜11のうちのいずれか1つに記載のSARADC(200;700)。 - 前記制御モジュール(240;740)はさらに、最下位ビットと較正ビット(B* LSB)とが異なるか否かを決定し、前記差分計算モジュール(230;730)における利得誤差の存在を示すように構成された差分計算モジュール(247;747)をさらに備えたことを特徴とする請求項9〜12のうちのいずれか1つに記載のSARADC(200;700)。
- 前記制御モジュールは、最下位ビットの値を決定し、前記値が1の値を有するときに下方較正を示し、前記値が0の値を有するときに上方較正を示すように構成された利得較正モジュール(245;745)を備えたことを特徴とする請求項13に記載のSARADC(200;700)。
- 前記制御モジュール(240;740)は、前記利得モジュール(230;730)における利得誤差の存在を示す信号を、前記信号に応じて調整されるように構成された複数の調整可能なキャパシタ(224a,224b,…,224n;724a,724b,…,724n)を備えた前記第2段のADC(220;720)に送るように構成されたことを特徴とする請求項9〜14のうちのいずれか1つに記載のSARADC(200;700)。
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