CN104242935A - 一种sar adc分段电容失配的校正方法 - Google Patents

Abstract

本发明基于具有分段电容阵列结构数模转换器DAC的电荷重分配型逐次逼近模数转换器SAR ADC，公开一种针对于DAC分段电容失配的模拟域校正方法。模数转换器包括DAC，比较器，SAR逻辑和校正逻辑，该方法在于校正算法采用基于传统切换规则的单端结构，不同于传统模拟前台校正技术，实时跟踪并校正DAC分段电容失配误差。校正逻辑控制DAC在分段位置进行两次切换，根据两次切换后比较器的比较结果调节低段电容阵列的权重，促使低段电容阵列权重之和收敛于高段电容阵列最低位(LSB)的权重。

Description

一种SAR ADC分段电容失配的校正方法

技术领域

本发明属于模拟数字转换技术领域，尤其涉及一种模数转换器校正技术及其处理方法。

背景技术

逐次逼近模数转换器(SAR ADC)的精度较高，功耗和面积小，并且随着纳米级互补金属氧化物半导体(CMOS)工艺的成熟，实现高速高精度SAR ADC也成为可能。近年来，SAR ADC的研究成果中精度已经可达16位。

传统电荷重分配型SAR ADC中的数模转换器(DAC)由电容阵列构成。电容阵列中各个电容的大小为C_i＝2ⁱCu，其中i＝0,1,…,N-1，N是ADC的分辨率，Cu是单位电容。随着精度N的增加，所需要的电容总值越来越大，功耗随之增加。DAC电容阵列分段技术应运而生，其能够有效缩小相同精度下ADC的电容阵列总值。然而，由于工艺偏差，单位电容之间的失配成为限制SAR ADC精度的重要因素。对电容失配进行校正可以消除或减小失配误差，提高SAR ADC的精度。

目前来看，校正技术可以分为模拟域的前台校正和数字域的后台校正两大类。对于传统模拟域的前台校正，需要一个校正DAC，电路正常量化之前对需要校正的所有电容进行测量和量化，根据特定的校正算法提取所需的校正系数，并以误差码的形式存储起来。在电路正常转换时或将误差码加到量化后的输出编码，或通过校正DAC将误差码表示的电压加到主DAC的输出上，从而达到减小或消除电容失配的目的。对于数字域的后台校正，ADC通过校正算法可实时跟踪器件参数的变化，并且不会修改模拟电路部分的任何参数，也不需要增加额外的模拟电路，只在数字后台进行，是近年来比较热门的校正技术。数字后台校正通常需要对所有单位电容进行校正，增加了系统设计的复杂度。

随着CMOS技术进入深亚微米领域，电容的失配可以控制在很低的范围。尽管如此，基于分段DAC结构的模数转换器分段失配仍然对系统贡献较大的非线性失真。在一定的应用场合下，针对分段电容失配的校正算法能以更小的电路开销，获取与传统校正算法相当的性能提升。

发明内容

本发明旨在校正具有缩放电容阵列的逐次逼近模数转换器中的分段失配误差，提出一种SAR ADC分段电容失配的校正方法，该方法其框图如图1所示，在ADC正常量化过程中实施，能够实时跟踪器件参数的变化，校正分段电容的失配误差，从而提高模数转换器的精度。

其具体方案是：

步骤1：N位分段式ADC电容阵列进行采样并保持，所述分段式SAR ADC电容阵列包括高H位电容阵列和低L位电容阵列，中间耦合电容为分数电容，其值大于理想分数电容值，并包含N+1个量化cycle即量化周期；DAC低段电容阵列上极板并联一个到地的精度为0.5倍单位电容值的可调电容Cc；

步骤2：第一阶段正常量化，该阶段从高段电容最高位CH_H依次进行到次低位CH₂，共H-1个量化cycle，一个正常量化cycle是指首先将对应位电容从参考地Gnd切换到参考电平Vref，然后根据比较器比较结果确定该电容的接法状态，当比较结果为0，则把该电容从Vref切换回Gnd，当比较结果为1，则该电容保持不变；

步骤3：伪量化，针对低L位电容以及终端电容Cs进行，一个伪量化cycle是指首先将需要进行伪量化的电容从Gnd切换到Vref，然后记录比较器的比较结果，最后将这些电容切换回Gnd；

步骤4：第二阶段正常量化，该阶段从高段电容最低位CH₁进行到低段电容最低位CL₁，共L+1个量化周期；

步骤5：根据伪量化结果和高段电容最低位CH₁的量化结果，对可调电容Cc进行修正，促使低段电容阵列权重之和收敛于高段电容阵列最低位的权重；伪量化和CH₁的量化中比较器的结果为Dcomp_dum和Dcomp_norm，当Dcomp_dum＝1而Dcomp_norm＝0时，校正逻辑控制可调电容Cc增加一个精度电容值；当Dcomp_dum＝0而Dcomp_norm＝1时，校正逻辑控制可调电容Cc减少一个精度电容值；当Dcomp_dum＝0且Dcomp_norm＝0或者Dcomp_dum＝1且Dcomp_norm＝1时，校正逻辑不进行任何操作，Cc保持上一次的值；

步骤6：重复步骤1-5，校正和正常转换同时进行，低段电容的权重之和逐渐收敛于高段电容最低位的权重。

图2为与所述校正算法适配的N位逐次逼近模数转换器DAC电容阵列结构及时序示意图，可调电容Cc以开关电容的方式实现，精度为0.5C，调节范围为0～2C；耦合电容Cb大于理想分数电容值2^LC/(2^L-1)；增加的伪量化周期用于配合实现校正目的。

综上所述本发明的有益效果是：

1、本发明虽属模拟校正范畴，但集校正和正常转换于一身，能够实时跟踪器件参数变化；

2、本发明电路结构简单，操作方便，收敛速度极快。

附图说明

图1为分段电容失配校正算法系统框图；

图2为与分段失配误差校正算法适配的N位逐次逼近模数转换器DAC电容阵列结构及时序示意图；

图3为电路实施案例中DAC结构示意图；

图4为实施案例中未校正前系统的INL误差和DNL误差仿真结果图；

图5为实施案例中校正之后系统的INL误差和DNL误差仿真结果图；

具体实施案例

下面结合附图，给出本发明的具体实施案例。需要说明的是：实施案例中的参数并不影响本发明的一般性。

实施案例中构成模数转换器的分段电容阵列如图3所示，由低4位电容阵列和高4位电容阵列组成。缩放电容Cb将低段电容阵列和高段电容阵列耦合起来。低段电容和高段电容都以C为单位电容。对两段电容阵列分别编号，则低段电容值CL_i＝2^i-1C,i＝1,2,3,4；高段电容值CH_i＝2^i-1C,i＝1,2,3,4。Cs是终端电容，其值为C。Cp1,Cp2,Cp3分别是低段电容阵列上极板寄生电容，缩放电容的实际值与理论值的偏差，高段电容阵列上极板寄生电容。Cc为并联于低段电容阵列上极板的可调电容。高段电容上极板作为DAC的输出直接接入比较器的反向输入端，比较器的同相输入端接共模电平Vcm，其值为参考电平的一半。比较器的比较结果直接作为ADC的量化编码输出。

所述分段失配误差校正算法在本实施案例中的操作步骤：

步骤1：ADC电容阵列进行采样并保持；

步骤2：第一阶段正常量化，该阶段从高段电容最高位CH₄依次进行到次低位CH₂，共3个量化cycle，一个正常量化cycle是指首先将对应位电容从参考地Gnd切换到参考电平Vref，然后根据比较器比较结果确定该电容的接法状态，当比较结果为0，则把该电容从Vref切换回Gnd，当比较结果为1，则该电容保持不变；

步骤3：伪量化，针对低4位电容以及终端电容Cs进行，一个伪量化cycle是指首先将需要进行伪量化的电容从Gnd切换到Vref，然后记录比较器的比较结果，最后将这些电容切换回Gnd；

步骤4：第二阶段正常量化，该阶段从高段电容最低位CH₁进行到低段电容最低位CL₁，共5个量化周期；

步骤5：根据伪量化结果和高段电容最低位CH₁的量化结果，对可调电容Cc进行修正，促使低段电容阵列权重之和收敛于高段电容阵列最低位的权重；伪量化和CH₁的量化中比较器的结果为Dcomp_dum和Dcomp_norm，当Dcomp_dum＝1而Dcomp_norm＝0时，校正逻辑控制可调电容Cc增加一个精度电容值；当Dcomp_dum＝0而Dcomp_norm＝1时，校正逻辑控制可调电容Cc减少一个精度电容值；当Dcomp_dum＝0且Dcomp_norm＝0或者Dcomp_dum＝1且Dcomp_norm＝1时，校正逻辑不进行任何操作，Cc保持上一次的值；

步骤6：重复步骤1-5，校正和正常转换同时进行，低段电容的权重之和逐渐收敛于高段电容最低位的权重。

针对本实施案例的仿真分析中，假定所有单位电容C都是理想单位电容，电容分段失配误差只由Cp1和Cp2贡献。校正算法要求高段DAC和低段DAC之间的电容大于理想分数电容，即满足Cb'＞2^L·C/(2^L-1)，因此MATLAB仿真中Cb取19C/15。理想8位模数转换器的信噪比应为49.92dB，本实施案例中的模数转换器在校正前系统信噪比为41.9dB，校正后信噪比收敛于49.3dB，校正算法的实施对系统信噪比带来7.4dB的提升。特别地，本实施案例给出微分非线性误差和积分非线性误差的MATLAB仿真结果。校正前系统微分非线性误差最大为-1LSB，积分非线性误差最大为-2.7LSB，如图4所示，未校正的模数转换器在转换过程中有失码发生；校正后系统微分非线性误差最大为±0.2LSB，积分非线性误差为+0.2LSB，如图5所示。综合仿真结果可见，该校正算法能够有效运作。

本实施案例中的DAC电容阵列结构不限制所述校正算法的普适性。所述校正算法通过增加的伪量化的方式以确定分段失配方向并予以修正，与电容阵列结构本身之间不存在依赖性，凡基于电荷重分配型分段电容阵列结构的逐次逼近模数转换器，均能利用所述校正算法对分段失配误差进行校正。

以上实例仅为本发明的优选例子，本发明的使用并不局限于该实例，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种SAR ADC分段电容失配的校正方法，其具体方案是：

步骤1：N位分段式ADC电容阵列进行采样并保持，所述分段式SAR ADC电容阵列包括高H位电容阵列和低L位电容阵列，中间耦合电容为分数电容，其值大于理想分数电容值，并包含N+1个量化cycle即量化周期；DAC低段电容阵列上极板并联一个到地的精度为0.5倍单位电容值的可调电容Cc；

步骤2：第一阶段正常量化，该阶段从高段电容最高位CH_H依次进行到次低位CH₂，共H-1个量化cycle，一个正常量化cycle是指首先将对应位电容从参考地Gnd切换到参考电平Vref，然后根据比较器比较结果确定该电容的接法状态，当比较结果为0，则把该电容从Vref切换回Gnd，当比较结果为1，则该电容保持不变；

步骤3：伪量化，针对低L位电容以及终端电容Cs进行，一个伪量化cycle是指首先将需要进行伪量化的电容从Gnd切换到Vref，然后记录比较器的比较结果，最后将这些电容切换回Gnd；

步骤4：第二阶段正常量化，该阶段从高段电容最低位CH₁进行到低段电容最低位CL₁，共L+1个量化周期；

步骤5：根据伪量化结果和高段电容最低位CH₁的量化结果，对可调电容Cc进行修正，促使低段电容阵列权重之和收敛于高段电容阵列最低位的权重；伪量化和CH₁的量化中比较器的结果为Dcomp_dum和Dcomp_norm，当Dcomp_dum＝1而Dcomp_norm＝0时，校正逻辑控制可调电容Cc增加一个精度电容值；当Dcomp_dum＝0而Dcomp_norm＝1时，校正逻辑控制可调电容Cc减少一个精度电容值；当Dcomp_dum＝0且Dcomp_norm＝0或者Dcomp_dum＝1且Dcomp_norm＝1时，校正逻辑不进行任何操作，Cc保持上一次的值；

步骤6：重复步骤1-5，校正和正常转换同时进行，低段电容的权重之和逐渐收敛于高段电容最低位的权重。