CN115913229A - Sar adc的比较器的动态配置方法、电路、sar adc和芯片 - Google Patents

Abstract

本申请提供了一种SAR ADC的比较器的动态配置方法，比较器包括第一组比较器和第二组比较器。SAR ADC还包括锁存器和比较器控制电路。比较器控制电路配置为控制比较器的状态，比较器的动态配置方法包括：通过比较器控制电路控制所述第一组比较器与所述锁存器串联连接并利用所述第一组比较器执行转换，并控制所述第二组比较器分别短接连接以执行校准；通过所述比较器控制电路控制所述第二组比较器与所述锁存器串联连接并利用所述第二组比较器执行转换，并控制所述第一组比较器分别短接连接以执行校准；以及在所述比较器均完成校准后，通过所述比较器控制电路控制所述比较器同时且依次地与所述锁存器串联连接并利用串联的所述比较器执行转换。

Description

SAR ADC的比较器的动态配置方法、电路、SAR ADC和芯片

技术领域

本申请涉及模数转换技术领域，尤其涉及一种SAR ADC的比较器的动态配置方法、电路和SAR ADC。

背景技术

逐次逼近型模数转换器(Successive-Approximation-Register Analog-to-Digital Converter,SAR ADC)由于其结构简单紧凑、功耗低、兼容性好等特点，被广泛使用于模数转换领域。由于上述优点，SAR ADC尤其被适用在新能源交通工具(例如，新能源汽车、电动自行车等)领域，例如，在电池能源管理、车机控制等。

SAR ADC通过比较器，将采样信号与参考信号进行比较，并将比较结果传输至逐次逼近逻辑电路，逐次逼近逻辑电路将信号传输至DAC，DAC由此生成模拟参考信号返回给比较器，进行下一步比较，依次类推。

通常，比较器的输入失调电压可能达到几十mV。对于高精度应用场景中，例如16-Bit SAR ADC来说，要求比较器的输入失调电压在100uV以下。对于需要以片内校准的ADC来说，比较器的输入失调电压产生的误差会在校准结果中累加，所以需要保证V_os<30uV。传统技术中，通常采用输出失调消除、输入失调消除和自稳零(Auto-Zero)方法来消除比较器的输入失调电压。

此外，现有技术中，SAR ADC的采样转换周期通常包括采样周期和转换周期。通常，在采样周期中对SAR ADC的比较器进行校准，而在转换周期中，将比较器接入锁存器，以执行转换。

发明内容

本申请各示例性实施例提供了一种SAR ADC的比较器的动态配置方法、电路、逐次逼近型模数转换器及其芯片。

本申请的一方面，提供了一种SAR ADC的比较器的动态配置方法，所述比较器包括第一组比较器和第二组比较器，所述SAR ADC还包括锁存器和比较器控制电路，所述比较器控制电路配置为控制所述比较器的状态，所述比较器的动态配置方法包括：通过所述比较器控制电路控制所述第一组比较器与所述锁存器串联连接并利用所述第一组比较器执行转换，并控制所述第二组比较器分别短接连接以执行校准；通过所述比较器控制电路控制所述第二组比较器与所述锁存器串联连接并利用所述第二组比较器执行转换，并控制所述第一组比较器分别短接连接以执行校准；以及在所述比较器均完成校准后，通过所述比较器控制电路控制所述比较器同时且依次地与所述锁存器串联连接并利用串联的所述比较器执行转换。

在一实施例中，所述第一组比较器包括至少两个第一比较器，当所述第一组比较器与所述锁存器串联连接时，所述至少两个第一比较器与所述锁存器同时、依次地串联连接；当所述第一组比较器分别短接连接以执行校准时，所述至少两个第一比较器均短接连接以执行校准；和/或所述第二组比较器包括至少两个第二比较器，当所述第二组比较器与所述锁存器串联连接时，所述至少两个第二比较器与所述锁存器同时、依次地串联连接；当所述第二组比较器分别短接连接以执行校准时，所述至少两个第二比较器均短接连接以执行校准。

在一实施例中，所述第一组比较器的第一比较器的数量等于所述第二组比较器的第二比较器的数量。

在一实施例中，所述第一组比较器的第一比较器的数量小于所述第二组比较器的第二比较器的数量。

在一实施例中，所述比较器还包括第三组比较器，所述第三组比较器包括至少一个第三比较器，所述至少一个第三比较器的初始状态为关闭状态，其中，所述在所述比较器均完成校准后，通过所述比较器控制电路控制所述比较器同时且依次地与所述锁存器串联连接并利用所述比较器执行转换的步骤前，所述方法还包括：当所述第三组比较器中的所述第三比较器的数量大于或等于1时，通过所述比较器控制电路控制所述第三组比较器中的所述第三比较器短接校准。

在一实施例中，当所述第三组比较器中的所述第三比较器的数量为n时，其中n为大于或等于2的自然数，所述通过所述比较器控制电路控制所述第三组比较器中的所述第三比较器短接校准的步骤包括：将k个第三比较器与所述第一组比较器、所述第二组比较器和所述锁存器依次串联连接以执行转换，将l个第三比较器短接以校准，其中，k、l为大于或等于1的自然数，且k和l之和为n；以及将所述l个第三比较器与所述第一组比较器、所述第二组比较器和所述锁存器依次串联连接以执行转换，并将所述k个第三比较器短接以校准。

在一实施例中，所述SAR ADC的比较器的校准方法为自稳零校准、输出失调消除校准和输入失调消除校准中的一种；当所述SAR ADC的比较器的校准方法为所述自稳零校准时，每次执行校准时的被校准的比较器的数量为m，自稳零校准电路的数量也设置为m，其中m为大于或等于1的自然数。

在一实施例中，所述SAR ADC还包括比较器精度比较逻辑电路，所述方法还包括：在所述比较器均已完成校准时，所述比较器精度比较逻辑电路从所述锁存器接收校准完成信号以及比较器实时精度值；所述比较器精度比较逻辑电路接收比较器精度阈值；所述比较器精度比较逻辑电路将所述比较器实时精度值与所述比较器精度阈值进行比较获得精度阈值比较结果，其中，所述比较器精度阈值为预设或根据获取的外部环境参数由所述锁存器自动生成；以及所述比较器精度比较逻辑电路根据所述精度阈值比较结果生成比较器控制信号，并将所述比较器控制信号发送至所述比较器控制电路以控制所述比较器的状态。

在一实施例中，所述SAR ADC还包括DAC，且所述比较器控制电路还被配置为，当串联连接的比较器的数量大于或等于4时，向所述DAC发出电容开关控控制信号以增加所述DAC中参与转换的电容数量。

本申请的另一方面，提供一种SAR ADC的比较器的动态配置电路，所述比较器的动态配置电路包括：比较器，包括：第一组比较器，包括至少一个第一比较器；以及第二组比较器，包括至少一个第二比较器；锁存器，配置为存储所述比较器的比较输出数字结果以及逻辑控制所述SAR ADC；以及比较器控制电路，所述比较器控制电路配置为执行本申请各实施例所述方法的步骤以控制所述比较器的状态。

本申请的又一方面，提供一种SAR ADC，该SAR ADC包括前述实施例所述的SAR ADC的比较器的动态配置电路。

本申请的又一方面，提供一种SAR ADC的比较器的动态配置芯片，该芯片包括根据前述实施例所述的SAR ADC。

传统技术中，逐次逼近型模数转换器在执行转换前，通常都要对比较器执行校准，即，模数转换器先将对比器短接校准，校准完成后，连接锁存器(Latch)执行转换。

发明人发现，传统技术的这种校准、执行方式导致整个转换周期长，尤其是当需要校准的比较器较多时，整个转换周期会更长，从而造成逐次逼近型模数转换器的转换效率低。此外，传统方式中，逐次逼近型模数转换器发生在逐次逼近型模数转换器的采样阶段进行，即，在采样阶段短接接通比较器，这会导致模数转换器的功耗无法随采样率线形变化，对采样信号形成干扰。

本申请各示例性实施例通过将逐次逼近型模数转换器的比较器划分为第一组比较器和第二组比较器，从而实现在转换阶段同时、交替地执行比较器的短接校准和参与转换，实现了采样阶段比较器关闭，使得模数转换器的功耗可以随采样率线形变化。此外，通过在转换阶段将第一组比较器和第二组比较器同时、交替地执行比较器的短接校准和参与转换，并待所有的比较器都校准完毕后，将所有比较器串联连接至锁存器，执行高精度转换，从而实现了高效、高精度的ADC转换。

附图说明

图1为现有技术已知的逐次逼近型模数转换器的电路图。

图2为根据本申请一实施例的SAR ADC的比较器动态配置方法的电路图。

图3为根据本申请一实施例的SAR ADC的比较器动态配置方法的流程图。

图4至6为根据图3实施例的方法的比较器电路状态示意图。

图7为根据图3实施例的方法的信号波形及比较器工作状态对照图。

图8至图10为根据本申请另一实施例的逐次逼近型模数转换器的比较器动态配置方法的比较器电路状态示意图。

图11为根据本申请又一实施例的逐次逼近型模数转换器的比较器动态配置方法的流程图。

图12至图16为根据图11实施例的方法的比较器电路状态示意图。

图17为根据图11实施例的方法的信号波形及比较器工作状态对照图。

图18为根据本申请另一实施例的逐次逼近型模数转换器的比较器动态配置方法的电路图。

图19为根据本申请又一实施例的逐次逼近型模数转换器的比较器动态配置方法的流程图。

图20为根据本申请又一实施例的逐次逼近型模数转换器的比较器动态配置方法的电路图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

在本申请中，使用诸如“第一”，“第二”和“第三”等的序数术语来修饰元件并不表示一个元件相对于另一个元件的任何优先级，位次或顺序，或者执行方法中的动作的时间顺序。除非另外特别说明，否则此类序数词仅用作标签以将具有特定名称的一个元件与具有(除序数词外)相同名称的另一元件区分开。

在本文中，除非上下文另有定义，术语“连接”是指电连接。术语“包括”、“包含”是指除了其后面所列元素之外，还可以包括其他元素。

需要指出的是，为了便于理解和说明，本文中的各示例性实施例和电路附图中，仅给出了用于解释本申请的电路元件示意图及等效电路图等，但是，这些电路附图的简化并不旨在排除其他可能需要的电子元件，也并非旨在将本申请限制在这些示例性实施例中。

如图1所示，图1示出了一种传统逐次逼近型ADC的电路示意图，该逐次逼近型ADC包括高精度比较器组、锁存器、DAC以及输出缓冲器，其中，锁存器包括存储器和逻辑控制电路，存储器配置为存储高精度比较器组的比较数字结果，以及逻辑控制电路配置为控制SARADC。输入采样信号V_in输入至DAC经数模转换后转换为V_dac，V_dac与参考信号V_cm在高精度比较器组中进行比较，并将比较后得到数字结果传输至锁存器的逻辑控制电路进行校准，然后传输至锁存器中的存储器存储。锁存器可以将数字结果传输至输出缓冲器输出(图示为16位SAR ADC，即D₀至D₁₅)，并且将数字结果传输至数模转换器(DAC)以调整数字电压V_dac，并将调整后的数字电压V_dac返回至高精度比较器组中的比较器进行下一轮比较。锁存器的逻辑控制电路包括START输入端和CLK输入端。START输入端信号控制校准过程的开始，CLK输入端输入时序信号控制校准过程。逐次逼近逻辑控制电路还包括输出端EOC，用于输出校准是否完成的校准完成信号。

图2示出了根据本申请一实施例的SAR ADC的电路示意图。本实施例采用了16位高精度比较器组200。高精度比较器组200包括可以彼此串联的多个比较器，且这些比较器也和锁存器400相串联。由此，通过多个比较器和锁存器400的串联实现了比较器的高精度。换言之，多个串联的比较器使得比较器的输入失调电压降低，保证了最终的转换精度。

在本实施例中，输入模拟信号V_in在采样阶段被采样至并保存在采样保持电路。在转换阶段，采样信号输入至DAC 500，经数模转换后生成V_dac输入至高精度比较器组200。在高精度比较器组200中，V_cm和该V_dac电压比较，从而生成比较结果的数字输出信号，并将比较数字结果传输至锁存器400中的存储器中保存。

该实施例与图1所示的实施例的区别之处在于，本实施例的SAR ADC还设置有比较器控制电路100。比较器控制电路100接收来自锁存器的逻辑控控制电路的比较器控制信号以控制高精度比较器组200中比较器的状态，实现对比较器的动态配置。对比较器的动态配置方法将在下文中详细描述。

可以理解的是，在本实施例中，上述多个比较器的类型可以是静态比较器和动态比较器中的至少一种。

需要指出的是，在一实施例中，当多个比较器与锁存器串联时，前级串联的比较器为静态比较器，后级的比较器为动态比较器。尤其地，在一实施例中，最后一级为动态比较器，前级比较器均为静态比较器。这样，前级的静态比较器可以将低电压的输入信号预放大，例如放大到百毫伏级，从而保持低噪声。后级的动态比较器将预防大的输入信号再快速放大到电源电压，从而实现高精度转换。

如前文所述，现有技术中，SAR ADC的采样转换周期通常包括采样周期和转换周期。通常，在采样周期中对SAR ADC的比较器进行校准，而在转换周期中，将比较器接入锁存器，以执行转换。但是，发明人发现，在采样周期中对比较器进行校准，不但延长了采样周期，从而导致整个采样转换周期被延长，而且在采样周期中运行比较器也增加了整体功耗。

此外，发明人还发现，在转换周期中，实际并非一直需要保持高精度转换。在转换周期中，实际还至少包括非关键决策阶段和关键决策阶段。在非关键决策阶段中，对比较器的精度要求不高，从而不需要使用太多的比较器来参与转换。在关键决策阶段中，对比较器的精度要求高，从而需要高精度比较器组200中的更多的比较器参与转换。

基于此，发明人在上述实施例的基础上，通过设置配置为与高精度比较器组200连接的比较器控制电路100，以使得高精度比较器组200中的这些比较器可以单独地被控制为短接校准状态或串联连接转换状态，实现高精度比较器组200中的多个比较器在转换周期中短接校准状态和串联连接转换状态之间的轮换，从而实现高精度比较器组200的精度符合非关键决策阶段和关键决策阶段的精度要求的同时，省去了采样周期中比较器的单独的校准时间(即，在采样周期中关闭所有的比较器)，大大缩短了非转换时间，提高了转换效率，降低了功耗。

图3示出了根据本申请一实施例的SAR ADC的比较器动态配置方法的流程图，其中高精度比较器组200包括第一组比较器220和第二组比较器240。SAR ADC还包括锁存器400和比较器控制电路100。比较器控制电路100配置为控制比较器(图中为高精度比较器组)200的状态。比较器200的状态可以为串联连接状态和短接校准状态中的一种。串联连接状态指该比较器与锁存器400串联连接从而参与转换。短接校准状态指该比较器输入端短接和校准电路相连接以进行校准。

在另一些实施例中，比较器的状态还可以为关闭状态，即不接通电源。

结合图4至图6，继续参看图3，比较器组200的动态配置方法包括以下步骤。

步骤S100，通过比较器控制电路100控制第一组比较器220与锁存器400串联连接并利用第一组比较器220执行转换，并控制第二组比较器240分别短接连接以执行校准。

上述第一组比较器220包括至少一个比较器，上述第二组比较器240也包括至少一个比较器。

具体地，结合图4，采样信号和参考信号可以分别输入第一组比较器220的第一比较器222的输入端。未校准的第一比较器222与锁存器400可以串联以实现转换。第二组比较器240的第二比较器242不与第一比较器222和锁存器400连接，且其输入端短接连接于校准电路(图中未示出)以实现校准。这样，实现了未校准的第一比较器222参与的低精度转换，同时第二比较器242执行校准。

步骤S200，通过所述比较器控制电路100控制第二组比较器240与锁存器400串联连接并利用第二组比较器240执行转换，并将第一组比较器220分别短接连接使得短接的比较器执行校准。

与步骤S100相对地，将第一组比较器220和第二组比较器240的状态进行轮换。

具体地，结合图5，通过开关S1、S2、S3、S4、S5的切换，使得采样信号和参考信号可以分别输入第二组比较器240的第二比较器242的输入端。校准过的第二比较器242与锁存器400可以串联以实现转换。第一组比较器220的第一比较器222不与第二比较器242和锁存器400连接，且其输入端短接连接于校准电路(图中未示出)以实现校准。这样，实现了第二比较器242参与的低精度转换，同时第一比较器222执行校准。

步骤S300，在比较器222、242均完成校准后，通过比较器控制电路100控制比较器222、242同时且依次地与锁存器400串联连接并利用串联的比较器222、242执行转换。

在至少两个比较器200在转换周期轮换地完成各自的校准后，则将至少两个比较器200同时且和锁存器400依次串联连接，从而实现多比较器串联的高精度比较器组200，以实现在关键决策阶段的高精度转换。

在本实施例中，第一比较器222采用静态比较器，而第二比较器242采用动态比较器，这样，前级的静态比较器222可以将低电压的输入信号(或采样信号)预放大，例如放大到百毫伏级，从而保持低噪声。后级的动态比较器242将预防大的输入信号再快速放大到电源电压，从而实现高精度转换。

具体地，结合图6，通过开关S1、S2、S3、S4、S5的切换，使得第一比较器222和第二比较器242以及锁存器400同时、依次地串联连接，从而实现SAR ADC的高精度转换。

可以理解的是，图4至图6中的电路图仅是为了便于说明而做了简化，因此其在实际应用中还可能包括其他的电路元件。此外，图4至图6中的开关控制设置也仅是为了示例性地说明，本领域的技术人员应当可以知晓其他实现比较器状态控制的电路设计，本文不再赘述。

结合图7，图7中示出了采样转换周期、时钟控制信号以及比较器工作状态的时序对照图。如图所示，在采样转换周期的采样阶段，第一组比较器220和第二组比较器240均属于关闭状态，从而节省了功耗，也缩短了采样阶段周期。在校准转换阶段的非关键性决策阶段的前6个时钟周期，即第一组比较器220参与转换，第二组比较器240短接校准的阶段为state1。在校准转换阶段的非关键性决策阶段的后6个时钟周期，即第二组比较器240参与转换，第一组比较器220短接校准的阶段为state 2。校准转换阶段的关键性决策阶段为state 3。在本实施例中，高精度比较器组200的速度为：state 1＝state 2＞state 3，而高精度比较器组200的精度为：state 1＝state 2＜state 3。

上述实施例，通过设置具有多个可串联的比较器222、242的高精度比较器组200和用于控制高精度比较器组200中的多个比较器222、242以使得多个比较器在转换周期的非关键决策阶段轮换地执行校准和转换，并在转换周期的关键决策阶段同时、依次地与锁存器400相串联来执行高精度转换，从而实现高精度比较器组200的精度符合非关键决策阶段和关键决策阶段的精度要求的同时，省去了采样周期中比较器的单独的校准时间(即，在采样周期中关闭所有的比较器)，大大缩短了非转换时间，提高了转换效率，降低了功耗。

可选地，第一组比较器220包括至少两个第一比较器222。当第一组比较器220与锁存器400串联连接时，至少两个第一比较器222与锁存器400同时、依次地串联连接以参与转换。当第一组比较器220分别短接连接以执行校准时，至少两个第一比较器均短接连接以使得所述短接的比较器执行校准。

可选地，第二组比较器240包括至少两个第二比较器242。当第二组比较器242与锁存器400串联连接时，至少两个第二比较器242与锁存器400同时、依次地串联连接以参与转换。当第二组比较器240分别短接连接以执行校准时，至少两个第二比较器均短接连接以使得所述短接的比较器执行校准。

上述实施例中，第一组比较器220和/或第二组比较器240中均包含多个比较器，且当第一组比较器220和/或第二组比较器240在参与转换或执行校准时，其相应的比较器也均参与转换或执行校准，从而实现在保证高精度转换的同时，在非关键决策阶段形成快速地校准和转换状态之间的轮换。

可以理解的是，第一组比较器220的第一比较器222的数量也可以等于第二组比较器240的第二比较器242的数量。这样的好处在于，在非关键决策阶段，功耗和转换精度水平保持一致。此外，对于自稳零的校准方式而言，由于第一组比较器220的比较器数量和第二组比较器240的比较器数量相同，因此在轮换校准时，只需要与一组比较器数量相同的校准电路即可，节省了面积。

在一实施例中，第一组比较器220的第一比较器222的数量小于第二组比较器240的第二比较器242的数量。

在本实施例中，由于在state 1阶段，高精度比较器组200中仅有第一组比较器220的一个比较器参与转换，在state 2阶段，高精度比较器组200中有第二组比较器220的3个比较器参与转换，因此，高精度比较器组200的速度为：state 1＞state 2＞state 3，而高精度比较器组200的精度为：state 1＜state 2＜state 3。

需要指出的是，随着逐次逼近型转换过程的进行，比较器组200的输入端信号逐渐减小，由此对比较器的精度(最小可识别信号)要求逐渐提高。通过本申请提供的SAR ADC的比较器动态配置方法，满足上述的逐次逼近型转换过程的精度要求。同时，DAC所需的建立时间也由此逐渐减小，从而使得留给比较器的建立时间逐渐增加。在每次采样结束后的转换周期重新进行比较器校准，避免了失调存储电容两端电荷泄露导致的校准精度下降，同时可以避免在采样结束时刻芯片内部的数字活动，提高采样信号的质量。

此外，还需要指出的是，这种方式的设置，使得高精度比较器组200的精度随着转换过程而逐渐提高，相应地，其速度也是逐渐降低，有利于对精度或者速度有逐渐变化要求的应用场景。

参照图8至图10，在一实施例中，第一组比较器220的第一比较器222的数量为1个，第二组比较器240的第二比较器242的数量为3个。

在本实施例中，第一比较器222采用静态比较器，而第二比较器242中的前三级比较器242采用静态比较器，而最后一级比较器采用动态比较器，这样，前级的静态比较器222可以将低电压的输入信号(或采样信号)预放大，例如放大到百毫伏级，从而保持低噪声。后级的动态比较器242将预防大的输入信号再快速放大到电源电压，从而实现高精度转换。

在一实施例中，高精度比较器组200还可以包括第三组比较器260，其中，第三组比较器260可以包括至少一个第三比较器262。第三组比较器260中的比较器的初始状态可以均为关闭状态。

在本实施例中，在第一组比较器220和第二组比较器240的比较器均完成校准后，将完成校准的比较器同时且依次地与锁存器400串联连接以执行转换的步骤前，所述方法还可以包括：当第三组比较器260中的第三比较器262的数量大于或等于1时，将第三组比较器260中的第三比较器262短接校准。

在本实施例中，设置的第三组比较器260包括初始状态为关闭状态的第三比较器262，从而使得该备用的比较器在转换周期的前期不会产生功耗。在转换周期中，第一组比较器220和第二组比较器240的校准都完成后，才开始校准和转换，从而实现了在尽可能保持功耗低的前提下进一步提高转换精度水平。

在本实施例中，第一比较器222、第二比较器242和第三比较器262和锁存器400在关键决策阶段依次串联连接，其中第二比较器242中的最后一级比较器以及第三比较器262可以均为动态比较器，其余比较器均为静态比较器。

参照图11，在该实施例中，当第三组比较器260中的第三比较器262的数量为n时，其中n为大于或等于2的自然数，将第三组比较器260中的第三比较器262短接校准的步骤包括以下步骤。

步骤S420，将k个第三比较器262与第一组比较器220、第二组比较器240和锁存器400依次串联连接以执行转换，且将l个第三比较器262短接以校准，其中，k、l为大于或等于1的自然数，且k和l之和为n。将所述l个第三比较器262与所述第一组比较器220、所述第二组比较器240和所述锁存器400依次串联连接以执行转换，并将所述k个第三比较器短接以校准。

在该步骤中，当第三组比较器260包括多个第三比较器262时，可以将部分的未校准的第三比较器262先和已校准且以参与转换的第一比较器222和第二比较器242串联连接，以进一步增加转换精度，同时将剩余的第三比较器262执行校准。待第三比较器262校准完后，将校准后的第三比较器262参与校准，并将未校准的第三比较器262执行校准。待全部的第三比较器262均校准完后，将全部的第三比较器262参与转换，从而进一步提高了转换精度。本实施例，通过设置更多的比较器，进一步降低了噪声，从而提高了最高精度上限，同时设置的更多的比较器初始状态均为关闭状态，不会再转换周期前期产生过多的功耗，仅在第一组比较器和第二组比较器均校准完且参与转换后，才开始校准和参与转换的轮换，进而最终全部参与转换。这样，提高了转换精度上限，并在考虑功耗的同时，兼顾了转换效率。

具体地请参照图12和图16，图12中第一组比较器220中的一个未校准的比较器222与锁存器400串联连接以执行低精度转换，同时第二组比较器240中的一个第二比较器242执行校准，第三组比较器260的两个第三比较器262处于关闭状态。

图13中，已校准的第二比较器242参与转换，第一比较器222执行校准，而第三比较器262保持关闭状态。

图14中，第一比较器222和第二比较器242均已完成校准，因此均串联连接于锁存器400参与转换，同时，第三组比较器260中的两个第三比较器262的一个未校准的比较器也串联连接于串联电路参与转换并提高了转换精度，两个第三比较器262的另一个执行校准。

图15中，已校准的第一比较器222和第二比较器242以及第三比较器262中已校准的一个比较器参与转换，第三比较器262中另一个未校准的比较器执行校准。

图16中，已校准的第一比较器222和第二比较器242以及已校准的两个第三比较器262均串联连接于锁存器400，执行高精度转换。

结合图12至图16参照图17，图17示出了图12至图16所示实施例的时钟控制信号以及比较器工作状态的时序对照图。如图所示，本实施例与前述实施例的不同之处在于，由于第三组比较器260的加入，关键性决策阶段的转换精度上限被提高了，但同时，由于第三组比较器在260非关键性决策阶段的前6个时间周期均为关闭状态，并未增加功耗，而仅仅是在非关键性决策阶段的后6个时间周期产生功耗。因此，与图7所示实施例相比，本实施例仅少量增加了功耗就实现了在关键决策阶段提高了转换精度上限。

可以理解的是，本申请各示例性实施例提供的SAR ADC的比较器的校准方法可以为自稳零校准、输出失调消除校准和输入失调消除校准中的一种。本领域的技术人员应当知晓如何实现上述比较器的校准方法，本文不再赘述。

可选地，当SAR ADC的比较器的校准方法为自稳零校准时，每次执行校准时的被校准的比较器的数量为m，自稳零校准电路的数量也设置为m，其中m为大于或等于1的自然数。

具体而言，每次轮换执行校准的比较器数量可以为一固定值c，从而只需要设置相应数量c的校准电路即能完成每次的校准，节省了校准电路数量，即节省了芯片面积。

如图18所示，图18示出了本申请另一实施例的比较器动态配置方法的电路图。比较器控制电路用于控制比较器的串联连接状态、短接校准状态和关闭状态。在本实施例中，可配置的寄存器配置为存储SAR ADC工作模式的配置信息。分辨率可配置逐次逼近控制逻辑电路，即锁存器400，配置为存储比较器的数字输出结果同时对SAR ADC进行逻辑控制。

如图19所示实施例，SAR ADC还包括比较器精度比较逻辑电路300，比较器精度比较逻辑电路300配置为在高精度比较器组200中的比较器都经过校准后，将比较器实时精度与比较器精度阈值相比较，从而根据比较精度阈值通过控制比较器的状态来控制比较器实时精度。该实施例所述方法包括以下步骤。

步骤320，在比较器均已完成校准时，比较器精度比较逻辑电路300从锁存器400接收校准完成信号EOS以及比较器实时精度值。

比较器实时精度值为实时的高精度比较器组200中的精度值，该精度值与串联的比较器数量以及ADC的位数正相关，同时也和采用的比较器类型相关。该精度值也可以将上述相关物理量进行归一化计算，以便于后面的比较。本领域的技术人员应当知晓如何进行归一化计算的方法，本申请不再赘述。

步骤340，比较器精度比较逻辑电路300接收比较器精度阈值，并将比较器实时精度值与比较器精度阈值进行比较获得精度阈值比较结果，其中，比较器精度阈值为预设或根据获取的外部环境参数由所述锁存器自动生成。

预设的比较器精度阈值可以根据SAR ADC的固定环境下的应用场景而赋予预设值，以实现稳定的精度调节。

外部环境参数与应用场景中的精度要求有关，例如，通过传感器获得的温度、电压、电流、风速、分子浓度、电阻率等。

步骤350，比较器精度比较逻辑电路300根据精度阈值比较结果生成比较器控制信号，并将比较器控制信号发送至比较器控制电路100以控制比较器的状态。

具体地，比较器控制信号可以根据需要关闭比较器以节省功耗，或者将关闭的比较器重新接通校准并串联连接以增加转换精度。

结合图19参照图20所示电路图，图20示出了本申请又一实施例的比较器动态配置方法的电路图。本实施例与图2所示的实施例的不同之处在于，当高精度比较器组200校准完成时，锁存器400发出EOC信号以及比较器实时精度值至在比较器精度比较逻辑电路300。比较器精度比较逻辑电路300接收比较器精度阈值与比较器实时精度值进行比较，并根据比较结果省工程比较器控制信号发送至比较器控制电路100实现对高精度比较器组200的控制，从而实现SAR ADC的比较器的动态配置以满足精度要求。

具体而言，在高精度比较器组200中的比较器均已完成校准时，比较器精度比较逻辑电路300接收校准完成信号EOS以判断所有比较器的校准是否已经完成。当接收到的校准完成信号EOS确定校准均已完成时，将接收到的比较器实时精度值与精度要求阈值进行比较以获得精度阈值比较结果。比较器控制电路100根据精度阈值比对结果生成比较器控制信号以控制比较器的与锁存器的串联连接、校准短接和关闭的状态。

精度要求阈值为根据应用场景对精度要求的关系进行预设。换言之，精度要求阈值是根据SAR ADC的应用场景或应用场景的动态外部环境所设定的阈值。

可选地，精度要求阈值还可以根据获取的外部环境参数由比较器控制电路100自动生成，例如通过神经网络模型训练获取或通过大数据挖掘预测。外部环境参数与应用场景中的精度要求有关，例如，通过传感器获得的温度、电压、电流、风速、分子浓度、电阻率等。

本实施例通过进行比较器实时精度值与精度要求阈值的比较，从而在进入全比较器参与转换后(即，比较器组200中的比较器均校准且与锁存器400串联后)，主动调整参与比较器的参与数量，从而实现SAR ADC的分辨率和功耗在很大范围的调整以适应不同的应用场景，提高了本申请各示例性实施例提供的SAR ADC的适应性。

在一实施例中，SAR ADC还包括DAC，且比较器控制电路还被配置为，当串联连接的比较器的数量大于或等于4时，向DAC发出电容开关控控制信号以增加DAC中参与转换的电容数量，同时通过动态配置比较器，增加串联的比较器，可以降低比较器噪声、提高精度，实现ADC静态性能和动态性能的宽范围调整。

本申请一实施例，提供了一种SAR ADC的比较器的动态配置电路，比较器的动态配置电路包括比较器、锁存器和比较器控制电路。比较器包括第一组比较器和第二组比较器。第一组比较器包括至少一个第一比较器；第二组比较器包括至少一个第二比较器。锁存器被配置为存储所述比较器组的比较输出结果。比较器控制电路被配置为执行上述各实施例所述方法的步骤。该电路也可以由上述实施例所述的电路结构和方法的步骤所限定，这里不再赘述。

本申请一实施例，提供了一种逐次逼近型模数转换器，包括上述SAR ADC的比较器的动态配置电路。该逐次逼近型模数转换器也可以由上述实施例所述的电路结构和方法的步骤所限定，这里不再赘述。

本申请一实施例，提供了一种SAR ADC的比较器的动态配置芯片，包括上述的逐次逼近型模数转换器。该芯片也可以由上述实施例所述的电路结构和方法的步骤所限定，这里不再赘述。

应该理解的是，虽然图3、11和19的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3、11和19中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种SAR ADC的比较器的动态配置方法，其特征在于，所述比较器包括第一组比较器和第二组比较器，所述SAR ADC还包括锁存器和比较器控制电路，所述比较器控制电路配置为控制所述比较器的状态，所述比较器的动态配置方法包括：

通过所述比较器控制电路控制所述第一组比较器与所述锁存器串联连接并利用所述第一组比较器执行转换，并控制所述第二组比较器分别短接连接以执行校准；

通过所述比较器控制电路控制所述第二组比较器与所述锁存器串联连接并利用所述第二组比较器执行转换，并控制所述第一组比较器分别短接连接以执行校准；以及

在所述比较器均完成校准后，通过所述比较器控制电路控制所述比较器同时且依次地与所述锁存器串联连接并利用串联的所述比较器执行转换。

2.根据权利要求1所述的SAR ADC的比较器的动态配置方法，其特征在于，

所述第一组比较器包括至少两个第一比较器，当所述第一组比较器与所述锁存器串联连接时，所述至少两个第一比较器与所述锁存器同时、依次地串联连接；当所述第一组比较器分别短接连接以执行校准时，所述至少两个第一比较器均短接连接以执行校准；和/或

所述第二组比较器包括至少两个第二比较器，当所述第二组比较器与所述锁存器串联连接时，所述至少两个第二比较器与所述锁存器同时、依次地串联连接；当所述第二组比较器分别短接连接以执行校准时，所述至少两个第二比较器均短接连接以执行校准。

3.根据权利要求1或2所述的SAR ADC的比较器的动态配置方法，其特征在于，所述第一组比较器的第一比较器的数量等于所述第二组比较器的第二比较器的数量。

4.根据权利要求1所述的SAR ADC的比较器的动态配置方法，其特征在于，所述第一组比较器的第一比较器的数量小于所述第二组比较器的第二比较器的数量。

5.根据权利要求1或2所述的SAR ADC的比较器的动态配置方法，其特征在于，所述比较器还包括第三组比较器，所述第三组比较器包括至少一个第三比较器，所述至少一个第三比较器的初始状态为关闭状态，

其中，所述在所述比较器均完成校准后，通过所述比较器控制电路控制所述比较器同时且依次地与所述锁存器串联连接并利用所述比较器执行转换的步骤前，所述方法还包括：

当所述第三组比较器中的所述第三比较器的数量大于或等于1时，通过所述比较器控制电路控制所述第三组比较器中的所述第三比较器短接校准。

6.根据权利要求5所述的SAR ADC的比较器的动态配置方法，其特征在于，当所述第三组比较器中的所述第三比较器的数量为n时，其中n为大于或等于2的自然数，所述通过所述比较器控制电路控制所述第三组比较器中的所述第三比较器短接校准的步骤包括：

将k个第三比较器与所述第一组比较器、所述第二组比较器和所述锁存器依次串联连接以执行转换，将l个第三比较器短接以校准，其中，k、l为大于或等于1的自然数，且k和l之和为n；以及

将所述l个第三比较器与所述第一组比较器、所述第二组比较器和所述锁存器依次串联连接以执行转换，并将所述k个第三比较器短接以校准。

7.根据权利要求1或2所述的SAR ADC的比较器的动态配置方法，其特征在于，所述SARADC的比较器的校准方法为自稳零校准、输出失调消除校准和输入失调消除校准中的一种；当所述SAR ADC的比较器的校准方法为所述自稳零校准时，每次执行校准时的被校准的比较器的数量为m，自稳零校准电路的数量也设置为m，其中m为大于或等于1的自然数。

8.根据权利要求1或2所述的SAR ADC的比较器的动态配置方法，其特征在于，所述SARADC还包括比较器精度比较逻辑电路，所述方法还包括：

在所述比较器均已完成校准时，所述比较器精度比较逻辑电路从所述锁存器接收校准完成信号以及比较器实时精度值；

所述比较器精度比较逻辑电路接收比较器精度阈值，并将所述比较器实时精度值与所述比较器精度阈值进行比较获得精度阈值比较结果，其中，所述比较器精度阈值为预设或根据获取的外部环境参数由所述锁存器自动生成；以及

所述比较器精度比较逻辑电路根据所述精度阈值比较结果生成比较器控制信号，并将所述比较器控制信号发送至所述比较器控制电路以控制所述比较器的状态。

9.根据权利要求8所述的SAR ADC的比较器的动态配置方法，其特征在于，所述SAR ADC还包括DAC，且所述比较器控制电路还被配置为，当串联连接的比较器的数量大于或等于4时，向所述DAC发出电容开关控控制信号以增加所述DAC中参与转换的电容数量。

10.一种SAR ADC的比较器的动态配置电路，其特征在于，所述比较器的动态配置电路包括：

比较器，包括：

第一组比较器，包括至少一个第一比较器；以及

第二组比较器，包括至少一个第二比较器；

锁存器，配置为存储所述比较器的比较输出数字结果以及逻辑控制所述SAR ADC；以及

比较器控制电路，所述比较器控制电路配置为执行权利要求1至10中任一项所述方法的步骤以控制所述比较器的状态。

11.一种SAR ADC，其特征在于，包括根据权利要求10所述的SAR ADC的比较器的动态配置电路。

12.一种SAR ADC的比较器的动态配置芯片，其特征在于，包括根据权利要求11所述的SAR ADC。

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