CN114640350B - 逐次逼近模数转换器、校准方法及工作方法 - Google Patents

逐次逼近模数转换器、校准方法及工作方法 Download PDF

Info

Publication number
CN114640350B
CN114640350B CN202210353647.7A CN202210353647A CN114640350B CN 114640350 B CN114640350 B CN 114640350B CN 202210353647 A CN202210353647 A CN 202210353647A CN 114640350 B CN114640350 B CN 114640350B
Authority
CN
China
Prior art keywords
switch
capacitor array
successive approximation
7cal
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210353647.7A
Other languages
English (en)
Other versions
CN114640350A (zh
Inventor
许磊
孙东博
任旭东
王昱东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Science and Technology of China USTC
Original Assignee
University of Science and Technology of China USTC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Science and Technology of China USTC filed Critical University of Science and Technology of China USTC
Priority to CN202210353647.7A priority Critical patent/CN114640350B/zh
Publication of CN114640350A publication Critical patent/CN114640350A/zh
Application granted granted Critical
Publication of CN114640350B publication Critical patent/CN114640350B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明公开了一种逐次逼近模数转换器，包括：电容阵列，包括权重电容阵列和冗余电容阵列，电容阵列用于根据输入电压生成比较电压；比较器，比较器的负输入端与电容阵列的输出端相连，比较器用于将电容阵列的输出电压与参考电压进行比较；逐次逼近逻辑电路，逐次逼近逻辑电路的输入端与比较器的输出端相连，逐次逼近逻辑电路用于对比较器的输出结果进行采样和输出；数字处理电路，数字处理电路的输入端与逐次逼近逻辑电路的输出端相连，数字处理电路用于根据逐次逼近逻辑电路的输出结果生成权重电容阵列中各电容的真实权重。本发明还公开了一种逐次逼近模数转换器的校准方法和工作方法。

Description

逐次逼近模数转换器、校准方法及工作方法
技术领域
本发明涉及半导体集成电路领域，具体的说，涉及一种高位电容失配自校准的逐次逼近模数转换器。
背景技术
逐次逼近模数转换器因其具有面积小、功耗低的性能特点，广泛应用于航空航天、无线传感以及生物医疗等领域的电力电子设备中。由于工艺、温度、电压等影响，逐次逼近模数转换器中电容阵列各位电容权重之间出现失配，使得逐次逼近模数转换器难以满足高精度需求。因此，对于逐次逼近模数转换器中电容阵列的失配校准成为该领域的一个研究重点。
早期的逐次逼近模数转换器的失配校准采用的是模拟前台校准。如1984年Hae-Seung Lee在JSSC发表论文《A Self-Calibrating 15 Bit CMOS A/D Converter》提出一种模拟前台校准方法。模拟前台校准方法，需要额外的校准DAC，增加了电路的面积和功耗成本，并且提高了电路设计复杂度，之后，出现了全数字后台校准方法，如2011年JohnA.McNeill在TCAS-I发表论文《All-Digital Background Calibration of a SuccessiveApproximation ADC Using the“Split ADC”Architecture》提出了一种“拆分ADC”全数字后台校准方法。该方法涉及到LMS算法的使用，目前均在片外FPGA上进行实现，并未进行片内集成，若是在片内利用数字电路进行算法实现，将极大的提高设计复杂度，增加面积和功耗成本。又如，2011年Wenbo Liu在JSSC发表论文《A 12-bit，45-MS/s，3-mW RedundantSuccessive-Approximation-Register Analog-to-Digital Converter With DigitalCalibration》提出了一种误差注入的全数字后台校准方法。该方法同样涉及到LMS算法的使用，并且需要额外的伪随机数发生电路，以产生随机误差。以上的校准方法，均具有比较高的面积和功耗成本，并且电路结构复杂，具有比较大的设计难度。
因此，设计结构简单、成本低廉的具有失配校准的逐次逼近模数转换器是本领域所研究的技术重点之一。
发明内容
为解决现有技术中的上述和其他方面的至少部分技术问题，根据本发明一个方面的实施例，提供一种逐次逼近模数转换器，包括：
电容阵列，包括权重电容阵列和冗余电容阵列，所述电容阵列用于根据输入电压生成比较电压；
比较器，所述比较器的负输入端与所述电容阵列的输出端相连，所述比较器用于将所述电容阵列的输出电压与参考电压进行比较；
逐次逼近逻辑电路，所述逐次逼近逻辑电路的输入端与所述比较器的输出端相连，所述逐次逼近逻辑电路用于对所述比较器的输出结果进行采样和输出；
数字处理电路，所述数字处理电路的输入端与所述逐次逼近逻辑电路的输出端相连，所述数字处理电路用于根据所述逐次逼近逻辑电路的输出结果生成所述权重电容阵列中各电容的真实权重；
其中，所述权重电容阵列包括第一权重电容、第二权重电容、第三权重电容阵列、第一开关、第二开关、第三开关、第四开关，所述第一权重电容的上极板连接所述第一开关的第二端与所述第二开关的第一端，所述第二权重电容的上极板连接所述第二开关的第二端与所述第三开关的第一端，所述第三电容阵列与所述冗余电容阵列的上极板共节点，连接所述第三开关的第二端、所述第四开关的第二端和所述比较器的负输入端，所述电容阵列中的每个电容的下极板通过三态开关连接地、第一参考电源、第二参考电源，所述第一开关的第一端连接输入电源，所述第四开关的第一端连接所述第二参考电源。
在本发明的一些实施例中，所述比较器的正输入端与所述第二参考电源相连；
其中，所述逐次逼近模数转换器还包括：只读存储器，所述只读存储器的输入端与所述数字处理电路的输出端相连，所述只读存储器用于存储所述数字处理电路输出的所述真实权重。
在本发明的一些实施例中，所述三态开关由所述逐次逼近逻辑电路根据所述比较器的输出结果进行控制。
在本发明的一些实施例中，所述逐次逼近模数转换器具有两种工作状态，包括：校准模式和工作模式。
在本发明的一些实施例中，在校准模式中，所述数字处理电路将所述真实权重写入到所述只读存储器中，在工作模式中，所述数字处理电路根据所述只读存储器内存储的所述真实权重和所述逐次逼近逻辑电路的输出结果输出转换结果。
在本发明的一些实施例中，所述权重电容阵列包括C9～C1，所述冗余电容阵列包括Cc1～Cc3，其中，所述第一权重电容为C9，所述第二权重电容为C8，所述第三权重电容阵列包括C7～C1。
在本发明的一些实施例中，所述权重电容阵列由单位电容按照二进制增序排列，所述电容阵列中各电容的取值公式如下所示：
C1＝Cu (一)；
C2＝2Cu (二)；
C3＝4Cu (三)；
C4＝8Cu (四)；
C5＝16Cu (五)；
C6＝32Cu (六)；
C7＝64Cu (七)；
C8＝128Cu (八)；
C9＝256Cu (九)；
Cc1＝0.25Cu (十)；
Cc2＝0.25Cu (十一)；
Cc3＝0.5Cu (十二)；
其中，Cu为单位电容。
在本发明的一些实施例中，所述第一参考电源的第一参考电压Vrefp和所述第二参考电源的第二参考电压Vcm的取值公式如下所示：
Vrefp＝VDD (十三)；
其中，VDD为电源电压。
根据本发明另一个方面的实施例，提供一种应用上述所述的逐次逼近模数转换器的校准方法，包括：
断开所述第一开关、所述第二开关、所述第三开关，闭合所述第四开关，使所述第三权重电容阵列与所述冗余电容阵列的上极板的电压为所述第二参考电压Vcm，C7下极板切换至接地，C6～C1和Cc3～Cc1切换至所述第一参考电压Vrefp；
断开所述第四开关，使C7～C1和Cc3～Cc1下极板切换至所述第二参考电压Vcm，所述电容阵列输出电压Vout7cal-1，Vout7cal-1＝Vx-1；
所述比较器比较Vout7cal-1与Vcm，若Vout7cal-1＞Vcm，则输出二进制码字D7cal-9＝0，若Vout7cal-1＜Vcm，则输出二进制码字D7cal-9＝1；
根据D7cal-9的值，由所述逐次逼近逻辑电路控制C6下极板开关，若D7cal-9＝0，则C6下极板接地，若D7cal-9＝1，则C6下极板切换至所述第一参考电压Vrefp，此时所述电容阵列输出电压Vout7cal-2；
所述比较器比较Vout7cal-2与Vcm，若Vout7cal-2＞Vcm，则输出二进制码字D7cal-8＝0，若Vout7cal-2＜Vcm，则输出二进制码字D7cal-8＝1；
根据D7cal-8的值，由所述逐次逼近逻辑电路控制C5下极板开关，若D7cal-8＝0，则C5下极板接地，若D7cal-8＝1，则C5下极板切换至所述第一参考电压Vrefp，此时所述电容阵列输出电压Vout7cal-3；
直至Cc2开关切换，所述电容阵列输出电压Vout7cal-9，比较Vout7cal-9与Vcm，若Vout7cal-1＞Vcm，则输出二进制码字D7cal-1＝0，若Vout7cal-1＜Vcm，则输出二进制码字D7cal-1＝1；
根据D7cal-9～D7cal-1，计算Vx-1，所述数字处理电路根据Vx-1计算出C7-real，并将C7-real写入所述只读存储器，用于给所述第一权重电容和所述第二权重电容校准；
断开所述第一开关、所述第二开关，闭合所述第三开关、所述第四开关，使所述第二权重电容、所述第三权重电容阵列和所述冗余电容阵列的上极板电压为所述第二参考电压Vcm，将所述第二权重电容的下极板开关接地，C7～C1以及Cc3～Cc1下极板开关切换至所述第一参考电压Vrefp；
断开所述第四开关，将C7～C1以及Cc3～Cc1下极板开关切换至所述第二参考电压Vcm，所述电容阵列输出电压为Vout8cal-1，Vout8cal-1＝Vx-2；
根据上述C7校准流程，完成Vx-2的逐次逼近过程，生成二进制码字：D8cal-9～D8cal-1，与C7校准流程不同的是，对Vx-2的逐次逼近过程，由C7～C1以及Cc3的下极板开关切换完成；
根据D8cal-9～D8cal-1，计算Vx-2，所述数字处理电路根据Vx-2计算出C8-real，并将C8-real写入所述只读存储器，用于给所述第一权重电容校准；
断开所述第一开关，闭合所述第二开关、所述第三开关、所述第四开关，使得所述第一权重电容、所述第二权重电容、所述第三权重电容阵列和所述冗余电容阵列上极板电压为所述第二参考电压Vcm，将所述第一权重电容下极板开关接地，C8～C1以及Cc3～Cc1下极板开关切换至所述第一参考电压Vrefp；
断开所述第四开关，将C8～C1以及Cc3～Cc1下极板开关切换至所述第二参考电压Vcm，所述电容阵列输出电压Vout9cal-1，Vout9cal-1＝Vx-3；
根据上述C7校准流程，完成Vx-3的逐次逼近过程，生成二进制码字：D9cal-9～D9cal-1，与C7校准流程不同的是，对Vx-3的逐次逼近过程，由C8～C1的下极板开关切换完成；
根据D9cal-9～D9cal-1，计算Vx-3，所述数字处理电路根据Vx-3计算出C9-real，并将C9-real写入所述只读存储器，用于供所述数字处理电路计算所述真实权重，并把所述真实权重写入所述只读存储器，用于在正常工作时所述数字处理电路读取所述真实权重计算最终结果。
根据本发明另一个方面的实施例，提供一种应用上述所述的逐次逼近模数转换器的工作方法，包括：
断开所述第四开关，闭合所述第一开关、所述第二开关、所述第三开关，使所述第一权重电容、所述第二权重电容、所述第三权重电容阵列和所述冗余电容阵列上极板电压为输入电压Vin，所有电容下极板开关切换至所述第二参考电压Vcm；
断开所述第一开关，所述电容阵列输出电压Vout-1，Vout-1＝Vin，所述比较器负输入端电压为Vin，所述比较器比较Vcm与Vout-1，若Vcm＞Vout-1，则输出二进制码字D10＝1，若Vcm＜Vout-1，则输出二进制码字D10＝0；
根据D10的值，由所述逐次逼近逻辑电路控制C9下极板开关，若D10＝0，则C9下极板接地，若D10＝1，则C9下极板切换至所述第一参考电压Vrefp，此时所述电容阵列输出电压Vout-2；
所述比较器比较Vout-2与Vcm，若Vcm＞Vout-2，则输出二进制码字D9＝1，若Vcm＜Vout-2，则输出二进制码字D9＝0；
根据D9的值，由所述逐次逼近逻辑电路控制C8下极板开关，若D9＝0，则C8下极板接地，若D9＝1，则C8下极板切换至所述第一参考电压Vrefp，此时所述电容阵列输出电压Vout-3；
直至C1开关切换，所述电容阵列输出电压Vout-10，比较Vout-10与Vcm，若Vcm＞Vout-10，则输出二进制码字D1＝1，若Vcm＜Vout-10，则输出二进制码字D1＝0，所述冗余电容阵列不参与工作工程的开关切换；
所述数字处理电路根据二进制码字：D10～D1，从所述只读存储器读取所述真实权重，计算最终结果。
通过上述的逐次逼近模数转换器，降低了电路设计复杂度，简化电路结构，使得逐次逼近模数转换器对面积以及功耗的需求大大减小。
附图说明
图1示意性示出了根据本发明实施例的逐次逼近模数转换器整体结构示意图；
图2示意性示出了根据本发明实施例的逐次逼近模数转换器校准模式结构示意图；
图3示意性示出了根据本发明实施例的逐次逼近模数转换器校准模式流程示意图；
图4示意性示出了根据本发明实施例的逐次逼近模数转换器工作模式结构示意图；
图5示意性示出了根据本发明实施例的逐次逼近模数转换器工作模式流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本发明实施例的全面理解。然而，明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。此外，在以下说明中，省略了对公知技术的描述，以避免不必要地混淆本发明的概念。
在此使用的术语仅仅是为了描述具体实施例，而并非意在限制本发明。在此使用的术语“包括”表明了特征、步骤、操作的存在，但是并不排除存在或添加一个或多个其他特征。
在此使用的所有术语(包括技术和科学术语)具有本领域技术人员通常所理解的含义，除非另外定义。应注意，这里使用的术语应解释为具有与本说明书的上下文相一致的含义，而不应以理想化或过于刻板的方式来解释。
本发明的实施例提供一种逐次逼近模数转换器，图1示意性示出了根据本发明实施例的逐次逼近模数转换器整体结构示意图。
如图1所示，该逐次逼近模数转换器包括以下部分。
电容阵列，包括权重电容阵列C9～C1和冗余电容阵列Cc1～Cc3，电容阵列用于根据输入电压生成比较电压。
根据本发明的一些实施例，电容阵列用于产生逐次逼近过程中每一个比较周期所需要的比较电压，由具有不同权重的电容阵列构成，电容阵列中所有电容上极板连接至比较器的负输入端，下极板接开关在转换期间通过切换相应电容下极板开关，将电容下极板连接至不同的参考电压，以改变电容阵列的输出电压，完成逐次逼近过程。
比较器，比较器的负输入端与电容阵列的输出端相连，比较器用于将电容阵列的输出电压与参考电压进行比较。
根据本发明的一些实施例，比较器作为量化器，用于比较电容阵列的输出电压与预设的参考电压，并产生二进制输出码字，完成输入信号的量化过程。
逐次逼近逻辑电路，逐次逼近逻辑电路的输入端与比较器的输出端相连，逐次逼近逻辑电路用于对比较器的输出结果进行采样和输出。
根据本发明的一些实施例，逐次逼近逻辑电路对比较器输出结果进行采样和输出，并根据比较器的输出，控制逐次逼近模数转换器中电容阵列的下极板开关切换至相应的参考电压，使得逐次逼近模数转换器建立下一周期比较所需要的输出电压。
数字处理电路，数字处理电路的输入端与逐次逼近逻辑电路的输出端相连，数字处理电路用于根据逐次逼近逻辑电路的输出结果生成权重电容阵列中各电容的真实权重。
根据本发明的一些实施例，数字处理电路在高位电容失配校准过程中用于计算高位电容的真实权重，并将其写入只读存储器(EEPROM)；在正常工作过程中，用于读取各位电容的真实权重并与逐次逼近逻辑电路输出的二进制码字进行计算，产生最终的转换结果并输出。
根据本发明的一些实施例，权重电容阵列包括第一权重电容C9、第二权重电容C8、第三权重电容阵列C7～C1、第一开关S1、第二开关S2、第三开关S3、第四开关S4，第一权重电容的上极板连接第一开关的第二端与第二开关的第一端，第二权重电容的上极板连接第二开关的第二端与第三开关的第一端，第三电容阵列与冗余电容阵列Cc1～Cc3的上极板共节点，连接第三开关的第二端、第四开关的第二端和比较器的负输入端，电容阵列中的每个电容的下极板通过三态开关连接地、第一参考电源、第二参考电源，第一开关的第一端连接输入电源，第四开关的第一端连接第二参考电源。
通过上述的逐次逼近模数转换器，以较低的面积和功耗成本实现较高的转换精度，扩展了逐次逼近模数转换器在高精度模数转换领域的应用空间，电容阵列的结构、参考电压的设置以及比较器正输入端的电压设计，使得逐次逼近模数转换器节省了一半的单位电容数量，减小了面积和功耗。
在本发明的一些实施例中，比较器的正输入端与第二参考电源相连。
在本发明的一些实施例中，逐次逼近模数转换器还包括：只读存储器，只读存储器的输入端与数字处理电路的输出端相连，只读存储器用于存储数字处理电路输出的真实权重。
在本发明的一些实施例中，只读存储器用于存储电容阵列中各位电容的权重值，用于在正常的转换过程中计算最终的转换结果。
在本发明的一些实施例中，三态开关由逐次逼近逻辑电路根据比较器的输出结果进行控制。
在本发明的一些实施例中，逐次逼近模数转换器具有两种工作状态，包括：校准模式和工作模式。
在本发明的一些实施例中，在校准模式中，数字处理电路将真实权重写入到只读存储器中，在工作模式中，数字处理电路根据只读存储器内存储的真实权重和逐次逼近逻辑电路的输出结果输出转换结果。
在本发明的一些实施例中，权重电容阵列包括C9～C1，冗余电容阵列包括Cc1～Cc3，其中，第一权重电容为C9，第二权重电容为C8，第三权重电容阵列包括C7～C1。
在本发明的一些实施例中，权重电容阵列由单位电容按照二进制增序排列，电容阵列中各电容的取值公式如下所示：
C1＝Cu (一)；
C2＝2Cu (二)；
C3＝4Cu (三)；
C4＝8Cu (四)；
C5＝16Cu (五)；
C6＝32Cu (六)；
C7＝64Cu (七)；
C8＝128Cu (八)；
C9＝256Cu (九)；
Cc1＝0.25Cu (十)；
Cc2＝0.25Cu (十一)；
Cc3＝0.5Cu (十二)；
其中，Cu为单位电容。
在本发明的一些实施例中，第一参考电源的第一参考电压Vrefp和第二参考电源的第二参考电压Vcm的取值公式如下所示：
Vrefp＝VDD (十三)；
其中，VDD为电源电压。
在本发明的一些实施例中，地电压Vrefn＝0。
在本发明的一些实施例中，Ci表示第i位电容的理想电容值，Cc是为了满足高位电容容值为低位电容容值之和所添加的冗余电容，本发明中将Cc拆分为Cc1～Cc3，权重电容的理想值为：
Ci＝2i-1Cu (十五)；
其中，Cu为单位电容。
根据本发明另一个方面的实施例，提供一种应用上述的逐次逼近模数转换器的校准方法，图2示意性示出了根据本发明实施例的逐次逼近模数转换器校准模式结构示意图。
在本发明的一些实施例中，如图2所示，所有电容上极板共节点，作为电容阵列的输出节点，并连接至比较器的负输入端，各位电容下极板接三切换开关，以实现电容下极板在三个参考电压之间的切换，使得电容阵列输出所需的比较电压；在C9与C8上极板之间添加开关S2，在C8与C7上极板之间添加开关S3；开关S2、S3用于在对C7的校准中避免未校准的C8和C9参与到C7的校准中，S2用于在对C8的校准中避免未校准的C9参与到C8的校准中，该设计可以降低数字电路的在对真实权重进行计算时的计算复杂度。将冗余电容阵列Cc拆分为Cc1～Cc3，在对C7进行校准时，Cc1作为该校准过程中的冗余电容，Cc2与Cc3参与转换过程，进行开关切换；对C8进行校准时，Cc1与Cc2作为冗余电容，Cc3参与转换过程，进行开关切换；对C9的校准过程中，Cc1～Cc3作为冗余电容，不参与开关切换。该设计保证了对C7、C8和C9的校准具有相同的校准精度，即10Bit电容阵列的±1LSB电压；在正常工作过程中，Cc1～Cc3作为冗余电容，不参与量化过程中的开关切换。
图3示意性示出了根据本发明实施例的逐次逼近模数转换器校准模式流程示意图。
如图3所示，该方法包括操作S101～操作S116。
在操作S101，断开第一开关、第二开关、第三开关，闭合第四开关，使第三权重电容阵列与冗余电容阵列的上极板的电压为第二参考电压Vcm，C7下极板切换至接地，地电压Vrefn＝0，C6～C1和Cc3～Cc1切换至第一参考电压Vrefp。
在本发明的一些实施例中，电容阵列中所有电容所存储的总电荷公式为：
Q1＝(Vcm-Vrefn)C7+(Vcm-Vrefp)Cremain-7 (十六)；
其中，Cremain-7为C7的低位电容之和，公式为：
在操作S102，断开第四开关，使C7～C1和Cc3～Cc1下极板切换至第二参考电压Vcm，电容阵列输出电压Vout7cal-1，Vout7cal-1＝Vx-1。
在本发明的一些实施例中，电容阵列中所有电容所存储的总电荷公式为：
Q2＝(Vx-Vcm)(C7+Cremain-7) (十八)；
其中，由于电荷守恒，Q1＝Q2，即：
(Vcm-Vrefn)C7+(Vcm-Vrefp)Cremain-7＝(Vx-Vcm)(C7+Cremain-7) (十九)；
则Vx＝Vcm，电容阵列的输出电压为Vcm。
在本发明的一些实施例中，由于工艺、电压、温度等非理想因素的影响，C7与低位电容阵列必然存在失配，即C7与低位电容之间并非为理想的二进制关系。因此Vx≠Vcm。
在本发明的一些实施例中，设C7的真实值为C7-real，则由电荷守恒：
(Vcm-Vrefn)C7-real+(Vcm-Vrefp)Cremain-7＝(Vx-Vcm)(C7-real+Cremain-7) (二十)；
则其中，VDD与Cremain-7均为已知量，只需获取Vx，则可以计算获得C7的真实值C7-real。
在本发明的一些实施例中，对于Vx的获取，利用比较器比较Vx与Vcm，并进行逐次逼近模数转换过程，以获取Vx。逐次逼近的过程中，通过逐次逼近逻辑电路控制C6～C1以及Cc3～Cc2的下极板开关切换来完成。由于在设计中，将冗余电容进行了拆分，使得在对Vx的逐次逼近过程中，二进制搜索的最小电压范围为10Bit模数转换器的±1LSB电压，也即为本发明逐次逼近模数转换器的±1LSB电压范围，该设计保证了对高位电容失配检测的精度。
在本发明的一些实施例中，利用数字处理电路对逐次逼近过程中输出的二进制码字进行计算，获取C7的真实值C7-real，并将其写入只读存储器(EEPROM)，供后续对C8-real、C9-real以及真实权重计算时使用。
在本发明的一些实施例中，对C8与C9的真实值获取过程与C7类似，只是在进行计算的过程中，对于有关于C7的计算，均使用已获取的C7的真实值C7-real。
在本发明的一些实施例中，在获取C7、C8、C9的真实值之后，利用数字处理电路，计算各位电容的权重值，即：
C9～C7的计算公式为：
C6～C1的计算公式为：
其中，Wi表示电容阵列中的各位电容的权重值，将计算结果写入只读存储器(EEPROM)，以供逐次逼近模数转换器在正常的工作状态中进行读取，以计算最终的输出结果。
在本发明的一些实施例中，在C7的校准过程中，C6～C1的权重为W7cal-i，则公式为：
Cc3～Cc2的权重为W7cal-ci，则公式为：
在C8的校准过程中，C6～C1的权重为W8cal-i，则公式为：
C7的权重为W8cal-7，则公式为：
Cc3的权重为W8cal-c3，则公式为：
在C9的校准过程中，C6～C1的权重为W9cal-i，则公式为：
C8～C7的权重为W9cal-i，则公式为：
在操作S103，比较器比较Vout7cal-1与Vcm，若Vout7cal-1＞Vcm，则输出二进制码字D7cal-9＝0，若Vout7cal-1＜Vcm，则输出二进制码字D7cal-9＝1。
在操作S104，根据D7cal-9的值，由逐次逼近逻辑电路控制C6下极板开关，若D7cal-9＝0，则C6下极板接地，若D7cal-9＝1，则C6下极板切换至第一参考电压Vrefp，此时电容阵列输出电压Vout7cal-2。
在操作S105，比较器比较Vout7cal-2与Vcm，若Vout7cal-2＞Vcm，则输出二进制码字D7cal-8＝0，若Vout7cal-2＜Vcm，则输出二进制码字D7cal-8＝1。
在操作S106，根据D7cal-8的值，由逐次逼近逻辑电路控制C5下极板开关，若D7cal-8＝0，则C5下极板接地，若D7cal-8＝1，则C5下极板切换至第一参考电压Vrefp，此时电容阵列输出电压Vout7cal-3。
在操作S107，直至Cc2开关切换，电容阵列输出电压Vout7cal-9，比较Vout7cal-9与Vcm，若Vout7cal-1＞Vcm，则输出二进制码字D7cal-1＝0，若Vout7cal-1＜Vcm，则输出二进制码字D7cal-1＝1。
在操作S108，根据D7cal-9～D7cal-1，计算Vx-1，数字处理电路根据Vx-1计算出C7-real，并将C7-real写入只读存储器，用于给第一权重电容和第二权重电容校准。
在本发明的一些实施例中，电容阵列输出电压Vout7cal-2公式为：
输出电压Vout7cal-3公式为：
其中，Vx-1的公式为：
即：
其中，表示D7cal-i取反，C7-real的公式为：
其中，将Vx-1带入公式(三十四)得到C7-real的值，将C7-real的值写入只读存储器中，在C8和C9的校准过程使用。
在操作S109，断开第一开关、第二开关，闭合第三开关、第四开关，使第二权重电容、第三权重电容阵列和冗余电容阵列的上极板电压为第二参考电压Vcm，将第二权重电容的下极板开关接地，C7～C1以及Cc3～Cc1下极板开关切换至第一参考电压Vrefp。
在操作S110，断开第四开关，将C7～C1以及Cc3～Cc1下极板开关切换至第二参考电压Vcm，电容阵列输出电压为Vout8cal-1，Vout8cal-1＝Vx-2。
在本发明的一些实施例中，由电荷守恒可得公式为：
(Vcm-Vrefn)C8-real+(Vcm-Vrefp)Cremain-8＝(Vx-2-Vcm)(C8-real+Cremain-8) (三十五)；
则：
其中，
在操作S111，根据上述C7校准流程，完成Vx-2的逐次逼近过程，生成二进制码字：D8cal-9～D8cal-1，与C7校准流程不同的是，对Vx-2的逐次逼近过程，由C7～C1以及Cc3的下极板开关切换完成。
在操作S112，根据D8cal-9～D8cal-1，计算Vx-2，数字处理电路根据Vx-2计算出C8-real，并将C8-real写入只读存储器，用于给第一权重电容校准。
在本发明的一些实施例中，Vx-2的公式为：
即：
C8-real的公式为：
其中，将Vx-2带入公式(三十九)得到C8-real的值，将C8-real的值写入只读存储器中，在C9的校准过程使用。
在操作S113，断开第一开关，闭合第二开关、第三开关、第四开关，使得第一权重电容、第二权重电容、第三权重电容阵列和冗余电容阵列上极板电压为第二参考电压Vcm，将第一权重电容下极板开关接地，C8～C1以及Cc3～Cc1下极板开关切换至第一参考电压Vrefp。
在操作S114，断开第四开关，将C8～C1以及Cc3～Cc1下极板开关切换至第二参考电压Vcm，电容阵列输出电压Vout9cal-1，Vout9cal-1＝Vx-3。
在本发明的一些实施例中，由电荷守恒可得公式为：
(Vcm-Vrefn)C9-real+(Vcm-Vrefp)Cremain-9＝(Vx-3-Vcm)(C9-real+Cremain-9) (四十)；
则：
其中，
在操作S115，根据上述C7校准流程，完成Vx-3的逐次逼近过程，生成二进制码字：D9cal-9～D9cal-1，与C7校准流程不同的是，对Vx-3的逐次逼近过程，由C8～C1的下极板开关切换完成。
在操作S116，根据D9cal-9～D9cal-1，计算Vx-3，数字处理电路根据Vx-3计算出C9-real，并将C9-real写入只读存储器，用于供数字处理电路计算真实权重，并把真实权重写入只读存储器，用于在正常工作时数字处理电路读取真实权重计算最终结果。
在本发明的一些实施例中，Vx-3的公式为：
即：
C9-real公式为：
其中，将Vx-3带入公式(四十四)得到C9-real的值，将C9-real的值写入只读存储器，在数字电路计算各位电容权重时使用。
通过上述的逐次逼近模数转换器的校准方法，解决了模拟前台校准中需要校准数模转换器的问题，减小了面积与功耗，解决了数字后台校准中需要片外实现LMS算法的问题，降低了电路设计复杂度，避免了未校准电容对校准精度的影响，保证了对高位电容的校准精度。
根据本发明另一个方面的实施例，提供一种应用上述的逐次逼近模数转换器的工作方法，图4示意性示出了根据本发明实施例的逐次逼近模数转换器工作模式结构示意图。
在本发明的一些实施例中，如图4所示，工作中电容阵列作为采样电容，对输入信号进行上极板采样，使得采样结束后，电容下极板不需要进行开关切换，可以直接进行比较。结合比较器正输入端接Vcm，以及三个参考电压Vrefp、Vcm和地电压Vrefn的设计，地电压Vrefn＝0，使得电容阵列节省了最高位电容，即减小了一半的单位电容数量，并且降低了转换过程中电容阵列的功耗。
图5示意性示出了根据本发明实施例的逐次逼近模数转换器工作模式流程示意图。
如图5所示，该方法包括操作S201～操作S207。
在操作S201，断开第四开关，闭合第一开关、第二开关、第三开关，使第一权重电容、第二权重电容、第三权重电容阵列和冗余电容阵列上极板电压为输入电压Vin，所有电容下极板开关切换至第二参考电压Vcm。
在本发明的一些实施例中，电容阵列中所有电容的总电荷公式为：
其中，Q3为总电荷。
在操作S202，断开第一开关，电容阵列输出电压Vout-1，Vout-1＝Vin，比较器负输入端电压为Vin，比较器比较Vcm与Vout-1，若Vcm＞Vout-1，则输出二进制码字D10＝1，若Vcm＜Vout-1，则输出二进制码字D10＝0。
在操作S203，根据D10的值，由逐次逼近逻辑电路控制C9下极板开关，若D10＝0，则C9下极板接地，若D10＝1，则C9下极板切换至第一参考电压Vrefp，此时电容阵列输出电压Vout-2。
在本发明的一些实施例中，电容阵列输出电压Vout-2的公式为：
在操作S204，比较器比较Vout-2与Vcm，若Vcm＞Vout-2，则输出二进制码字D9＝1，若Vcm＜Vout-2，则输出二进制码字D9＝0。
在操作S205，根据D9的值，由逐次逼近逻辑电路控制C8下极板开关，若D9＝0，则C8下极板接地，若D9＝1，则C8下极板切换至第一参考电压Vrefp，此时电容阵列输出电压Vout-3。
在本发明的一些实施例中，电容阵列输出电压Vout-3的公式为：
在操作S206，直至C1开关切换，电容阵列输出电压Vout-10，比较Vout-10与Vcm，若Vcm＞Vout-10，则输出二进制码字D1＝1，若Vcm＜Vout-10，则输出二进制码字D1＝0，冗余电容阵列不参与工作工程的开关切换。
在操作S207，数字处理电路根据二进制码字：D10～D1，从只读存储器读取真实权重，计算最终结果Vout，公式为：
至此，已经结合附图对本发明实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各零部件的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
还需要说明的是，在本发明的具体实施例中，除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本发明的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的尺寸、范围条件等等的数字，应理解为在所有情况中是受到“约”的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。
本领域技术人员可以理解，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合或/或结合，即使这样的组合或结合没有明确记载于本发明中。特别地，在不脱离本发明精神和教导的情况下，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本发明的范围。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种逐次逼近模数转换器，包括：
电容阵列，包括权重电容阵列和冗余电容阵列，所述电容阵列用于根据输入电压生成比较电压；
比较器，所述比较器的负输入端与所述电容阵列的输出端相连，所述比较器用于将所述电容阵列的输出电压与参考电压进行比较；
逐次逼近逻辑电路，所述逐次逼近逻辑电路的输入端与所述比较器的输出端相连，所述逐次逼近逻辑电路用于对所述比较器的输出结果进行采样和输出；
数字处理电路，所述数字处理电路的输入端与所述逐次逼近逻辑电路的输出端相连，所述数字处理电路用于根据所述逐次逼近逻辑电路的输出结果生成所述权重电容阵列中各电容的真实权重；
其中，所述权重电容阵列包括第一权重电容、第二权重电容、第三权重电容阵列、第一开关、第二开关、第三开关、第四开关，所述第一权重电容的上极板连接所述第一开关的第二端与所述第二开关的第一端，所述第二权重电容的上极板连接所述第二开关的第二端与所述第三开关的第一端，所述第三电容阵列与所述冗余电容阵列的上极板共节点，连接所述第三开关的第二端、所述第四开关的第二端和所述比较器的负输入端，所述电容阵列中的每个电容的下极板通过三态开关连接地、第一参考电源、第二参考电源，所述第一开关的第一端连接输入电源，所述第四开关的第一端连接所述第二参考电源。
2.根据权利要求1所述的逐次逼近模数转换器，其中，所述比较器的正输入端与所述第二参考电源相连；
其中，所述逐次逼近模数转换器还包括：只读存储器，所述只读存储器的输入端与所述数字处理电路的输出端相连，所述只读存储器用于存储所述数字处理电路输出的所述真实权重。
3.根据权利要求1所述的逐次逼近模数转换器，其中，所述三态开关由所述逐次逼近逻辑电路根据所述比较器的输出结果进行控制。
4.根据权利要求1所述的逐次逼近模数转换器，其中，所述逐次逼近模数转换器具有两种工作状态，包括：校准模式和工作模式。
5.根据权利要求4所述的逐次逼近模数转换器，其中，在校准模式中，所述数字处理电路将所述真实权重写入到只读存储器中，在工作模式中，所述数字处理电路根据所述只读存储器内存储的所述真实权重和所述逐次逼近逻辑电路的输出结果输出转换结果。
6.根据权利要求1所述的逐次逼近模数转换器，其中，所述权重电容阵列包括C9～C1，所述冗余电容阵列包括Cc1～Cc3，其中，所述第一权重电容为C9，所述第二权重电容为C8，所述第三权重电容阵列包括C7～C1。
7.根据权利要求6所述的逐次逼近模数转换器，其中，所述权重电容阵列由单位电容按照二进制增序排列，所述电容阵列中各电容的取值公式如下所示：
C1＝Cu (一)；
C2＝2Cu (二)；
C3＝4Cu (三)；
C4＝8Cu (四)；
C5＝16Cu (五)；
C6＝32Cu (六)；
C7＝64Cu (七)；
C8＝128Cu (八)；
C9＝256Cu (九)；
Cc1＝0.25Cu (十)；
Cc2＝0.25Cu (十一)；
Cc3＝0.5Cu (十二)；
其中，Cu为单位电容。
8.根据权利要求1所述的逐次逼近模数转换器，其中，所述第一参考电源的第一参考电压Vrefp和所述第二参考电源的第二参考电压Vcm的取值公式如下所示：
Vrefp＝VDD (十三)；
其中，VDD为电源电压。
9.一种应用权利要求1-8中任一项所述的逐次逼近模数转换器的校准方法，包括：
断开所述第一开关、所述第二开关、所述第三开关，闭合所述第四开关，使所述第三权重电容阵列与所述冗余电容阵列的上极板的电压为所述第二参考电压Vcm，C7下极板切换至接地，C6～C1和Cc3～Cc1切换至所述第一参考电压Vrefp；
断开所述第四开关，使C7～C1和Cc3～Cc1下极板切换至所述第二参考电压Vcm，所述电容阵列输出电压Vout7cal-1，Vout7cal-1＝Vx-1；
所述比较器比较Vout7cal-1与Vcm，若Vout7cal-1＞Vcm，则输出二进制码字D7cal-9＝0，若Vout7cal-1＜Vcm，则输出二进制码字D7ca1-9＝1；
根据D7ca1-9的值，由所述逐次逼近逻辑电路控制C6下极板开关，若D7cal-9＝0，则C6下极板接地，若D7cal-9＝1，则C6下极板切换至所述第一参考电压Vrefp，此时所述电容阵列输出电压Vout7cal-2；
所述比较器比较Vout7cal-2与Vcm，若Vout7cal-2＞Vcm，则输出二进制码字D7cal-8＝0，若Vout7cal-2＜Vcm，则输出二进制码字D7cal-8＝1；
根据D7cal-8的值，由所述逐次逼近逻辑电路控制C5下极板开关，若D7cal-8＝0，则C5下极板接地，若D7cal-8＝1，则C5下极板切换至所述第一参考电压Vrefp，此时所述电容阵列输出电压Vout7cal-3；
直至Cc2开关切换，所述电容阵列输出电压Vout7cal-9，比较Vout7cal-9与Vcm，若Vout7cal-1＞Vcm，则输出二进制码字D7cal-1＝0，若Vout7cal-1＜Vcm，则输出二进制码字D7cal-1＝1；
根据D7cal-9～D7cal-1，计算Vx-1，所述数字处理电路根据Vx-1计算出C7-real，并将C7-real写入只读存储器，用于给所述第一权重电容和所述第二权重电容校准；
断开所述第一开关、所述第二开关，闭合所述第三开关、所述第四开关，使所述第二权重电容、所述第三权重电容阵列和所述冗余电容阵列的上极板电压为所述第二参考电压Vcm，将所述第二权重电容的下极板开关接地，C7～C1以及Cc3～Cc1下极板开关切换至所述第一参考电压Vrefp；
断开所述第四开关，将C7～C1以及Cc3～Cc1下极板开关切换至所述第二参考电压Vcm，所述电容阵列输出电压为Vout8cal-1，Vout8cal-1＝Vx-2；
根据上述C7校准流程，完成Vx-2的逐次逼近过程，生成二进制码字：D8cal-9～D8cal-1，与C7校准流程不同的是，对Vx-2的逐次逼近过程，由C7～C1以及Cc3的下极板开关切换完成；
根据D8cal-9～D8cal-1，计算Vx-2，所述数字处理电路根据Vx-2计算出C8-real，并将C8-real写入所述只读存储器，用于给所述第一权重电容校准；
断开所述第一开关，闭合所述第二开关、所述第三开关、所述第四开关，使得所述第一权重电容、所述第二权重电容、所述第三权重电容阵列和所述冗余电容阵列上极板电压为所述第二参考电压Vcm，将所述第一权重电容下极板开关接地，C8～C1以及Cc3～Cc1下极板开关切换至所述第一参考电压Vrefp；
断开所述第四开关，将C8～C1以及Cc3～Cc1下极板开关切换至所述第二参考电压Vcm，所述电容阵列输出电压Vout9cal-1，Vout9cal-1＝Vx-3；
根据上述C7校准流程，完成Vx-3的逐次逼近过程，生成二进制码字：D9cal-9～D9cal-1，与C7校准流程不同的是，对Vx-3的逐次逼近过程，由C8～C1的下极板开关切换完成；
根据D9cal-9～D9cal-1，计算Vx-3，所述数字处理电路根据Vx-3计算出C9-real，并将C9-real写入所述只读存储器，用于供所述数字处理电路计算所述真实权重，并把所述真实权重写入所述只读存储器，用于在正常工作时所述数字处理电路读取所述真实权重计算最终结果。
10.一种应用权利要求1-8中任一项所述的逐次逼近模数转换器的工作方法，包括：
断开所述第四开关，闭合所述第一开关、所述第二开关、所述第三开关，使所述第一权重电容、所述第二权重电容、所述第三权重电容阵列和所述冗余电容阵列上极板电压为输入电压Vin，所有电容下极板开关切换至所述第二参考电压Vcm；
断开所述第一开关，所述电容阵列输出电压Vout-1，Vout-1＝Vin，所述比较器负输入端电压为Vin，所述比较器比较Vcm与Vout-1，若Vcm＞Vout-1，则输出二进制码字D10＝1，若Vcm＜Vout-1，则输出二进制码字D10＝0；
根据D10的值，由所述逐次逼近逻辑电路控制C9下极板开关，若D10＝0，则C9下极板接地，若D10＝1，则C9下极板切换至所述第一参考电压Vrefp，此时所述电容阵列输出电压Vout-2；
所述比较器比较Vout-2与Vcm，若Vcm＞Vout-2，则输出二进制码字D9＝1，若Vcm＜Vout-2，则输出二进制码字D9＝0；
根据D9的值，由所述逐次逼近逻辑电路控制C8下极板开关，若D9＝0，则C8下极板接地，若D9＝1，则C8下极板切换至所述第一参考电压Vrefp，此时所述电容阵列输出电压Vout-3；
直至C1开关切换，所述电容阵列输出电压Vout-10，比较Vout-10与Vcm，若Vcm＞Vout-10，则输出二进制码字D1＝1，若Vcm＜Vout-10，则输出二进制码字D1＝0，所述冗余电容阵列不参与工作工程的开关切换；
所述数字处理电路根据二进制码字：D10～D1，从只读存储器读取所述真实权重，计算最终结果。
CN202210353647.7A 2022-03-30 2022-03-30 逐次逼近模数转换器、校准方法及工作方法 Active CN114640350B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210353647.7A CN114640350B (zh) 2022-03-30 2022-03-30 逐次逼近模数转换器、校准方法及工作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210353647.7A CN114640350B (zh) 2022-03-30 2022-03-30 逐次逼近模数转换器、校准方法及工作方法

Publications (2)

Publication Number Publication Date
CN114640350A CN114640350A (zh) 2022-06-17
CN114640350B true CN114640350B (zh) 2024-05-24

Family

ID=81952546

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210353647.7A Active CN114640350B (zh) 2022-03-30 2022-03-30 逐次逼近模数转换器、校准方法及工作方法

Country Status (1)

Country Link
CN (1) CN114640350B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115940949B (zh) * 2022-12-14 2023-07-25 合肥健天电子有限公司 分裂电容结构逐次逼近模数转换器校准电路及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8766833B1 (en) * 2013-03-06 2014-07-01 Infineon Technologies Austria Ag System and method for calibrating a circuit
CN105915220A (zh) * 2016-04-05 2016-08-31 天津大学 基于一位冗余位的带数字校准的逐次逼近型模数转换器
CN109120268A (zh) * 2018-08-28 2019-01-01 电子科技大学 一种动态比较器失调电压校准方法
CN113839672A (zh) * 2021-09-14 2021-12-24 无锡英迪芯微电子科技股份有限公司 一种利用冗余电容模拟域自校准逐次逼近模数转换器
CN113839673A (zh) * 2021-09-14 2021-12-24 无锡英迪芯微电子科技股份有限公司 一种新型数字域自校准逐次逼近模数转换器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8451151B2 (en) * 2011-08-15 2013-05-28 Himax Technologies Limited Successive approximation analog to digital converter with capacitor mismatch calibration and method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8766833B1 (en) * 2013-03-06 2014-07-01 Infineon Technologies Austria Ag System and method for calibrating a circuit
CN105915220A (zh) * 2016-04-05 2016-08-31 天津大学 基于一位冗余位的带数字校准的逐次逼近型模数转换器
CN109120268A (zh) * 2018-08-28 2019-01-01 电子科技大学 一种动态比较器失调电压校准方法
CN113839672A (zh) * 2021-09-14 2021-12-24 无锡英迪芯微电子科技股份有限公司 一种利用冗余电容模拟域自校准逐次逼近模数转换器
CN113839673A (zh) * 2021-09-14 2021-12-24 无锡英迪芯微电子科技股份有限公司 一种新型数字域自校准逐次逼近模数转换器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一款14位流水线-逐次逼近型模数转换器设计;张浩松;唐鹤;;电子与封装;20200720(07);全文 *

Also Published As

Publication number Publication date
CN114640350A (zh) 2022-06-17

Similar Documents

Publication Publication Date Title
US7812757B1 (en) Hybrid analog-to-digital converter (ADC) with binary-weighted-capacitor sampling array and a sub-sampling charge-redistributing array for sub-voltage generation
TWI467924B (zh) 連續近似暫存器類比對數位轉換器及其轉換方法
US20130076546A1 (en) Charge compensation calibration for high resolution data converter
KR102001762B1 (ko) Dac 커패시턴스 어레이, sar형 아날로그-디지털 컨버터 및 전력 소비의 감소 방법
EP2401814B1 (en) Capacitive voltage divider
JP2006303671A (ja) 積分器およびそれを使用する巡回型ａｄ変換装置
CN110086468A (zh) 一种非二进制逐次逼近型模数转换器的权重校准方法
CN110649924B (zh) 一种逐次逼近型模数转换器的数字自校准装置及方法
Rabuske et al. Charge-Sharing SAR ADCs for low-voltage low-power applications
CN114640350B (zh) 逐次逼近模数转换器、校准方法及工作方法
Miyahara et al. A 10b 320 MS/s 40 mW open-loop interpolated pipeline ADC
Lu et al. A 10-bits 50-MS/s SAR ADC based on area-efficient and low-energy switching scheme
CN111669178B (zh) 一种高精度逐次逼近型模数转换器及其线性度校准方法
Kim et al. A low power consumption 10-bit rail-to-rail SAR ADC using a C-2C capacitor array
CN112994692B (zh) 基于亚稳态检测Pipelined-SAR ADC的级间增益和电容失配校准方法
CN110620582A (zh) 一种用于流水线模数转换器的电容失配校准方法
Długosz et al. Low chip area, low power dissipation, programmable, current mode, 10-bits, SAR ADC implemented in the CMOS 130nm technology
CN115149955A (zh) 逐次逼近模数转换器、模数转换方法及应用其的装置
Gu et al. An 11-bit 22-MS/s 0.6 mW SAR ADC with parasitic capacitance compensation
CN114024550A (zh) 模数转换器和自动化配电设备
Thirunakkarasu et al. A radix-3 SAR analog-to-digital converter
Jiang et al. A 16-channel 12-bit rail-to-rail successive approxmation register ADC for AFEs
Wiessflecker et al. An 11 bit SAR ADC combining a split capacitor array with a resistive ladder and a configurable noise time domain comparator
CN111130547A (zh) 一种应用于模数转换器的动态运放增益校准方法
Akbari et al. Energy-efficient and area-efficient switching schemes for SAR ADCs

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant