CN106603048A - 一种连级比较器电路 - Google Patents

Abstract

一种连级比较器电路，其包括第一预放大器、第二预放大器、动态锁存器、四个电容和六个开关；其具有由电平控制且交叉进行的两种工作状态，即失调电压存储状态和正常比较工作状态；当进入失调电压存储状态时，第一开关、第二开关、第三开关、第四开关、第五开关和第六开关同时闭合，且接入共模电平，第一预放大器的正输入端和负输入端均输入相同的共模电平；动态锁存器的输出端没有输出；当进入比较工作状态时，第一开关、第二开关、第三开关、第四开关、第五开关和第六开关同时断开；第一预放大器的正输入端输入需比较的电压信号，第一预放大器的负输入端输入标准信号；动态锁存器的输出端输出比较结果电压信号。

Description

一种连级比较器电路

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种CMOS工艺的低失调电压的高分辨率比较器电路。

背景技术

对两个或多个数据项进行比较，以确定它们是否相等，或确定它们之间的大小关系及排列顺序称为比较。能够实现这种比较功能的电路或装置称为比较器。比较器是将一个模拟电压信号与一个基准电压相比较的电路。比较器的两路输入为模拟信号，输出则为二进制信号0或1，当输入电压的差值增大或减小且正负符号不变时，其输出保持恒定。

传统的比较器往往是采用一个运算放大器的开环应用，其结构简单且适用范围较广。请参阅图1，图1是现有技术中采用两级运放结构的比较器电路示意图。如图所示，该比较器电路包括三个PMOS晶体管(M3、M4和M5)和五个NMOS晶体管(M1、M2、M7、M0和M6)。

请参阅图2，图2为比较器理想传输特性示意图。如图所示，对于上述比较器在理想的情况下，当输入两端电压Vp＝Vn时，比较器输出为0。

在实际电路的工作中，外界的噪声和比较器内部的元器件的不匹配，例如，出现如图1中差分输入对管M1和M2失配等非理想因素，这将会给比较器引入一个失调电压(如图3所示)，也就是说，当比较器输入两端之差Vp-Vn等于失调电压Vos时，比较器才能分辨。

然而，比较器的失调电压Vos的大小直接决定比较器性能的优劣。特别是，当此失调电压Vos大于比较精度时，就会对比较结果造成错误。

尤其是，具有低功耗和小尺寸等特点的逐次逼近寄存器型(SAR)的模拟数字转换器(ADC)，是采样速率低于5Msps的中等至高分辨率应用的常见结构。SAR ADC的分辨率一般为8位至16位，SAR实质上是实现一种二进制搜索算法。当内部电路运行在数兆赫兹(MHz)时，由于逐次逼近算法的缘故，故ADC采样速率仅是该数值的几分之一。

因此，为了满足在高精度SAR ADC的设计中的功能需求，业界急需要设计一个高精度的比较器，并且失调电压足够小以至于不影响比较结果。

发明内容

为实现上述目的，本发明的旨在提供一种应用于高精度场合的高分辨率低失调电压的比较器电路。为实现上述目的，本发明的技术方案如下：

一种连级比较器电路；其包括：

第一预放大器，用于对接收的输入信号进行第一级放大；

第二预放大器,用于对所述第一预放大器输出的信号进行第二级放大；

动态锁存器，用于在比较状态时对所述的第二预放大器输出的信号进行比较反转；

第一电容和第二电容，串接在所述第一预放大器和第二预放大器之间；

第三电容和第四电容，串接在所述第二预放大器和动态锁存器之间；

第一开关和第二开关，串接在所述第一预放大器的正输入端和负输入端之间；

第三开关，并接在所述第一电容和第三电容之间；

第四开关，并接在所述第二电容和第四电容之间；

第五开关和第六开关，串接在所述动态锁存器的正输入端和负输入端之间；

其中，所述电路具有由电平控制且交叉进行的两种工作状态，即失调电压存储状态和正常比较工作状态；当进入失调电压存储状态时，所述第一开关、第二开关、第三开关、第四开关、第五开关和第六开关同时闭合，且接入共模电平，所述第一预放大器的正输入端和负输入端均输入相同的共模电平；所述动态锁存器的输出端没有输出；当进入比较工作状态时，所述第一开关、第二开关、第三开关、第四开关、第五开关和第六开关同时断开；所述第一预放大器的正输入端输入需比较的电压信号，所述第一预放大器的负输入端输入标准信号；所述动态锁存器的输出端输出比较结果电压信号。

根据所述的连级比较器电路，所述第一电容和第二电容的电容值相同。

根据所述的连级比较器电路，所述第三电容和第四电容的电容值相同。

根据所述的连级比较器电路，所述第一预放大器和第二预放大器均位差分输入差分输出的运放。

根据所述的连级比较器电路，所述第一开关、第二开关、第三开关、第四开关、第五开关和第六开关采用相同的开关。

根据所述的连级比较器电路，所述第一开关、第二开关、第三开关、第四开关、第五开关和第六开关采用消除电荷注入的CMOS开关。

根据所述的连级比较器电路，所述交叉进行的两种工作状态，由外部控制时钟产生的电平控制。

从上述技术方案可以看出，本专利提供了一种连级比较器电路，所设计的比较器主要是由误差消除结构，两级相同结构的预放大器和锁存器组成。这种误差消除结构加预放大器，使得比较器能分辨更小的电压差值，实现了在高速高精度比较器的应用。并且，本发明可以以较小的面积和功耗代价，实现比较器在相同速度下的电压比较分辨率有很大提高。

此外，本发明可以以较小的面积和功耗代价，实现比较器在相同速度下的电压比较分辨率有很大提高。

附图说明

图1为现有技术中比较器电路的示意图

图2为比较器理想传输特性示意图

图3为包含输入失调电压的比较器传输特性的示意图

图4为本发明实施例中连级比较器的原理图

图5为本发明实施例中第一级预放大原理图

图6为本发明实施例中第二级预放大原理图

具体实施方式

体现本发明特征与优点的实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的示例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及图示在本质上当做说明之用，而非用以限制本发明。

以下结合附图4-6，通过具体实施例对本发明的基于实时系统的热处理设备温度控制及方法、实现该方法的装置作进一步详细说明。需要说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、明晰地达到辅助说明本发明实施例的目的。

请参阅图4，图4为本发明实施例中连级比较器的原理示意图。如图所示，本发明实施例中的比较器是带失调电压消除的连级比较器，主要由用于对接收的输入信号进行第一级放大的第一预放大器(预放大器1)、用于对第一预放大器输出的信号进行第二级放大的第二预放大器(预放大器2),用于在比较状态时对的第二预放大器输出的信号进行比较反转的动态锁存器、四个电容和六个开关组成。

在本发明的实施例中，第一预放大器和第二预放大器可根据放大增益和速度的需要做不同调整，也可以适配选用单级运放或者多级运放；并且，第一预放大器和第二预放大器可以均为差分输入差分输出的运放，也可以为普通运放。

其中，四个电容包括第一电容C1、第二电容C2、第三电容C3和第四电容C4，第一电容C1和第二电容C2串接在第一预放大器和第二预放大器之间；第三电容C3和第四电容C4串接在第二预放大器和动态锁存器之间。在本发明的实施例中，第一电容C1和第二电容的C4电容值可以相同，第三电容C3和第四电容C4的电容值可以相同；较佳地，第一电容C1、第二电容C2、第三电容C3和第四电容C4的电容值可以相同。

六个开关包括第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5和第六开关S6。第一开关S1和第二开关S2串接在第一预放大器的正输入端和负输入端之间；第三开关S3并接在第一电容C1和第三电容C3之间；第四开关S4并接在第二电容C2和第四电容C4之间。在本发明的实施例中，第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5和第六开关S6可以采用相同的开关。

较佳地，第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5和第六开关S6采用相同的开关可以采用消除电荷注入的CMOS开关。

在本发明的实施例中，该比较器电路通过第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5和第六开关S6同时闭合和断开，控制且交叉进行的两种工作状态，即失调电压存储状态和正常比较工作状态。也就是说，该电路结构将输出失调存储和输入失调存储相结合，达到失调校准的目的。具体地：

当进入失调电压存储状态时，第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5和第六开关S6同时闭合，且接入共模电平，第一预放大器的正输入端和负输入端均输入相同的共模电平；动态锁存器的输出端没有输出；

当进入比较工作状态时，第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5和第六开关S6同时断开；第一预放大器的正输入端输入需比较的电压信号，第一预放大器的负输入端输入标准信号；动态锁存器的输出端输出比较结果电压信号。

根据上述比较器的电路结构，可以等效于输出失调电压存储结构(第一级)、输入失调电压存储结构(第二级)和锁存器结构，下面我们分别将上述三种分结构进行详细说明。

请参阅图5，图5为本发明实施例中第一级预放大原理图。如图所示，第一级是输出失调电压存储结构，由开关S1、开关S2、第一预放大器、电容C1和电容C2组成。输出失调电压存储结构的主要作用是通过输出存储的方法消除比较器失调电压的影响。

当进入失调电压存储状态时，开关S1和开关S2闭合，第一预放大器的正输入端和负输入端短接到共模电压VCM，并将其输出失调电压存储在电容C1和电容C2上。

当进入比较工作状态时，开关S1和开关S2断开，第一预放大器的正输入端输入需比较的电压信号，第一预放大器的负输入端输入标准电压信号，即将输入的需比较电压信号和标准电压信号之差，连同输入端等效误差电压一同被第一预放大器放大，之后在失调电压存储状态存入而电容C1和电容C2上的电荷就可将误差电压抵消。

请参阅图6，图6为本发明实施例中第二级预放大原理图。如图所示，第二级是输入失调电压存储结构，由第三开关S3和第四开关S4，第二预放大器和电容C1和电容C2组成。输入失调电压存储结构的主要作用也是通过输出存储的方法消除比较器失调电压的影响。

当进入失调电压存储状态时，第三开关S3和第四开关S4将第二预放大器连接成一个单位增益放大器，将第二预放大器输入端的失调电压值也存储在电容C1和电容C2上。

当进入比较工作状态时，第二预放大器输入端的输入端连接经第一预放大器放大后的比较输入电压，电容C1和电容C2在此阶段将输入电压和失调电压做减法，即这个失调电压可通过增大第二预放大器的增益来减小。

经过上述两级消除比较器失调电压的作用，输出的比较输入电压就可以输入到第三级锁存器结构进行。第三级锁存器结构由电容C3和电容C4、第五开关S5和第六开关S6和锁存器组成。

当第五开关S5和第六开关S6闭合时，锁存器两端被短接，锁存器输出是中间状态，在断开后的比较状态，锁存器能够更快速的比较反转。

由于锁存器的输入失调电压通常比较大，常常需要前面预防大级的增益足够大，以减小整个比较器的残余失调电压。第三电容C3和第四电容C4用于存储锁存器输入端的失调电压，进一步减小了本发明比较器电路中会引入的失调电压影响。

综上所述，本发明所设计的比较器主要是由误差消除结构、两级相同结构的预放大器和锁存器组成。误差消除结构加预防大器结构，使得比较器能分辨更小的电压差值，实现了在高速高精度的应用。并且，本发明可以已较小的面积和功耗代价，实现提高比较器在相同速度下的电压比较分辨率。

以上所述的仅为本发明的实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (8)

1.一种连级比较器电路；其特征在于，包括：

第一预放大器，用于对接收的输入信号进行第一级放大；

第二预放大器,用于对所述第一预放大器输出的信号进行第二级放大；

动态锁存器，用于在比较状态时对所述的第二预放大器输出的信号进行比较反转；

第一电容和第二电容，串接在所述第一预放大器和第二预放大器之间；

第三电容和第四电容，串接在所述第二预放大器和动态锁存器之间；

第一开关和第二开关，串接在所述第一预放大器的正输入端和负输入端之间；

第三开关，并接在所述第一电容和第三电容之间；

第四开关，并接在所述第二电容和第四电容之间；

第五开关和第六开关，串接在所述动态锁存器的正输入端和负输入端之间；

其中，所述电路具有由电平控制且交叉进行的两种工作状态，即失调电压存储状态和正常比较工作状态；

当进入失调电压存储状态时，所述第一开关、第二开关、第三开关、第四开关、第五开关和第六开关同时闭合，且接入共模电平，所述第一预放大器的正输入端和负输入端均输入相同的共模电平；所述动态锁存器的输出端没有输出；

当进入比较工作状态时，所述第一开关、第二开关、第三开关、第四开关、第五开关和第六开关同时断开；所述第一预放大器的正输入端输入需比较的电压信号，所述第一预放大器的负输入端输入标准信号；所述动态锁存器的输出端输出比较结果电压信号。

2.根据权利要求1所述的连级比较器电路，其特征在于，所述第一电容和第二电容的电容值相同。

3.根据权利要求1所述的连级比较器电路，其特征在于，所述第三电容和第四电容的电容值相同。

4.根据权利要求1所述的连级比较器电路，其特征在于，所述第一预放大器和第二预放大器均为差分输入差分输出的运放。

5.根据权利要求1所述的连级比较器电路，其特征在于，所述第一开关、第二开关、第三开关、第四开关、第五开关和第六开关采用相同的开关。

6.根据权利要求5所述的连级比较器电路，其特征在于，所述第一开关、第二开关、第三开关、第四开关、第五开关和第六开关采用消除电荷注入的CMOS开关。

7.根据权利要求1所述的连级比较器电路，其特征在于，所述交叉进行的两种工作状态，由外部控制时钟产生的电平控制。

8.根据权利要求1所述的连级比较器电路，其特征在于，所述第一预放大器和第二预放大器为单级运放或者多级运放。