CN103746693A - 一种消除电容失配误差的校准电路 - Google Patents

Abstract

本发明提供了一种消除电容失配误差的校准电路，包括熔丝阵列、累加器、控制电路和校准电容阵列。熔丝阵列中的数据熔丝存储失配误差数据，校准电容阵列为差分电容阵列中左LSB电容阵列，累加器依次读取数据熔丝值，在控制电路作用下依据比较器输出结果控制校准电容阵列中电容的接入或断开，从而完成电容校准与转换。本发明将校准电容阵列与左LSB电容阵列合二为一，极大地节省了版图面积；将每个高位电容的误差信息用一行数据熔丝来表示，将几个低位电容的误差信息用一行数据熔丝来表示，折中了补偿精度与熔丝阵列规模之间的矛盾。采用本发明的校准方法可以将逐次逼近型模数转换器的精度由传统的12位提高到16位乃至18位。

Description

一种消除电容失配误差的校准电路

技术领域

本发明涉及一种校准电路，特别涉及一种采用熔丝修调技术消除电容失配误差的校准电路，应用于差分输入逐次逼近型模数转换器中。

背景技术

随着便携式移动设备的飞速发展，低功耗模数转换器越来越受到电子工程师的青睐。逐次逼近型模数转换器（SAR结构ADC）凭借其自身固有优势在低功耗应用中成为了主流。受代工厂工艺条件的限制，电容的最小失配率为0.1%，因此逐次逼近型模数转换器精度只能达到12bits，无法满足一些高精度的应用需求。采用激光修调技术可以消除电容的失配误差，进而提高精度。但这一方法成本太高，无法实现批量生产。

另一种被广泛采用的消除电容失配误差的方法是首先通过测试得到各位的失配误差量，将其存储在误差存储器中，待电路正常工作时，存储的误差数据再被读出，输入到累加器中，通过累加器的累加结果控制校准DAC，将要补偿的电容值叠加到相应位的电容上，以消除电容的失配误差。通过该方法可以将逐次逼近型模数转换器的精度提高到16～18bits。

上述传统的通过存储误差然后补偿电容失配的方法存在以下问题：1.以差分输入SAR结构ADC为例，传统的误差校准DAC是对差分电容对一端的电容进行补偿，因此通常将其放置在被补偿电容阵列的一侧。伴随而来的问题是在版图中电容所占的面积就会增大。另外由于被补偿电容一侧增加了误差校准DAC，导致差分输入两端电容不对称，在版图布局和工艺生产中都会带来较大困难；2.由于需要对差分电容阵列中的每对电容误差进行校准，因此理论上设计多少位的SAR结构ADC就需要补偿多少个误差。以16bits ADC为例，为满足一对电容误差的补偿范围需求，需要分配多个熔丝才能实现较大范围的补偿值。假设需要10个熔丝能满足这一要求，那么实现对16bits ADC的补偿需要160个熔丝，其所占的面积是相当大的。而且现有结构的多个熔丝能实现的误差补偿范围较小，补偿能力有限。

现有的带校准DAC模块的电路由差分电容阵列，校准DAC，比较器，控制电路，误差存储单元，累加器构成。输入信号由差分电容阵列采样，然后由比较器进行判断。从最高位开始，依据比较器的输出结果，SAR控制逻辑对当前比较位的电容对进行相应操作，操作完成后再进行下一位的转换，直到进行完最低位的比较，即可获得完整的转换结果。通过测试得到差分电容阵列的电容失配误差后，将其存储在误差存储单元中。待电路开始转换后，在每一个比较周期内，存储的误差数据通过累加器作用到校准DAC，校准DAC将误差数据对应的电容误差叠加到相应位的电容上，进而消除电容失配误差。这一方法能够较为准确的实现对电容失配误差的补偿，不足之处是增加的校准DAC会占用较大面积。由于校准DAC只增加在了差分对的一侧，破坏了电路的对称性，在版图布局时会引入困难。

在现有的电容误差存储单元中，假设每一行由n个熔丝组成，与之对应的累加器输入端也是n位的。其中每个熔丝代表着一定的补偿值，如果当前熔丝值为1，表明当前熔丝所对应的补偿值被计入累加器；如果当前熔丝值为0，表明当前熔丝所对应的补偿值不被计入累加器。这n个熔丝值累加的结果即为对当前位的补偿值。当前每行熔丝能实现的误差补偿范围是由这n个熔丝通过不同的组合来确定的。如果需要对16位的ADC进行补偿，则需要16行的熔丝数据来实现对误差值的存储。这种电路结构能够实现对一定范围内误差值的补偿，但是误差补偿范围有限。另一个问题是当补偿高精度ADC时所需要的误差存储模块过于庞大，占用太大面积。

上述补偿方法可以在一定范围内实现对差分对电容失配误差的补偿，提高ADC的精度。但是伴随而来的是版图面积的大幅提升，极大地提高了电路的成本。另一方面，对每个电容能实现的误差补偿范围有限，不能补偿大的失配误差。

发明内容

本发明所解决的技术问题是：克服现有技术的不足，提供一种消除电容失配误差的校准电路，既不过多增加电容阵列的面积，又尽可能补偿了所有位的电容失配误差，在解决补偿问题的同时又不会引入版图布局中的非对称性问题。

本发明的技术方案是：一种消除电容失配误差的校准电路，包括熔丝阵列、累加器、控制电路和校准电容阵列；

熔丝阵列由m乘n根熔丝组成，m为熔丝阵列的行数，n为熔丝阵列的列数，其中x行为数据熔丝，m、n、x均为自然数，且x小于m；数据熔丝中存储需要修调的失配误差数据；

校准电容阵列在控制电路的作用下存储差分电容阵列左LSB的电容值与累加器输出的失配误差数据的叠加值；

累加器逐行读入熔丝阵列数据熔丝中存储的失配误差数据并输出给校准电容阵列，校准电容阵列在控制电路的作用下将差分电容阵列左LSB电容值和累加器输出的误差数据进行叠加，然后与左MSB电容值一起输入比较器负端，差分电容阵列右LSB电容值和右MSB电容值一起输入比较器正端，比较器对正负端输入数据进行比较，如果比较器输出结果为正，则累加器在控制电路的作用下继续读入下一行数据熔丝中的失配误差数据；如果比较器输出结果为负，则累加器在控制电路的作用下减去本次读入的失配误差数据，然后再读取下一行数据熔丝中的失配误差数据，直至完成对差分电容阵列中所有位电容的校准。

差分电容阵列的左MSB电容阵列中每一位电容的失配误差数据对应着熔丝阵列中的一行数据熔丝，左LSB电容阵列中的几位电容失配误差数据对应着熔丝阵列中的一行数据熔丝，从而减小熔丝阵列所占的面积。

熔丝阵列中的每根熔丝在电路测试阶段可以重复读写，当确定该单元最终值后再打开熔丝阵列烧录控制开关进行烧录，待烧录完成后熔丝值不可再更改。

熔丝阵列的一行数据熔丝中既有代表减去相应电容值的熔丝，又有代表增加相应电容值的熔丝，通过它们相加求和，可以实现从一个极小值到一个极大值的小步长遍历。

本发明与现有技术相比的技术效果是：

1.本发明将传统的独立结构校准电容阵列与差分负端低位电容阵列巧妙地合二为一，极大地节省了版图面积，同时又保持了差分结构的对称性，在逐次逼近的工作过程中实现了精准的误差补偿；

2.本发明熔丝阵列中每行熔丝在不增加数量的情况下，实现了更大范围的误差补偿，而且能在最小值和最大值之间实现小步长遍历，提高了补偿的精度；

3.本发明将每个高位电容的误差信息用一行熔丝来表示，将几个低位电容的误差信息用一行熔丝来表示，很好地折中了补偿精度与熔丝阵列规模之间的矛盾。

附图说明

图1为不带修调的SAR ADC电路结构图；

图2为不带修调的SAR ADC电路工作流程图；

图3为采用本发明校准电路的SAR ADC结构框图；

图4为采用本发明校准电路的SAR ADC电路工作流程图。

具体实施方式

本发明所述采用熔丝修调技术消除电容失配误差的校准电路包括熔丝阵列、累加器、控制电路和校准电容阵列。

熔丝阵列由m乘n根熔丝组成，m为熔丝阵列的行数，n为熔丝阵列的列数，其中x行为数据熔丝，m、n、x均为自然数，且x小于m，m、n的值以及数据熔丝在熔丝阵列中所占的比例要根据具体电路的需要来确定。数据熔丝中存储需要修调的失配误差数据；每行数据熔丝累加的结果代表着需要补偿的误差信息，每行数据熔丝数据在其所对应的时钟周期内被读出，送到累加器的输入端进行补偿。

在对电路进行调试时，可以通过对熔丝写入不同的值来调节电路工作方式以及测试电路的性能。调试时可以多次向熔丝阵列中写入数据，当确定了熔丝数据后再通过统一的程序将需要烧断的熔丝烧断。待熔丝烧完后，就不能再调整其内部的值了。

本发明将校准电容阵列与左LSB电容阵列（差分输入负端低位电容阵列）合二为一，该校准电容阵列既负责正常逐次逼近过程中电容的转换功能，又包含了需要对当前电容进行补偿的误差信息，即校准电容阵列在控制电路的作用下存储差分电容阵列左LSB的电容值与累加器输出的失配误差数据的叠加值。本发明中校准电容阵列包含了计入补偿电容后的结果，其在累加器的控制下发挥作用。

累加器逐行读入熔丝阵列数据熔丝中存储的失配误差数据并输出给校准电容阵列，校准电容阵列在控制电路的作用下将差分电容阵列左LSB电容值和累加器输出的误差数据进行叠加，然后与左MSB电容值一起输入比较器负端，差分电容阵列右LSB电容值和右MSB电容值一起输入比较器正端，比较器对正负端输入数据进行比较，如果比较器输出结果为正，则累加器在控制电路的作用下继续读入下一行数据熔丝中的失配误差数据；如果比较器输出结果为负，则累加器在控制电路的作用下减去本次读入的失配误差数据，然后再读取下一行数据熔丝中的失配误差数据，直至完成对差分电容阵列中所有位电容的校准。

如图1所示为传统的16位不带修调的SAR ADC电路结构图，受工艺条件的限制，电容的最小失配率为0.1%，因此流片后测试转换器精度只能达到12bits，无法满足应用需求。

如图2所示为不带修调的SAR ADC电路工作流程图。工作开始后先给比较器一端接入转换电容A，待比较器比较完成后根据比较结果进行判断，如果比较结果为1，则再接入比较电容B；如果比较结果为0，则断开转换电容A，再接入转换电容B。如此循环，直至转换完成。

如图3所示为采用本发明校准电路的SAR ADC结构框图，工作开始后，首先由差分电容阵列左MSB电容和右MSB电容对输入差分电压信号进行采样，采样完成后将其与输入信号断开。然后左MSB电容将采得的电荷与左LSB电容进行平均分配，右MSB电容将采得的电荷与右LSB电容进行平均分配，至此采样过程结束。

差分电容阵列采样过程结束开始进行模数转换后，为了校准电容的失配误差，转换过程开始后，首先对最高位电容进行比较，此时累加器在控制电路的作用下首先读入第一行数据熔丝中存储的失配误差值（n位熔丝数据）并输出给校准电容阵列，校准电容阵列在控制电路的作用下将差分电容阵列左LSB电容值和累加器输出的误差数据进行叠加，然后与左MSB电容值一起输入比较器负端，差分电容阵列右LSB电容值和右MSB电容值一起输入比较器正端，供比较器进行比较。如果比较器输出结果为正，则累加器在控制电路的作用下继续读入下一行数据熔丝中的失配误差数据；如果比较器输出结果为负，则累加器在控制电路的作用下减去本次读入的失配误差数据，然后再读取下一行数据熔丝中的失配误差数据，即进行次高位电容的比较，如此循环下去，直至完成对所有位的转换。

如图4所示为采用本发明校准电路的SAR ADC电路工作流程图。工作开始后先给比较器一端接入转换电容A及其补偿电容a，待比较器比较完成后根据比较结果进行判断，如果比较结果为1，则再接入比较电容B及其补偿电容b；如果比较结果为0，则断开转换电容A及其补偿电容a，再接入转换电容B及其补偿电容b。如此循环，直至转换完成。

本发明所述校准电路具有简洁、高效的特点，既节省了熔丝阵列的面积，又起到了补偿电容失配误差的效果，极大地提高了ADC的精度。

本发明中，所述校准电路在每个转换时钟周期内不仅提供左LSB电容阵列（差分输入负端低位电容阵列）应当输出的电容值，而且还在累加器输出结果的控制下提供着当前时钟周期内需要补偿的误差电容值。将该两项功能集于一体，不仅避免了增加额外的电容阵列，而且还保持了差分电容阵列两端的对称性。

本发明中，累加器受当前时钟比较器输出结果的控制，配合逐次逼近转换过程中各位电容的接入或断开，进而决定当前读取的电容失配误差能否计入累加结果。所述累加器的输出结果直接作用于校准电容阵列，如果各位电容之间完全失配，那么在累加器输出的控制下，校准电容阵列的作用应当与正常的左LSB电容阵列（差分输入负端低位电容阵列）功能相同。当计入电容失配误差信息后，累加器的输出结果应当受比较器输出的控制，判定当前输入的误差信息是否应当计入总的累加结果中。

本发明中，所述熔丝阵列每一行的n个熔丝代表着不同的误差补偿信息，既有代表减去相应电容值的熔丝，又有代表增加相应电容值的熔丝，通过对其累加求和，可以实现从一个极小值到一个极大值的小步长遍历。不仅扩大了补偿范围，而且提高了补偿的精度。

本发明中，对高位电容（左MSB电容）而言，每行数据熔丝中的数据对应一位电容的失配误差；对低位电容（左LSB电容）而言，几位电容的失配误差共享一行数据熔丝中的数据。这一设计很好地折中了误差补偿能力与误差存储单元规模之间的矛盾。不仅实现了对电容失配误差的精准补偿，又不至于使电容阵列规模过大。

在本发明所采用的熔丝阵列中，前几行为数据熔丝，代表着存储的误差信息。后几行为功能熔丝，负责配置电路的工作方式，在使用时可以根据具体需求进行调整。当进行内部转换时，控制电路在每个时钟来临时读出一行数据熔丝中的数据，通过累加器作用到补偿电容阵列中。为了优化电容阵列，针对高位的每个电容采用一行熔丝来存储误差数据，针对低位的多个电容采用一行熔丝来存储误差数据。在每行熔丝数据内部，为了达到补偿范围最大，采用了如下的编码方式，将一行中的熔丝所代表的补偿电容值定为-4，2，1，1/2，1/4，1/8，1/16。因为熔丝所代表的补偿电容值之间是简单的叠加关系，所以可通过将每个熔丝值设置为1或0来实现几乎从-4到4之间的补偿范围，步长为1/16。这样可以实现对高位电容的准确补偿。对于低位的电容来说，可以采用一行熔丝来存储多个电容的误差信息。由于补偿的误差信息来自同一行熔丝，因此这些误差信息之间有着固定的比例关系。例如，对电容A的补偿值为a，那么对比电容A小一个位的电容B的补偿值则为0.5a，依次类推。对于中间位的电容可以采用一行熔丝数据来存储几个误差数据，对于低位的电容可以采用一行熔丝数据来存储更多误差数据。采用该种熔丝表示方式既实现了对高、低位电容误差的针对补偿，又没有占用过大的熔丝阵列，具有简洁、高效的特点。

在校准电容阵列中加入差分电容阵列的失配误差后，即可突破传统工艺对逐次逼近型模数转换器精度的限制，采用本发明的校准方法可以将逐次逼近型模数转换器的精度由传统的12bits提高到16bits乃至18bits。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，简单的推演或替换，都应涵盖在本发明的保护范围之内。

本发明未尽事宜属于本领域公知技术。

Claims (4)

1.一种消除电容失配误差的校准电路，其特征在于：包括熔丝阵列、累加器、控制电路和校准电容阵列；

熔丝阵列由m乘n根熔丝组成，m为熔丝阵列的行数，n为熔丝阵列的列数，其中x行为数据熔丝，m、n、x均为自然数，且x小于m；数据熔丝中存储需要修调的失配误差数据；

校准电容阵列在控制电路的作用下存储差分电容阵列左LSB的电容值与累加器输出的失配误差数据的叠加值；

累加器逐行读入熔丝阵列数据熔丝中存储的失配误差数据并输出给校准电容阵列，校准电容阵列在控制电路的作用下将差分电容阵列左LSB电容值和累加器输出的误差数据进行叠加，然后与左MSB电容值一起输入比较器负端，差分电容阵列右LSB电容值和右MSB电容值一起输入比较器正端，比较器对正负端输入数据进行比较，如果比较器输出结果为正，则累加器在控制电路的作用下继续读入下一行数据熔丝中的失配误差数据；如果比较器输出结果为负，则累加器在控制电路的作用下减去本次读入的失配误差数据，然后再读取下一行数据熔丝中的失配误差数据，直至完成对差分电容阵列中所有位电容的校准。

2.根据权利要求1所述的一种消除电容失配误差的校准电路，其特征在于：差分电容阵列的左MSB电容阵列中每一位电容的失配误差数据对应着熔丝阵列中的一行数据熔丝，左LSB电容阵列中的几位电容失配误差数据对应着熔丝阵列中的一行数据熔丝，从而减小熔丝阵列所占的面积。

3.根据权利要求1所述的一种消除电容失配误差的校准电路，其特征在于：熔丝阵列中的每根熔丝在电路测试阶段可以重复读写，当确定该单元最终值后再打开熔丝阵列烧录控制开关进行烧录，待烧录完成后熔丝值不可再更改。

4.根据权利要求1所述的一种消除电容失配误差的校准电路，其特征在于：熔丝阵列的一行数据熔丝中既有代表减去相应电容值的熔丝，又有代表增加相应电容值的熔丝，通过它们相加求和，可以实现从一个极小值到一个极大值的小步长遍历。

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