KR20110015113A - 의사 차동 병합 커패시터 스위칭 디지털-아날로그 변환기 - Google Patents

의사 차동 병합 커패시터 스위칭 디지털-아날로그 변환기 Download PDF

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Abstract

본 발명은 디지털-아날로그 변환기에 대한 것으로, 이 장치는 양의 변환부, 음의 변환부, 그리고 상기 양의 변환부 및 상기 음의 변환부의 출력을 입력받아 기준 전압과 비교하여 출력 전압을 생성하는 비교기를 포함하며, 상기 양의 변환부 및 상기 음의 변환부는 상위비트의 각 비트에 대응하는 복수의 비트 커패시터를 포함하는 상위비트 변환부, 하위비트의 각 비트에 대응하는 복수의 비트 커패시터를 포함하는 하위비트 변환부, 그리고 상기 상위비트 변환부 및 상기 하위비트 변환부를 직렬 연결하는 커플링 커패시터를 포함하며, 상기 양의 변환부 및 음의 변환부는 각 비트의 변환 시 동일한 오프셋을 갖도록 바이어스 전압을 인가받는다. 따라서 작은 면적으로 큰 해상도를 얻을 수 있으며, 커패시터의 개수를 줄일 수 있어 단위 커패시터의 정전용량을 최대화 할 수 있기 때문에 열 노이즈 및 소자의 부정합을 최소화 할 수 있다.
의사 차동 디지털-아날로그 변환기, 병합 커패시터, 순차 접근 아날로그-디지털 변환기

Description

의사 차동 병합 커패시터 스위칭 디지털-아날로그 변환기 {DAC(digital-analog converter) with Pseudo-differential Merged-capacitor Switching Method}
본 발명은 디지털-아날로그 변환기에 관한 것이다. 특히 본 발명은 순차 접근 아날로그-디지털 변환기에 사용되는 디지털-아날로그 변환기에 관한 것이다.
본 발명은 지식경제부의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-S-015-02, 과제명: 45nm급 혼성 SoC 용 아날로그 회로 기술].
최근 순차접근 아날로그-디지털 변환기(SAR ADC)는 8 내지 16 비트의 해상도를 갖고 5 내지 100 MS/s의 변환 속도를 갖는 영역에서 각광받고 있다. 또한 순차접근 아날로그-디지털 변환기의 특징인 저전력의 이점 때문에 차세대 고효율 데이터 변환기의 후보로 부상하고 있다.
이러한 순차접근 아날로그-디지털 변환기는 입력을 고정하고 기준 전압을 순차적으로 변화시켜 가면서 입력에 최대한 가까운 디지털 출력 값을 찾아가는 방식을 사용하며, 이와 같은 프로세스를 정확하게 수행해 낼 수 있는 디지털-아날로그 변환기가 매우 중요하다.
도 1은 종래의 디지털-아날로그 변환기를 가지는 아날로그-디지털 변환기를 도시한 것이다.
상세한 비교 분석을 위해 5-비트 해상도를 갖는 디지털-아날로그 변환기를 대표적으로 설명한다.
도 1을 참고하면, 순차접근 아날로그-디지털 변환기는 로직부, 양의 디지털-아날로그 변환기(PDAC), 음의 디지털-아날로그 변환기(NDAC) 및 비교기(AMP)를 포함한다.
양의 디지털-아날로그 변환기(PDAC) 및 음의 디지털-아날로그 변환기(NDAC)는 아날로그 입력 (IN,INB)으로 샘플링한 후, 로직부의 디지털 신호에 따라 기준 전압을 인가받아 비교기(AMP)의 입력 전압을 생성한다.
비교기(AMP)는 양의 디지털-아날로그 변환기(PDAC) 및 음의 디지털-아날로그 변환기(NDAC)로부터 입력 전압을 받아 이를 기준 전압과 비교하여 로우 또는 하이의 출력 신호(VOUT)를 생성한다.
로직부는 비교기(AMP)의 출력 신호(VOUT)를 저장하는 한편, 이를 다시 양의 디지털-아날로그 변환기(PDAC) 및 음의 디지털-아날로그 변환기(NDAC)의 다음 동작 제어 신호로 사용한다.
즉, 양의 디지털-아날로그 변환기(PDAC) 및 음의 디지털-아날로그 변환기(NDAC)는 로직부로부터 인가되는 이전 비트의 디지털 신호에 따라 비교기(AMP)의 입력 전압을 생성한다.
도 1의 디지털-아날로그 변환기(PDAC, NDAC)는 가장 기본적인 디지털-아날로그 변환기(PDAC, NDAC)의 구조로서 이진 가중 커패시터(Binary weighted capacitor)로 구성되어 있다.
즉, 최상위 비트 커패시터가 C4=2*C3=4*C2=8*C1=16*C0의 커패시턴스 크기를 가지며, 왼쪽 끝단의 C0는 오프셋 보정 커패시터로써 생략이 가능하다.
도 1의 이진 가중 커패시터 디지털-아날로그 변환기(PDAC, NDAC)를 포함하는 순차접근 아날로그-디지털 변환기의 동작을 설명하면, 먼저 입력 샘플링 위상에서 모든 커패시터들은 아날로그 입력 (IN, INB)에 연결된다.
따라서, 샘플링이 종료되면 아날로그 입력 (IN, INB)은 양의 및 음의 디지털-아날로그 변환기(PDAC, NDAC)의 커패시터에 저장된다.
이때, 샘플링 시에 발생하는 디지털-아날로그 변환기(PDAC, NDAC)의 오프셋을 줄이기 위하여 프라임(prime) 클럭을 이용하여 디지털-아날로그 변환기(PDAC, NDAC)의 커패시터 배열의 상판(top plate), 즉 비교기(AMP)의 입력단과 연결되어 있는 전극을 스위치를 통해 서로 연결할 수 있다(도시하지 않음).
디지털-아날로그 변환기(PDAC, NDAC)에 입력 아날로그 신호가 샘플링 되면 로직부에서 최상위 비트인 D4를 1로 설정하고 나머지 비트들은 0으로 설정하여 샘플링된 값과 중간 코드(10000)를 비교하게 된다.
즉, 최상위 비트에 해당하는 양의 디지털-아날로그 변환기(PDAC)의 C4의 하판(bottom plate)을 REFP에 연결하고, 음의 디지털-아날로그 변환기(NDAC)의 C4의 하판을 REFN에 연결하며, 나머지 커패시터들은 반대로 연결한 뒤 비교기(AMP)를 통해 두 입력신호와 기준 전압의 크기를 비교한다.
비교기(AMP)가 입력신호와 기준 전압을 비교하여 하이 또는 로우의 출력 신호(VOUT)를 출력하면, 로직부는 이 출력 신호(VOUT)를 최종적인 최상위 비트 D4로서 결정하고 저장한다.
또한, 로직부는 상위 비트 D4가 결정되고 나면 D3를 결정하기 위한 변환 동작을 반복하고, 나머지 비트들도 일반적인 순차 접근 방식에 의해 비트를 결정한다.
이러한 이진 가중 커패시터를 사용한 디지털-아날로그 변환기의 경우 5-비트 해상도를 구현하기 위해서는 한 디지털-아날로그 변환기에 32개의 단위 커패시터가 필요하며, 로직부는 총 6회의 순차 접근 동작을 수행하여야 5비트의 디지털 신호를 모두 얻을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 본 발명에서는 커패시터열을 사용하는 디지털-아날로그 변환기에 있어서, 작은 수의 단위 커패시터만으로 동작할 수 있는 디지털-아날로그 변환기를 제공하는 것이다.
본 발명에 따른 디지털-아날로그 변환기는 양의 변환부, 음의 변환부, 그리 고 상기 양의 변환부 및 상기 음의 변환부의 출력을 입력받아 기준 전압과 비교하여 출력 전압을 생성하는 비교기를 포함하며, 상기 양의 변환부 및 상기 음의 변환부는 상위비트의 각 비트에 대응하는 복수의 비트 커패시터를 포함하는 상위비트 변환부, 하위비트의 각 비트에 대응하는 복수의 비트 커패시터를 포함하는 하위비트 변환부, 그리고 상기 상위비트 변환부 및 상기 하위비트 변환부를 직렬 연결하는 커플링 커패시터를 포함하며, 상기 양의 변환부 및 음의 변환부는 각 비트의 변환 시 동일한 오프셋을 갖도록 바이어스 전압을 인가받는다.
상기 비트 커패시터는 2개의 단위 커패시터를 병합하여 형성될 수 있다.
상기 바이어스 전압은 양의 기준전압, 음의 기준 전압 또는 공통모드 전압일수 있다.
상기 양의 변환부 및 상기 음의 변환부에 각 비트의 변환 시 동일한 오프셋을 갖도록 의사 차동 구동 시에 절대값의 크기가 서로 다른 전압이 인가될 수 있다.
상기 상위 비트 변환부 및 상기 하위 비트 변환부는 각각 이진 가중 커패시터를 충족할 수 있다.
상기 상위 비트 변환부는 샘플링 전압을 인가받아 샘플링되고, 상기 하위 비트 변환부는 샘플링 전압을 인가받지 않을 수 있다.
상기 의사 차동 구동은 상기 상위 비트 변환부가 샘플링된 후 및 상위 비트 변환부 및 하위 비트 변환부의 마지막 비트에 대한 변환 시에 진행될 수 있다.
상기 의사 차동 구동 시 인가되는 상기 바이어스 전압은 변환된 이전 비트의 값에 따라 결정될 수 있다.
상기 커플링 커패시터는 상기 상위 비트 변환부에서 바라볼 때 단위 커패시턴스를 갖도록 하는 커패시턴스를 가질 수 있다.
본 발명에 따르면, 디지털-아날로그 변환기를 사용하여 작은 면적으로 큰 해상도를 얻을 수 있으며, 커패시터의 개수를 줄일 수 있어 단위 커패시터의 정전용량을 최대화 할 수 있기 때문에 열 노이즈 및 소자의 부정합을 최소화 할 수 있다. 또한 본 발명의 디지털-아날로그 변환기를 순차접근 아날로그-디지털 변환기에 사용하는 경우, 디지털-아날로그 변환기의 속도 증가를 통하여 개선된 동작 특성을 얻을 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
본 발명에 따른 디지털-아날로그 변환기는 단위 커패시터의 수효를 줄이기 위하여, 샘플링 후 공통 모드 전압을 인가함으로써 최상위 비트의 연산을 수행하며, 커플링 커패시터를 이용한 분리 구조를 가지고, 단위 커패시터를 2개씩 병합한다.
이때, 발생할 수 있는 오프셋을 모든 비트 연산 시에 동일하게 유지하기 위하여 의사 차동 구동을 수행한다.
이하에서는 도 2를 참고하여 본 발명에 따른 디지털-아날로그 변환기에 대하여 설명한다.
도 2는 의사 차동 구동하는 병합 커패시터 스위칭 디지털-아날로그 변환기를 포함하는 순차 접근 아날로그-디지털 변환기의 회로도이다.
도 2에서는 도 1에서와 같이 설명의 편의를 위하여 5비트의 디지털-아날로그 변환기를 예로 들어 설명한다.
본 발명에 따른 순차 접근 아날로그-디지털 변환기는 양의 디지털-아날로그변환기(200), 음의 디지털-아날로그 변환기(100), 비교기(300) 및 로직부(400)를 포함한다.
비교기(300)와 로직부(400)의 동작은 도 1의 동작과 유사하므로 본 발명에서는 디지털-아날로그 변환기(100, 200)에 대하여 설명한다.
음의 디지털-아날로그 변환기(100) 및 양의 디지털-아날로그 변환기(200)는 동일한 구조를 가지며, 4개의 비트 커패시터(C1n, C2n, C3n, C4n/ C1p, C2p, C3p, C4p), 1개의 커플링 커패시터(C5n/C5p) 및 4개의 스위칭 소자(S1n, S2n, S3n, S4n/ S1p, S2p, S3p, S4p)를 포함한다.
4개의 비트 커패시터(C1n, C2n, C3n, C4n/ C1p, C2p, C3p, C4p)는 하판이 스위칭 소자(S1n, S2n, S3n, S4n/ S1p, S2p, S3p, S4p)와 각각 연결되어 있으며, 스위칭 소자(S1n, S2n, S3n, S4n/ S1p, S2p, S3p, S4p)는 연결되어 있는 비트 커패시터(C1n, C2n, C3n, C4n/ C1p, C2p, C3p, C4p)의 하판을 양의 기준 전압(REFP), 음의 기준 전압(REFN), 공통모드 전압(CM) 또는 아날로그 입력 전압(INB/IN)과 선택적으로 연결한다.
이때, 4개의 비트 커패시터(C1n, C2n, C3n, C4n/ C1p, C2p, C3p, C4p)는 상위비트 커패시터(C1n, C2n/C1p, C2p)와 하위비트 커패시터(C3n, C4n/C3p, C4p)로 분류되며, 본 발명에서와 같이 5비트의 디지털 신호(D4:D0)를 변환하는 경우, 3비트/2비트를 상위비트/하위비트로 분류한다.
따라서, 공통모드 전압(CM) 연결에 따른 최상위 비트(D4) 연산을 제외한 2개의 상위 비트(D3;D2)를 위한 비트 커패시터(C1n, C2n/C1p, C2p)의 상판이 비교기(300)의 입력단과 연결되어 있다.
한편, 하위 비트(D1;D0)의 2개의 비트 커패시터(C3n, C4n/C3p, C4p)도 상판이 서로 연결되어 있으며, 하위 비트 커패시터(C3n, C4n/C3p, C4p)의 상판과 상위 비트 커패시터(C1n, C2n/C1p, C2p)의 상판 사이에 커플링 커패시터(C5n/C5p)가 형성되어 있다.
이때, 아날로그 입력 전압(INB/IN)은 상위 비트 커패시터(C1n, C2n/C1p, C2p)의 하판에만 연결될 수 있다.
구체적으로, 음의 디지털-아날로그 변환기(100)는 음의 아날로그 입력 전압(INB), 즉 양의 아날로그 입력 전압(IN)의 반대극성 전압을 상위 비트 커패시터(C1n, C2n)의 하판에 인가받을 수 있으며, 상위 비트 커패시터(C1n, C2n)의 상판이 비교기(300)의 음의 입력단과 연결되어 있다.
양의 디지털-아날로그 변환기(200)는 양의 아날로그 입력 전압(IN)을 상위 비트 커패시터(C1p, C2p)의 하판에 인가받을 수 있으며, 상위비트 커패시터(C1p, C2p)의 상판이 비교기(300)의 양의 입력단과 연결되어 있다.
그 밖의 스위칭 소자(S1n, S2n, S3n, S4n/ S1p, S2p, S3p, S4p)를 통한 커패시터와 전압의 가능한 연결은 양의 디지털-아날로그 변환기(200)와 음의 디지털-아날로그 변환기(100)가 서로 반대이다.
이때, 커플링 커패시터(C5n/C5p)는 상위비트 커패시터(C1n, C2n/C1p, C2p) 측에서 커플링 커패시터(C5n/C5p)를 보았을 때, 총 커패시턴스가 1C를 충족하는 커패시턴스 값을 가진다.
이러한 커플링 커패시터(C5n/C5p)에 의해 분리되는 상위 비트 커패시 터(C5n/C5p) 및 하위 비트 커패시터(C3n, C4n/C3p, C4p)는 독립적으로 이진 가중 커패시터 디지털-아날로그 변환을 이루어 단위 커패시터의 수를 획기적으로 줄일 수 있다.
즉, 도 1에서 최상위 비트의 커패시터의 커패시턴스는 16C를 충족하나, 본 발명의 경우, 공통모드 전압에 의한 최상위 비트 연산이 수행되고, 나머지 4개의 비트가 커플링 커패시터(C5n/C5p)에 의해 둘로 나뉘므로 한 측의 최상위 비트의 커패시터의 커패시턴스는 2C를 충족한다.
이때, 하위 비트 커패시터(C3n, C4n/C3p, C4p)에는 오프셋 보정을 위한 오프셋 보정 커패시터가 더 포함되므로 총 4C의 커패시턴스를 충족하며, 상위 비트 커패시터는 총 3C의 커패시턴스를 충족한다. 이때, 2C의 커패시턴스를 갖도록 커패시터를 병합하는 경우, 전체 커패시터의 수효를 획기적으로 줄일 수 있다.
이를 위하여, 상위 비트 커패시터(C1n, C2n/C1p, C2p)의 총 커패시턴스가 짝수를 이루도록 1C의 커패시턴스를 추가하여 총 4C의 커패시턴스를 갖도록 한다.
따라서, 도 2의 4개의 비트 커패시터(C1n, C2n, C3n, C4n/ C1p, C2p, C3p, C4p)는 2C의 커패시턴스를 가지는 단위 커패시터로 형성되어 있으며, 커플링 커패시터(C5n/C5p)는 4/3C의 커패시턴스를 가진다.
이와 같이 디지털-아날로그 변환기(100, 200)는 샘플링 후 공통모드 전압(CM)을 인가함으로써 최상위 비트(D4)의 커패시터가 생략되므로 도 1에 비하여 1/2의 커패시터 감소 효과가 있다.
또한, 커플링 커패시터(C5n/C5p)를 통하여 상위 비트 및 하위 비트로 커패시 터를 분리함으로써 커패시턴스를 감소하며, 분리된 커패시터를 2개씩 병합함으로써 단위 커패시터의 수를 줄일 수 있다.
이때, 커패시터의 병합을 위하여 추가한 1C의 커패시턴스에 의하여 발생하는 오프셋을 각 비트의 연산 시에 동일하게 하기 위하여 의사 차동(pseudo-differential) 구동을 수행한다.
먼저 입력 샘플링 모드에서 상위 비트 커패시터(C1n, C2n/C1p, C2p)의 하판은 아날로그 입력 전압(INB/IN)에 연결되고, 하위 비트 커패시터(C3n, C4n/C3p, C4p)의 하판은 공통 모드 전압(CM)에 연결된다.
따라서 입력 샘플링 시에 하위 비트 커패시터(C3n, C4n/C3p, C4p)는 회로의 동작에 영향을 미치지 않고 오직 상위 비트 커패시터(C1n, C2n/C1p, C2p)만이 샘플링에 관여한다.
이때, 샘플링된 총 전하의 양은 수학식 1과 같다.
[수학식 1]
QS=4CⅩVin
이때, Vin은 두 아날로그 입력 전압(INB/IN)의 차인 IN-INB의 값을 갖는다.
샘플링이 끝나면, 샘플링된 상위 비트 커패시터(C1n, C2n/C1p, C2p)의 상판이 프라임 클럭(도시하지 않음)에 의해 먼저 플로팅 된다.
이때, 음의 디지털-아날로그 변환기(100)의 최하위 비트 커패시터(C4n)를 제외한 나머지 커패시터들은 모두 공통 모드 전압(CM)과 연결되고, 음의 디지털-아날 로그 변환기(100)의 최하위 비트 커패시터(C4n)의 하판은 음의 기준 전압(REFN)과 연결된다.
즉, 양 디지털-아날로그 변환기(100, 200)의 최하위 비트 커패시터(C4n, C4p)에 서로 다른 크기의 전압이 인가되는 첫번째 의사 차동 구동이 수행된다.
이러한 연결이 있은 후에 비교기(300)의 입력단에서의 총 전하량은 수학식 2와 같다.
[수학식 2]
Qx=Qxp-Qxn=-5Vx+1/4Vref
이때, Vref는 두 기준 전압의 차인 REFP-REFN의 값을 갖는다.
이때, 커패시터의 총 전하량은 일정하므로 수학식 1과 2를 이용하여 입력단 의 전압(Vx)을 계산하면 수학식 3과 같다.
[수학식 3]
Vx,1=-4/5Vin +1/20Vref
이와 같은 비교기(300)의 입력단의 전압(Vx)은 일반적인 디지털-아날로그 변환기와 차이가 있다.
일반적인 디지털-아날로그 변환기는 샘플링 후, Vx,1=-Vin을 충족한다. 이에 대하여 본 발명에 따른 디지털-아날로그 변환기는 1/20 Vref의 DC 오프셋이 존재하는 형태로 동작한다.
일반적인 디지털-아날로그 변환기는 Vx,1가 0보다 큰지 여부를 비교하는데, 본 발명에 따른 디지털-아날로그 변환기는 -4/5Vin +1/20Vref의 값이 0보다 큰지 여부를 비교한다.
이러한 오프셋은 회로가 동작하는데 있어 오동작을 일으키는 원인으로 작용하지는 않으며, 뒷단의 비교기(300) 또는 아날로그-디지털 변환기 전체의 오프셋 보정 기법 등을 통해서 쉽게 제거될 수 있다.
이때, 이 오프셋이 모든 비트 계산에서 동일하게 유지되어야 회로가 오동작을 하지 않고 제대로 동작할 수 있으므로 오프셋을 일정하게 유지하기 위하여 다음 비트 계산에서도 의사 차동 구동을 한다.
첫번째 비트 계산에서 Vx,1에 따라 비교기(300)의 출력이 하이 값을 가져 D4=1이 되는 경우, 양의 디지털-아날로그 변환기(200)의 첫번째 커패시터(C1p)의 하판은 양의 기준 전압(REFP)에 연결되고, 음의 디지털-아날로그 변환기(100)의 첫번째 커패시터(C1n)의 하판은 음의 기준 전압(REFN)에 연결되며, 나머지 커패시터들은 이전의 상태를 유지한다. 이 상태에서의 총 전하량은 수학식 4와 같다.
[수학식 4]
Qx=-5Vx+2Vref + 1/4Vref
전하량 보존 법칙에 따라 수학식 2 및 수학식 4를 참고하면, 비교기(300)의 입력단의 전압(VX,2)은 수학식 5를 충족한다.
[수학식 5]
VX,2=-4/5Vin+2/5Vref+1/20Vref
두번째 비트에 대한 비교기(300)의 입력단의 전압(VX,2)은 일반적인 디지털-아날로그 변환기가 첫번째 비트 변환 이후에 VX,2=-Vin+1/2Vref를 갖는 것과 거의 유사한 형태를 가지며, 첫번째 비트 변환 시의 입력단의 전압(VX,1)과 같이 1/20Vref의 오프셋을 가진다.
다음으로, 두번째 의사 차동 구동이 수행된다.
두번째 비트의 입력단의 전압(VX,2)에 따른 비교기(300)의 출력이 0보다 크면, D3=0이 되고, 양의 디지털-아날로그 변환기(200)의 두번째 커패시터(C2p)의 하판은 음의 기준 전압(REFP)에 연결되고, 음의 디지털-아날로그 변환기(100)의 두번째 커패시터(C2n)의 하판은 공통 모드 전압(CM)에 연결된다.
반대로, 두번째 비트의 입력단의 전압(VX,2)에 따른 비교기(300)의 출력이 0보다 작으면, D3=1이 되고, 양의 디지털-아날로그 변환기(200)의 두번째 커패시터(C2p)의 하판은 공통 모드 전압(CM)에 연결되고, 음의 디지털-아날로그 변환기(100)의 두번째 커패시터(C2n)의 하판은 음의 기준 전압(REFN)에 연결된다.
이 상태에서 비교기(300)의 입력단의 전압(Vx,3)은 수학식 6과 같다.
[수학식 6]
Vx,3=-4/5Vin+1/5Vref+1/20Vref
이때, Vx,3이 0보다 작으면, D2=1이 되고, 양의 디지털-아날로그 변환기(200)의 세번째 커패시터(C3p)의 하판은 양의 기준 전압(REFP)에 연결되고, 음의 디지털-아날로그 변환기(100)의 세번째 커패시터(C3n)의 하판은 음의 기준 전압(REFN)에 연결된다.
이 상태에서 비교기(300)의 입력단의 전압(Vx,4)은 수학식 7과 같다.
[수학식 7]
Vx,4=-4/5Vin+1/10Vref+1/20Vref
이때, Vx,4이 0보다 크면, D1=0이 되고, 양의 디지털-아날로그 변환기(200)와 음의 디지털-아날로그 변환기(100)의 네번째 커패시터(C4p, C4n)의 하판이 모두 공통 모드 전압(CM)에 연결된다.
반면, Vx,4이 0보다 작으면, D1=1이 되고, 양의 디지털-아날로그 변환기(200)의 네번째 커패시터(C4p)의 하판은 양의 기준 전압(REFP)에 연결되고, 음의 디지털-아날로그 변환기(100)의 네번째 커패시터(C3n)의 하판은 음의 기준 전압(REFN)에 연결된다.
여기에서 세번째 의사 차동 구동이 진행된다.
이 상태에서 비교기(300)의 입력단의 전압(Vx,5)은 수학식 8과 같다.
[수학식 8]
Vx,5=-4/5Vin+5/20Vref+1/20Vref
이를 통해 D0가 결정된다.
이와 같이, 의사 차동 구동에 의해 모든 비트 계산에서 오프셋이 일정하게 유지되도록 하여 오프셋을 제거할 수 있으며, 최소한의 커패시터를 가지는 디지털-아날로그 변환기를 설계할 수 있다.
이와 같은 의사 차동 구동은 모든 비트 계산에서 수행되는 것이 아니라, 아날로그 입력 전압의 샘플링 후, 상위비트 커패시터(C1n, C2n/C1p, C2p) 중 마지막 커패시터(C2n/C2p)의 비트 계산 시 및 하위 비트 커패시터(C3n, C4n/C3p, C4p) 중 마지막 커패시터(C4n/C4p)의 비트 계산 시에 진행된다.
이와 같이 일부 비트에 대하여 완전 차동 구동을 수행하지 않고, 의사 차동 구동을 수행함으로써, 도 1의 커패시터에 비하여 매우 작은 커패시터를 가지고 높은 해상도의 아날로그 변환이 가능하며, 이러한 커패시터의 수효의 차이는 해상도가 증가할수록 커진다.
예를 들어, 10비트 변환 시에는 24개의 단위 커패시터 및 1개의 커플링 커패시터가 사용된다.
도 2의 회로는 특정 바이어스 동작을 검증하기 위한 것으로 의사차동결합커패시터 스위칭 구조의 바이어스 조건은 다양하게 존재할 수 있다.
따라서 여기에서 설명되지 않은 바이어스 조건으로도 회로를 구성가능하다.
도 3은 본 발명에 따른 일반적인 의사 차동 구동을 위한 디지털-아날로그 변환기의 회로도이고, 도 4는 본 발명에 따른 분리 및 병합 커패시터의 회로 설계를 도시한 것이며, 도 5는 본 발명에 따른 의사 차동 구동을 표로 나타낸 것이다.
도 3은 M+N비트의 디지털 신호에 대한 디지털-아날로그 변환이 구현되는 회로를 도시한 것으로서, 도 2와 같이 비교기(600), 로직부(700), 양의 디지털-아날로그 변환기(550) 및 음의 디지털-아날로그 변환기(500)를 포함한다.
양의 디지털-아날로그 변환기(550) 및 음의 디지털-아날로그 변환기(500)는 대칭적으로 형성되어 있으며, 동일한 수의 커패시터(Cu)를 포함한다.
각 디지털-아날로그 변환기(500, 550)는 상위비트 커패시터열(M-bit MSB)과 하위비트 커패시터열(N-bit MSB)이 커플링 커패시터(Cs)에 의해 연결되어 있다.
이러한 디지털-아날로그 변환기(500, 550)의 각각의 커패시터는 단위 커패시터를 2개씩 병합하여 동일한 커패시턴스를 가지며, 아날로그 입력 전압(IN/INB)은 상위 비트 커패시터열(M-bit MSB)에만 샘플링된다.
도 4를 참고하면, 앞서 설명한 바와 같이 커플링 커패시터(Cs)에 의해 상위비트와 하위 비트 커패시터열을 분리하여 각각 이진 가중 커패시터 변환을 수행하고, 각 커패시터열의 커패시터를 2개씩의 단위 커패시터로 병합하여 커패시터의 수를 줄이는 경우, 오프셋 보상 커패시터를 포함하지 않는 상위 비트 커패시터열은 단위 커패시터의 수효가 홀수이므로 짝수로 만들어주기 위해 상위 비트 커패시터열 의 A와 같이 단위 커패시터(C0)를 병렬로 추가한다.
이와 같이 2개씩 병합하여 단위 커패시터로 설계된 디지털-아날로그 변환기는 추가된 단위 커패시터(C0)에 의한 오프셋을 보상하기 위해 도 5와 같이 의사 차동 구동을 수행한다.
즉, 샘플링 시 상위 비트 커패시터(MO,N, MO,P)에만 아날로그 입력 전압(INB, IN)을 인가하고, 샘플링 후, 상위 비트 커패시터열(MO,N, MO,P)의 최하위 비트 변환 시, 및 하위 비트 커패시터열(LO,N, LO,P)의 최하위 비트 변환 시에 의사 차동 구동을 수행한다.
의사 차동 구동 시의 인가 전압은 도 5에 기재된 바와 같이 예를 들어, 상위비트 중 최하위 비트 변환 시에는 이전 비트의 값이 1인 경우, 양의 디지털-아날로그 변환기에 공통 모드 전압(CM)을 인가하고, 음의 디지털-아날로그 변환기에 음의 기준 전압(REFN)을 인가하고, 이전 비트의 값이 1인 경우, 양의 디지털-아날로그 변환기에 공통 모드 전압(CM)을 인가하고, 음의 디지털-아날로그 변환기에 음의 기준 전압(REFN)을 인가한다.
한편, 커플링 커패시터를 사용하는 분리 커패시터 방법을 사용하는 디지털-아날로그 변환기에서는 커플링 커패시터의 값이 틀어짐에 따라 발생하는 오차가 매우 크기 때문에 하위 비트 영역에 보정 커패시터를 더 추가할 수 있다.
이와 같은 의사 차동 구동은 도 5에 기재되어 있는 방법뿐만 아니라 다른 해 가 존재하므로, 제시한 방법 이외의 의사 차동 구동 방법으로도 구현이 가능하다.
의사 차동 구동에 의해 일정하게 유지되는 디지털-아날로그 변환기의 오프셋은 비교기의 오프셋 제거 방법을 통해 제거할 수 있다.
도 6은 본 발명의 디지털 아날로그 변환기를 적용한 9비트 80MS/s SAR ADC의 시뮬레이션 결과를 보여주고 있다.
도 6은 39.85MHz 수준의 아날로그 입력을 80MS/s 클럭으로 샘플링하여 디지털 신호로 변환한 결과로써, ADC로부터의 최종출력신호를 이상적인 DAC를 사용하여 아날로그 신호로 재변환하여 Fast Fourier Transform(FFT)한 것이다. 64 point 출력신호에 대하여 FFT가 수행되었으며 수동소자의 부정합 요소는 포함하고 있지 않지만, 증폭기의 선형성과 스위치드-커패시터 구조의 클럭 타이밍, 그리고 디지털 회로의 특성 등을 포함한 전체 회로의 동작 특성을 대표적으로 보여줄 수 있는 결과이다.
회로 시뮬레이션 결과 80MS/s의 동작속도에서 입력신호가 Nyquist 주파수까지 8비트 이상의 선형성을 유지하고 있음을 확인하였다. 즉, 본 발명을 통한 DAC를 적용하여 SAR ADC를 구현할 경우 고해상도/고속의 ADC 구현이 매우 작은 면적으로 가능해 짐을 확인할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 종래의 디지털-아날로그 변환기를 가지는 아날로그-디지털 변환기를 도시한 것이다.
도 2는 의사 차동 구동하는 병합 커패시터 스위칭 디지털-아날로그 변환기를 포함하는 순차 접근 아날로그-디지털 변환기의 회로도이다.
도 3은 본 발명에 따른 일반적인 의사 차동 구동을 위한 디지털-아날로그 변환기의 회로도이다.
도 4는 본 발명에 따른 분리 및 병합 커패시터의 회로 설계를 도시한 것이다.
도 5는 본 발명에 따른 의사 차동 구동을 표로 나타낸 것이다.
도 6은 본 발명의 디지털 아날로그 변환기를 적용한 9비트 80MS/s SAR ADC의 시뮬레이션 결과를 도시한 것이다.

Claims (9)

  1. 양의 변환부, 음의 변환부, 그리고 상기 양의 변환부 및 상기 음의 변환부의 출력을 입력받아 기준 전압과 비교하여 출력 전압을 생성하는 비교기를 포함하며,
    상기 양의 변환부 및 상기 음의 변환부는
    상위비트의 각 비트에 대응하는 복수의 비트 커패시터를 포함하는 상위비트 변환부,
    하위비트의 각 비트에 대응하는 복수의 비트 커패시터를 포함하는 하위비트 변환부, 그리고
    상기 상위비트 변환부 및 상기 하위비트 변환부를 직렬 연결하는 커플링 커패시터
    를 포함하며,
    상기 양의 변환부 및 음의 변환부는 각 비트의 변환 시 동일한 오프셋을 갖도록 바이어스 전압을 인가받는
    디지털-아날로그 변환기.
  2. 제1항에 있어서,
    상기 비트 커패시터는
    2개의 단위 커패시터를 병합하여 형성되는
    디지털-아날로그 변환기.
  3. 제2항에 있어서,
    상기 바이어스 전압은 양의 기준전압, 음의 기준 전압 또는 공통모드 전압인
    디지털-아날로그 변환기.
  4. 제3항에 있어서,
    상기 양의 변환부 및 상기 음의 변환부에 각 비트의 변환 시 동일한 오프셋을 갖도록 의사 차동 구동 시에 절대값의 크기가 서로 다른 전압이 인가되는
    디지털-아날로그 변환기.
  5. 제4항에 있어서,
    상기 상위 비트 변환부 및 상기 하위 비트 변환부는 각각 이진 가중 커패시터를 충족하는
    디지털-아날로그 변환기.
  6. 제5항에 있어서,
    상기 상위 비트 변환부는 샘플링 전압을 인가받아 샘플링되고, 상기 하위 비트 변환부는 샘플링 전압을 인가받지 않는
    디지털-아날로그 변환기.
  7. 제6항에 있어서,
    상기 의사 차동 구동은 상기 상위 비트 변환부가 샘플링된 후 및 상위 비트 변환부 및 하위 비트 변환부의 마지막 비트에 대한 변환 시에 진행되는
    디지털-아날로그 변환기.
  8. 제7항에 있어서,
    상기 의사 차동 구동 시
    인가되는 상기 바이어스 전압은 변환된 이전 비트의 값에 따라 결정되는
    디지털-아날로그 변환기.
  9. 제1항에 있어서,
    상기 커플링 커패시터는 상기 상위 비트 변환부에서 바라볼 때 단위 커패시턴스를 갖도록 하는 커패시턴스를 가지는
    디지털-아날로그 변환기.
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