KR20170099031A - 비대칭 보상 회로를 포함하는 차동 드라이버 회로 - Google Patents

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조민형
김이경
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한국전자통신연구원
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Abstract

본 발명의 실시 예에 따른 차동 드라이버 회로는 제 1 드라이버, 제 2 드라이버, 제 1 축전기, 제 2 축전기, 과도 구간 전압 합산 회로, 그리고 과도 구간 비대칭 보상 회로를 포함할 수 있다. 제 1 드라이버는 제 1 구동 신호에 따라 제 1 패드를 제 1 전압으로 구동할 수 있다. 제 2 드라이버는 제 2 구동 신호에 따라 제 2 패드를 제 2 전압으로 구동할 수 있다. 제 1 축전기는 제 1 및 제 2 패드의 전압이 변화하는 과도 구간에서, 제 1 패드의 전압 변화를 일단으로 제공받아 타 단으로 전달할 수 있다. 제 2 축전기는 과도 구간에서 제 2 패드의 전압 변화를 일단으로 제공받아 타 단으로 전달할 수 있다. 과도 구간 전압 합산 회로는 제 1 및 제 2 축전기를 통해 각각 전달된 전압을 합산할 수 있다. 과도 구간 비대칭 보상 회로는 과도 구간 전압 합산 회로의 합산된 전압에 따라 제 1 및 제 2 구동 신호 중 적어도 하나의 슬로프(Slope)를 조절하여 과도 구간에서의 제 1 및 제 2 드라이버의 슬루율 비대칭을 보정할 수 있다.

Description

비대칭 보상 회로를 포함하는 차동 드라이버 회로{DIFFERENTIAL DRIVING CIRCUIT COMPRISING ASYMMETRY COMPENSATION CIRCUIT}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치 간의 통신에 사용되는 차동 드라이버 회로에 관한 것이다.
자동차 기술과 융합되는 IT 기술이 다양화됨에 따라, 자동차에 탑재되는 반도체 장치의 기능 및 종류도 다양화되고 있다. 이에 자동차 시스템 내의 반도체 장치 간의 통신 기술이 중요해 지고 있다.
반도체 장치 간의 통신에 있어, 잡음에 강하고 고속의 데이터 송수신이 가능한 차동 드라이버 회로 방식이 많이 사용된다. 자동차 시스템에서 사용되는 인터페이스 중의 하나인 CAN(Controller Area Network) 통신 방식은 이러한 차동 드라이버를 이용한 통신 방식의 한 종류이다. CAN 통신 방식은 차량 내 모듈 사이의 데이터 전송을 위해 개발된 통신 방식으로, 잡음에 강하고 다양한 오류보정 기능을 갖고 있다. 따라서 CAN 통신 방식은 높은 안정성이 요구되는 차량 내에서 차량 제어에 필요한 데이터 송수신을 위해 가장 많이 사용되고 있다.
이러한 CAN 버스 구동 회로의 설계에 있어, 차동 드라이버 출력 신호의 대칭(Symmetry)성은 우선적으로 고려해야 하는 중요한 특성 중의 하나이다. CAN 버스 구동 회로의 출력 신호의 대칭 특성이 나빠지게 되면, 출력 신호의 공통 모드 전압이 시간에 따라 변하게 된다. 결과적으로 CAN 버스 구동 회로의 EMI(Electro-Magnetic Interference) 특성이 나빠지게 된다. 특히, CAN 통신방식은 차량 내부에서 주로 사용되고 있으므로, EMI 특성의 저하는 차량의 안정성에 영향을 줄 수 있는 중요한 문제이다.
본 발명의 목적은 반도체 장치 간의 통신에 있어 차동 드라이버의 대칭성 향상을 위한 비대칭 보상 회로를 포함하는 차동 드라이버 회로를 제공하는 데에 있다.
본 발명의 실시 예에 따른 차동 드라이버 회로는 제 1 드라이버, 제 2 드라이버, 제 1 축전기, 제 2 축전기, 과도 구간 전압 합산 회로, 그리고 과도 구간 비대칭 보상 회로를 포함할 수 있다. 제 1 드라이버는 제 1 구동 신호에 따라 제 1 패드를 제 1 전압으로 구동(Driving)할 수 있다. 제 2 드라이버는 제 2 구동 신호에 따라 제 2 패드를 제 2 전압으로 구동(Driving)할 수 있다. 제 1 축전기는 제 1 및 제 2 패드의 전압이 변화하는 과도 구간에서, 제 1 패드의 전압 변화를 일단으로 제공받아 타 단으로 전달할 수 있다. 제 2 축전기는 과도 구간에서 제 2 패드의 전압 변화를 일단으로 제공받아 타 단으로 전달할 수 있다. 과도 구간 전압 합산 회로는 제 1 및 제 2 축전기를 통해 각각 전달된 전압을 합산할 수 있다. 과도 구간 비대칭 보상 회로는 과도 구간 전압 합산 회로의 합산된 전압에 따라 제 1 및 제 2 구동 신호 중 적어도 하나의 슬로프(Slope)를 조절하여 과도 구간에서의 제 1 및 제 2 드라이버의 슬루율 비대칭을 보정할 수 있다.
본 발명의 실시 예에 따르면, 차동 드라이버 회로의 대칭 특성 실시간으로 모니터링하여 대칭 특성을 향상시킬 수 있다. 결과적으로 차동 드라이버 회로의 EMI 특성을 개선할 수 있다.
본 발명의 실시 예들은 제한적인 방법으로서가 아니라 예로서 도시되었으며, 첨부 도면에서 유사한 참조 번호는 유사한 요소를 참조한다.
도 1은 본 출원의 실시 예에 따른 차동 드라이버 회로를 보여주는 회로도이다.
도 2는 본 출원의 다른 실시 예에 따른 차동 드라이버 회로를 보여주는 회로도이다.
도 3은 도 2에 도시된 차동 드라이버 회로의 과도 구간 비대칭에 의한 공통 모드 전압 변화를 보여주는 그림이다.
도 4 및 도 5는 도 2에 도시된 과도 구간 전압 합산 회로를 예시적으로 보여주는 회로도이다.
도 6 내지 도 8은 도 2에 도시된 과도 구간 비대칭 보상 회로를 예시적으로 보여주는 블록도이다.
도 9 및 도 10은 도 6 및 도 7에 도시된 제 1 슬로프 제어 회로를 예시적으로 보여주는 회로도이다.
도 11 및 도 12는 도 6 및 도 8에 도시된 제 2 슬로프 제어 회로를 예시적으로 보여주는 회로도이다.
도 13은 본 출원의 다른 실시 예에 따른 차동 드라이버 회로를 보여주는 회로도이다.
도 14는 도 13에 도시된 차동 드라이버 회로의 안정 구간 비대칭에 따른 공통 모드 전압 변화를 보여주는 그림이다.
도 15는 도 13에 도시된 안정 구간 모델링 회로를 예시적으로 보여주는 회로도이다.
도 16 내지 도 18은 도 13에 도시된 안정 구간 비대칭 보상 회로를 예시적으로 보여주는 블록도이다.
도 19 및 도 20은 도 16 및 도 17에 도시된 제 1 전압 발생 회로를 예시적으로 보여주는 회로도이다.
도 21 및 도 22는 도 16 및 도 18에 도시된 제 2 전압 발생 회로를 예시적으로 보여주는 회로도이다.
도 23은 도 13에 도시된 제 1 슬로프 제어 회로를 예시적으로 보여주는 회로도이다.
도 24는 도 13에 도시된 제 2 슬로프 제어 회로를 예시적으로 보여주는 회로도이다.
도 25는 본 출원의 다른 실시 예에 따른 차동 드라이버 회로를 보여주는 회로도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 차동 드라이버 회로가 본 발명의 특징 및 기능을 설명하기 위한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 출원의 실시 예에 따른 차동 드라이버 회로를 보여주는 회로도이다. 도 1을 참조하면, 차동 드라이버 회로(10)는 제 1 구동 PMOS 트랜지스터(MP1), 제 1 구동 NMOS 트랜지스터(MN1), 고전압 보호 회로(11, 12)(HVP : High Voltage Protection), 하이 사이드 및 로우 사이드 전압원(Vp, Vn), 제 1 내지 제 4 컨트롤 스위치(SWC1~SWC4), 그리고 제 1 및 제 2 슬로프 제어 회로(13, 14)를 포함할 수 있다.
제 1 구동 PMOS 트랜지스터(MP1) 및 HVP(11)는 하이 사이드 드라이버를 구성한다. 제 1 구동 PMOS 트랜지스터(MP1)는 제 1 전원 전압(VDD)과 HVP(11) 사이에 연결된다. 제 1 구동 PMOS 트랜지스터(MP1)의 게이트는 제 2 노드(ND2)를 통하여 제 1 슬로프 제어 회로(13)와 연결된다. 제 1 구동 NMOS 트랜지스터(MN1) 및 HVP(12)는 로우 사이드 드라이버를 구성한다. 제 1 구동 NMOS 트랜지스터(MN1)는 제 2 전원 전압(GND)과 HVP(12) 사이에 연결된다. 제 1 구동 NMOS 트랜지스터(MN1)의 게이트는 제 4 노드(ND4)를 통하여 제 2 슬로프 제어 회로(14)와 연결된다. 예를 들어, HVP(11, 12)는 다이오드를 포함할 수 있다.
로드 저항(미도시)은 차동 드라이버(10) 외부에 추가적으로 연결될 수 있다. 로드 저항(미도시) 부하저항으로 차동 직렬 구조의 CAN 버스 양단에 연결된 종단 저항이다. 로드 저항(미도시)은 하이 사이드 드라이버와 로우 사이드 드라이버 사이에 연결된다. 로드 저항(미도시)의 값은 통신 규약에 따라 정해질 수 있다. 예를 들어, CAN 버스 통신에서 120Ω의 종단 저항(Termination Resistor)이 송신 단과 수신 단에 병렬로 연결된다. 이 경우, 로드 저항(미도시)의 저항 값은 상술한 종단 저항의 등가 저항 값으로 정해진다. 즉, 이 예에서 로드 저항(미도시)의 저항 값은 60Ω이 된다.
하이 사이드 전압원(Vp)은 노드(Vbsp)를 통하여 제 1 컨트롤 스위치(SWC1)와 연결된다. 하이 사이드 전압원(Vp)은 제 1 컨트롤 스위치(SWC1) 및 제 1 슬로프 제어 회로(13)를 통해 하이 사이드 바이어스 전압을 제 1 구동 PMOS 트랜지스터(MP1)에 제공한다. 하이 사이드 바이어스 전압의 레벨은 제 1 구동 PMOS 트랜지스터(MP1)을 구동할 수 있는 전압 레벨로 결정된다.
제 1 컨트롤 스위치(SWC1)는 제 1 노드(ND1)를 통하여 제 2 컨트롤 스위치(SWC2) 및 제 1 슬로프 제어 회로(13)와 연결된다. 제 2 컨트롤 스위치(SWC2)는 제 1 전원 전압(VDD)과 제 1 노드(ND1) 사이에 연결된다. 제 1 컨트롤 스위치(SWC1)는 데이터 신호(TxD)에 의하여 제 2 컨트롤 스위치(SWC2)와 상보적인 타이밍에 동작한다. 예를 들어, 데이터 신호(TxD)가 논리 '0'인 경우, 제 1 컨트롤 스위치(SWC1)는 닫히고 제 2 컨트롤 스위치(SWC2)는 열리게 된다. 이후 하이 사이드 전압원(Vp)의 전압이 제 1 슬로프 제어 회로(13)에 제공된다. 반면에 데이터 신호(TxD)가 논리 '1'인 경우, 제 1 컨트롤 스위치(SWC1)는 열리고 제 2 컨트롤 스위치(SWC2)는 닫히게 된다. 따라서 제 1 전원 전압(VDD)이 제 1 슬로프 제어 회로(13)로 제공된다.
제 1 슬로프 제어 회로(13)는 제 1 노드(ND1)와 제 2 노드(ND2) 사이에 연결된다. 제 1 슬로프 제어 회로(13)는 제 1 노드(ND1)를 통하여 제공되는 전압 신호의 슬로프(Slope)를 조절한다.
로우 사이드 전압원(Vn)은 노드(Vbsn)를 통하여 제 3 컨트롤 스위치(SWC3)와 연결된다. 로우 사이드 전압원(Vn)은 제 3 컨트롤 스위치(SWC3) 및 제 2 슬로프 제어 회로(14)를 통해 로우 사이드 바이어스 전압을 제 1 구동 NMOS 트랜지스터(MN1)에 제공한다. 로우 사이드 바이어스 전압의 레벨은 제 1 구동 NMOS 트랜지스터(MN1)을 구동할 수 있는 전압 레벨로 결정된다.
제 3 컨트롤 스위치(SWC3)는 제 3 노드(ND3)를 통하여 제 4 컨트롤 스위치(SWC4) 및 제 2 슬로프 제어 회로(14)와 연결된다. 제 4 컨트롤 스위치(SWC4)는 제 2 전원 전압(GND)과 제 3 노드(ND3) 사이에 연결된다. 제 3 컨트롤 스위치(SWC3)는 데이터 신호(TxD)에 의하여 제어되고, 제 1 컨트롤 스위치(SWC1)와 동일한 타이밍에 동작한다. 제 4 컨트롤 스위치(SWC4)는 데이터 신호(TxD)에 의하여 제어되고, 제 2 컨트롤 스위치(SWC2)와 동일한 타이밍에 동작한다.
제 2 슬로프 제어 회로(14)는 제 3 노드(ND3)와 제 4 노드(ND4) 사이에 연결된다. 제 2 슬로프 제어 회로(14)는 제 3 노드(ND3)를 통하여 제공되는 전압 신호의 슬로프(Slope)를 조절한다.
차동 드라이버 회로(10)의 동작은 다음과 같다. 차동 드라이버 회로(10)의 동작은 도미넌트(Dominant) 상태와 리세시브(Recessive) 상태로 구분된다. 도미넌트(Dominant) 상태는 차동 드라이버 회로(10)가 노드(CANH)와 노드(CANL)에 차동 신호를 제공하는 상태로 정의된다. 즉, 차동 드라이버 회로(10)가 CAN 버스를 통하여 다른 장치의 수신 단에 논리 '0'을 제공하는 상태이다. 리세시브(Recessive) 상태는 차동 드라이버 회로(10)가 노드(CANH)와 노드(CANL)에 차동 신호를 제공하지 않는 상태로 정의된다. 즉, 차동 드라이버 회로(10)가 다른 장치의 수신 단에 논리 '1'을 제공하는 상태이다.
도미넌트 상태에서의 동작은 다음과 같다. 먼저, 논리 '0'의 데이터 신호(TxD)가 제 1 내지 제 4 컨트롤 스위치(SWC1~SWC4)에 제공된다. 데이터 신호(TxD)에 반응하여, 제 1 및 제 3 컨트롤 스위치(SWC1, SWC3)가 닫힌다. 동시에 제 2 및 제 4 컨트롤 스위치(SWC2, SWC4)는 열린다. 이어, 하이 사이드 전압원(Vp)의 전압이 제 1 컨트롤 스위치(SWC1)를 통하여 제 1 노드(ND1)로 제공된다. 이 전압 신호는 제 1 슬로프 제어 회로(13)에 의해 일정한 슬로프를 지닌 상태로 제 2 노드(ND2)에 인가된다. 또한, 로우 사이드 전압원(Vn)의 전압이 제 3 컨트롤 스위치(SWC3)을 통하여 제 3 노드(ND3)로 제공된다. 이 전압 신호는 제 2 슬로프 제어 회로(14)에 의해 일정한 슬로프를 지닌 상태로 제 4 노드(ND4)에 인가된다.
상술한 제 2 및 제 4 노드(ND2, ND4)에 제공된 전압 신호에 의하여 제 1 구동 PMOS 및 NMOS 트랜지스터(MP1, MN1)가 턴 온된다. 이어, 제 1 전원 전압(VDD)으로부터 노드(CANH)로 전류가 흐른다. 이 전류는 로드 저항(미도시)을 통하여 노드(CANL)로 흐르고, 최종적으로 제 2 전원 전압(GND)으로 흐르게 된다. 이에 따라, 노드(CANH)와 노드(CANL) 사이에 차동 신호가 생성된다. 생성된 차동 신호는 차동 드라이버 회로(10)와 연결된 다른 전자 장치의 수신 단으로 제공된다.
리세시브 상태에서의 동작은 다음과 같다. 먼저, 논리 '1'의 데이터 신호(TxD)가 제 1 내지 제 4 컨트롤 스위치(SWC1~SWC4)에 제공된다. 데이터 신호(TxD)에 반응하여, 제 2 및 제 4 컨트롤 스위치(SWC2, SWC4)가 닫힌다. 동시에 제 1 및 제 3 컨트롤 스위치(SWC1, SWC3)는 열린다. 이어, 제 1 전원 전압(VDD)이 제 2 컨트롤 스위치(SWC2)를 통하여 제 1 노드(ND1)로 제공된다. 이 전압 신호는 제 1 슬로프 제어 회로(13)에 의해 일정한 슬로프를 지닌 상태로 제 2 노드(ND2)에 인가된다. 또한, 제 2 전원 전압(GND)이 제 4 컨트롤 스위치(SWC4)을 통하여 제 3 노드(ND3)로 제공된다. 이 전압 신호는 제 2 슬로프 제어 회로(14)에 의해 일정한 슬로프를 지닌 상태로 제 4 노드(ND4)에 인가된다.
상술한 제 2 및 제 4 노드(ND2, ND4)에 제공된 전압 신호에 의하여 제 1 구동 PMOS 및 NMOS 트랜지스터(MP1, MN1)가 턴 오프된다. 따라서, 로드 저항(미도시)을 통하여 전류가 흐르지 않는다. 이에 따라 노드(CANH)와 노드(CANL) 사이의 차동 전압이 0V가 된다. 일반적으로 이 경우의 전압은 제 1 전원 전압(VDD)과 제 2 전원 전압(GND)의 중간 값이 된다. 생성된 차동 전압 0V는 차동 드라이버 회로(10)와 연결된 다른 전자 장치의 수신단으로 제공된다.
이하에서는 설명의 편의를 위하여 과도 구간 및 안정 구간을 정의한다. 과도 구간은 차동 드라이버 회로(10)가 도미넌트 상태에서 리세시브 상태로 변화하는 구간 및 리세시브 상태에서 도미넌트 상태로 변화하는 시간의 구간으로 정의한다. 안정 구간은 차동 드라이버 회로(10)가 도미넌트 상태를 유지하는 시간의 구간으로 정의한다.
도 1을 참조하면, 제 1 전원 전압은 전원 전압(VDD)으로 도시되고, 제 2 전원 전압은 접지 전압(GND)으로 도시되었다. 다만, 이는 예시적인 것이다. 따라서, 제 1 및 제 2 전원 전압은 모두 양의 전압 레벨 또는 모두 음의 전압 레벨을 가질 수 있다.
도 2는 본 출원의 다른 실시 예에 따른 차동 드라이버 회로를 보여주는 회로도이다. 도 2의 차동 드라이버 회로(100)는 과도 구간에서 드라이버 간 비대칭 특성을 보정할 수 있다. 도 2를 참조하면, 차동 드라이버 회로(100)는 제 1 구동 PMOS 트랜지스터(MP1), 제 1 구동 NMOS 트랜지스터(MN1), 제 1 및 제 2 커플링 축전기(C1, C2), 과도 구간 전압 합산 회로(110), 과도 구간 비대칭 보상 회로(120), HVP(130, 140), 하이 사이드 및 로우 사이드 전압원(Vp, Vn), 그리고 제 1 내지 제 4 컨트롤 스위치(SWC1~SWC4)를 포함할 수 있다. 제 1 및 제 2 커플링 축전기(C1, C2), 과도 구간 전압 합산 회로(110) 및 과도 구간 비대칭 보상 회로(120)를 제외하고, 도 2의 차동 드라이버 회로(100)의 구성 및 동작은 도 1의 차동 드라이버 회로(10)와 동일하다. 따라서 이에 대한 설명은 생략한다.
제 1 커플링 축전기(C1)는 노드(CANH)와 노드(Vc1) 사이에 연결된다. 제 1 커플링 축전기(C1)는 과도 구간에서의 노드(CANH)의 전압 변화 중 과도 구간 전압 변화 성분만 노드(Vc1)로 전달한다. 제 2 커플링 축전기(C2)는 노드(CANL)와 노드(Vc2) 사이에 연결된다. 제 2 커플링 축전기(C2)는 과도 구간에서의 노드(CANL)의 전압 변화 중 과도 구간 전압 변화 성분만 노드(Vc2)로 전달한다.
과도 구간 전압 합산 회로(110)는 노드(Vc1) 및 노드(Vc2)와 노드(Vcm1) 사이에 연결된다. 과도 구간 전압 합산 회로(110)는 제 1 및 제 2 커플링 축전기(C1, C2)에 의해 전달된 전압을 합산한다. 과도 구간 전압 합산 회로(110)는 노드(Vbsp) 및 노드(Vbsn)와 연결되어 하이 사이드 및 로우 사이드 전압원(Vp, Vn)의 바이어스 전압을 공급받을 수 있다. 자세한 구성 및 동작은 도 4 및 도 5에서 설명될 것이다.
제 1 및 제 2 커플링 축전기(C1, C2)와 과도 구간 전압 합산 회로(110)는 과도 구간에서의 드라이버 간 비대칭 특성을 모니터링한다. 예를 들어, 과도 구간에서 하이 사이드 드라이버의 슬루율이 로우 사이드 드라이버의 슬루율보다 높은 경우를 가정한다. 이 경우, 노드(CANH)의 전압 변화가 노드(CANL)의 전압 변화보다 빠르다. 따라서, 제 1 커플링 축전기(C1)를 통하여 전달된 전압은 제 2 커플링 축전기(C1)를 통하여 전달된 전압과 상쇄되지 않는다. 이어, 과도 구간 전압 합산 회로(110)에 의해 합산된 노드(Vcm1)의 전압 역시 상승하게 된다. 반면에 하이 사이드 드라이버의 슬루율이 로우 사이드 드라이버의 슬루율보다 낮은 경우, 과도 구간 전압 합산 회로(110)에 의해 합산된 노드(Vcm1)의 전압은 하강하게 된다.
과도 구간 비대칭 보상 회로(120)는 제 1 노드(ND1)와 제 2 노드(ND2) 사이, 그리고 제 3 노드(ND3)와 제 4 노드(ND4) 사이에 연결된다. 과도 구간 비대칭 보상 회로(120)는 노드(Vcm1)의 전압에 따라 제 1 및 제 3 노드(ND1, ND3)를 통해 전달되는 전압 신호의 슬로프를 조절한다. 예를 들어, 과도 구간에서 하이 사이드 드라이버의 슬루율이 로우 사이드 드라이버의 슬루율보다 높은 경우를 가정한다. 이 경우, 과도 구간 비대칭 보상 회로(120)는 이러한 비대칭 특성을 피드백 받아, 제 1 노드(ND1)를 통해 전달되는 전압 신호의 슬로프를 낮추어 제 2 노드(ND2)에 제공한다. 이어 하이 사이드 드라이버의 슬루율이 낮아지고, 결과적으로 드라이버 간의 슬루율 비대칭이 보정된다. 혹은, 과도 구간 비대칭 보상 회로(120)는 제 3 노드(ND3)를 통해 전달되는 전압 신호의 슬로프를 상승시킴으로서, 드라이버 간의 슬루율 비대칭을 보정할 수 있다.
예를 들어, 과도 구간 비대칭 보상 회로(120)는 제 1 노드(ND1) 및 제 3 노드(ND3)의 전압 신호의 슬로프를 모두 보정하도록 구성될 수 있다. 또 다른 예로, 과도 구간 비대칭 보상 회로(120)는 제 1 노드(ND1)의 전압 신호의 슬로프만 보정하도록 구성될 수 있다. 또는, 과도 구간 비대칭 보상 회로(120)는 제 3 노드(ND3)의 전압 신호의 슬로프만을 보정하도록 구성될 수 있다.
도 3은 도 2에 도시된 차동 드라이버 회로의 과도 구간 비대칭에 의한 공통모드 전압 변화를 보여주는 그림이다. 도 3은 시간에 따른 노드(CANH) 및 노드(CANL)의 전압 변화를 보여주며, 도 2의 차동 드라이버 회로(100)를 참조하여 설명될 것이다. 여기서, 전압(Vcanh)은 노드(CANH)의 전압이다. 전압(Vcanl)은 노드(CANL)의 전압이다. 도 3을 참조하면, t0~t2 구간 및 t3~t5 구간이 상술한 과도 구간이 된다. 로드 저항(미도시)은 차동 드라이버 회로(100) 외부에 연결될 수 있다.
t0~t1 구간에서, 제 1 구동 PMOS 및 NMOS 트랜지스터(MP1, MN1)가 턴 온되어 로드 저항(미도시)에 전류를 공급한다. 이 경우, 제 1 구동 PMOS 및 NMOS 트랜지스터(MP1, MN1)를 구동하기 위해, 제 2 및 제 4 노드(ND2, ND4)에 전압 신호가 제공된다. 하지만, 하이 사이드 및 로우 사이드 전압원(Vp, Vn) 간 혹은 제 1 및 제 3 컨트롤 스위치(SWC1, SWC3) 간 특성의 비대칭 등으로 인하여, 제 2 및 제 4 노드(ND2, ND4)에 제공되는 전압 신호의 슬로프가 차이가 날 수 있다. 제 2 노드(ND2)의 전압 신호의 슬로프가 제 4 노드(ND4)의 전압 신호의 슬로프보다 높은 경우, 하이 사이드 드라이버의 슬루율(Slew-Rate)이 로우 사이드 드라이버의 슬루율보다 높아진다. 도 3은 상술한 예를 보여준다. 이에 노드(CANH)의 전압(Vcanh)은 시간 t1에서 전압 변화를 완료한다. 반면에 노드(CANL)의 전압(Vcanl)은 시간 t1에서 전압 변화를 완료하지 못한다.
t1~t2 구간에서, 제 1 구동 NMOS 트랜지스터(MN1)만이 턴 온되어 로드 저항(미도시)에 전류를 공급한다. 이에 노드(CANL)는 t2 시점에서 전압 변화를 완료한다. 결과적으로, 전압(Vcm)은 t0~t2 구간에서 전압 변화를 갖는다. 본 출원에서 전압(Vcm)은 공통 모드 전압(Common Mode Voltage)이고, 이는 전압(Vcanh)과 전압(Vcanl)의 평균 전압 레벨로 정의된다. 즉, 노드(CANH)와 노드(CANL)의 전압 변화가 비대칭적으로 일어난다. 이 경우, 과도 구간 전압 합산 회로(110) 및 과도 구간 비대칭 보상 회로(120)는 t0~t2 구간에서 실시간으로 상술한 슬루율 비대칭을 감지한다. 이후, 과도 구간 전압 합산 회로(110) 및 과도 구간 비대칭 보상 회로(120)는 감지된 슬루율 비대칭을 보상한다. 상술한 예에서, 과도 구간 비대칭 보상 회로(120)는 t0~t2 구간에서 하이 사이드 드라이버의 슬루율을 낮추고, 로우 사이드 드라이버의 슬루율을 높힌다.
t3~t4 구간에서, 제 1 구동 PMOS 및 NMOS 트랜지스터(MP1, MN1)이 턴 오프되어 로드 저항(미도시)에 공급되는 전류량이 줄어든다. 이 경우, 제 2 및 제 4 노드(ND2, ND4)에 각각 제 1 및 제 2 전원 전압(VDD, GND)이 제공된다. 하지만, 상술한 원인에 의하여 각각 제 2 및 제 4 노드(ND2, ND4)에 제공되는 전압 신호들의 슬로프가 차이가 날 수 있다. 따라서, t1~t2 구간과 같이, 노드(CANH)와 노드(CANL)의 전압 변화가 다른 타이밍에 완료된다.
t4~t5 구간에서, 제 1 구동 NMOS 트랜지스터(MN1)만이 턴 온되어 로드 저항(미도시)에 전류를 공급한다. 이에 노드(CANL)는 t5 시점에서 전압 변화를 완료한다. 결과적으로, 전압(Vcm)이 t3~t5 구간에서 전압 변화를 갖는다. 따라서, 상술한 바와 같이, t4~t5 구간에서 과도 구간 비대칭 보상 회로(120)는 하이 사이드 드라이버의 슬루율을 낮추고, 로우 사이드 드라이버의 슬루율을 높인다. 결과적으로 차동 드라이버 회로(100)는 과도 구간에서 드라이버가 슬루율 비대칭을 실시간으로 보상한다.
도 4 및 도 5는 도 2에 도시된 과도 구간 전압 합산 회로를 예시적으로 보여주는 회로도이다.
도 4를 참조하면, 과도 구간 전압 합산 회로(110a)는 제 1 PMOS 트랜지스터(P1), 제 1 NMOS 트랜지스터(N1), 복수의 고전압 방지 회로(HVP2) 및 복수의 모델링 저항(Rm)을 포함할 수 있다. 제 1 PMOS 트랜지스터(P1), HVP2 및 모델링 저항(Rm)은 제 1 전원 전압(VDD)과 노드(Vcm1) 사이에 직렬로 연결된다. 제 1 NMOS 트랜지스터(N1), HVP2 및 모델링 저항(Rm)은 제 2 전원 전압(GND)과 노드(Vcm1) 사이에 직렬 연결된다. 도 2 및 도 4에서, 설명의 편의를 위하여 노드(Vc1), 노드(Vc2)는 노드(Vcm1)와 분리하여 도시되었다. 다만, 실제로 상술한 노드들(Vc1, Vc2, Vcm1)은 도 4와 같이 동일한 노드로 구성될 수 있다.
과도 구간 전압 합산 회로(110a)는 도 2에 도시된 하이 사이드 드라이버 및 로우 사이드 드라이버와 동일한 크기로 구성할 수 있다. 이 경우, 모델링 저항(Rm)은 로드 저항(미도시) 저항 값의 1/2 값을 가질 것이다. 혹은, 전력소모 감소를 위해 과도 구간 전압 합산 회로(110a)는 도 2의 하이 사이드 드라이버 및 로우 사이드 드라이버를 1/K의 크기로 스케일 다운(Scale-down)하여 구성할 수 있다. 이 경우, 제 1 PMOS 및 NMOS 트랜지스터(P1, N1)의 사이즈는 제 1 구동 PMOS 및 NMOS 트랜지스터(MP1, MN1)의 사이즈 대비 1/K배가 된다. HVP2는 HVP 대비 1/K 크기로 구성된다. 모델링 저항(Rm)의 저항 값은 로드 저항(미도시)의 저항 값 대비 K배 큰 값의 1/2 값으로 구성된다.
과도 구간 전압 합산 회로(110a)는 노드(Vbsp) 및 노드(Vbsn)를 통하여 각각 하이 사이드 및 로우 사이드 바이어스 전압을 제공받는다. 이에 따라, 과도 구간 전압 합산 회로(110a)는 도 2의 하이 사이드 드라이버 및 로우 사이드 드라이버의 도미넌트 상태(안정 구간)와 동일하게 동작한다. 즉, 과도 구간 전압 합산 회로(110a)의 노드(Vcm1) 전압은 도미넌트 상태의 공통 모드 전압과 같게 된다. 또한, 과도 구간에서 과도 구간 전압 합산 회로(110a)는 노드들(Vc1, Vc2)을 통해 하이 사이드 드라이버와 로우 사이드 드라이버의 전압 변화를 제공 받는다. 이어, 이 전압을 과도 구간 전압 합산 회로(110a)에 의해 형성되는 공통 모드 전압과 합산하여 노드(Vcm1)에 제공한다. 따라서, 과도 구간 전압 합산 회로(110a)는 상술한 과도 구간 및 안정 구간에서의 드라이버 간 비대칭 특성을 같이 모니터링할 수 있다.
도 5를 참조하면, 과도 구간 전압 합산 회로(110b)는 복수의 모델링 저항(Rm)을 포함할 수 있다. 두 개의 모델링 저항(Rm)은 각각 제 1 전원 전압(VDD)와 노드(Vcm1) 사이, 그리고 노드(Vcm1)와 제 2 전원 전압(GND) 사이에 연결된다. 도 5의 과도 구간 전압 합산 회로(110b)는 도 4의 과도 구간 전압 합산 회로(110a)와 달리 하이 사이드 및 로우 사이드 전압원(Vp, Vn)으로부터 바이어스 전압을 제공받지 않는다. 상술한 과도 구간에서의 드라이버간 비대칭 특성만을 모니터링할 수 있다는 점을 제외하고, 도 5의 과도 구간 전압 합산 회로(110b)는 도 4의 과도 구간 전압 합산 회로(110a)와 역할이 동일하다. 도 4에서 상술한 바와 같이, 도 5의 노드들(Vc1, Vc2, Vcm1)은 동일한 노드이다.
도 6 내지 도 8은 도 2에 도시된 과도 구간 비대칭 보상 회로를 예시적으로 보여주는 블록도이다.
도 6을 참조하면, 과도 구간 비대칭 보상 회로(120a)는 비교기(121), 기준 전압원(Vcmref), 제 1 및 제 2 슬로프 제어 회로(122, 123)를 포함할 수 있다.
비교기(121)는 기준 전압원(Vcmref), 제 1 슬로프 제어 회로(122), 제 2 슬로프 제어 회로(123)와 연결된다. 비교기(121)는 노드(Vcm1)의 전압을 기준 전압원(Vcmref)의 전압과 비교하여 그 차이를 노드(Co1)로 출력한다. 제 1 슬로프 제어 회로(122)는 제 1 노드(ND1)와 제 2 노드(ND2) 사이에 연결된다. 제 1 슬로프 제어 회로(122)는 노드(Co1)로 제공되는 비교기(121)의 출력 신호에 의해 제어되며, 제 1 노드(ND1)를 통해 입력되는 전압 신호의 슬로프를 조절하여 제 2 노드(ND2)로 전달한다. 제 2 슬로프 제어 회로(123)는 제 3 노드(ND3)와 제 4 노드(ND4) 사이에 연결된다. 제 2 슬로프 제어 회로(123)는 노드(Co1)로 제공되는 비교기(121)의 출력 신호에 제어되며, 제 3 노드(ND3)를 통해 입력되는 전압 신호의 슬로프를 조절하여 제 4 노드(ND4)로 전달한다.
과도 구간 비대칭 보상 회로(120a)의 동작은 다음과 같으며, 도 2의 차동 드라이버 회로(100)를 참조하여 설명될 것이다. 먼저, 노드(Vcm1)를 통하여 과도 구간 전압 합산 회로(110)의 출력 전압이 비교기(121)에 제공된다. 이 전압은 과도 구간에서의 드라이버 간의 비대칭 특성이 반영된 전압이다. 비교기(121)는 제공된 전압을 기준 전압원(Vcmref)의 전압과 비교한다. 비교기(121)는 두 전압의 차이를 증폭하여 노드(Co1)로 출력한다. 즉, 노드(Co1)의 전압은 과도 구간에서의 드라이버 간 비대칭 특성이 반영된 전압이다. 제 1 및 제 2 슬로프 제어 회로(122, 123)는 노드(Co1)의 전압에 따라 제 1 및 제 3 노드(ND1, ND3)로 입력되는 전압 신호의 슬로프를 조절한다.
예를 들어, 상술한 과도 구간에서 하이 사이드 드라이버의 슬루율이 로우 사이드 드라이버의 슬루율보다 높다고 가정한다. 이어 제 1 및 제 2 커플링 축전기(C1, C2) 및 과도 구간 전압 합산 회로(110)에 의해 노드(Vcm1)의 전압의 레벨이 기준 전압보다 상승한다. 비교기(121)는 노드(Vcm1)의 전압을 기준 전압원(Vcmref)의 전압과 비교하여 노드(Co1)로 결과를 출력한다. 노드(Co1)의 전압 변화에 의해 제 1 및 제 2 슬로프 제어 회로(122, 123)의 슬로프 보정 값이 변한다. 즉, 제 1 슬로프 제어 회로(122)는 하이 사이드 드라이버의 슬루율을 낮추기 위하여 제 2 노드(ND2) 전압 신호의 슬로프를 감소시킨다. 제 2 슬로프 제어 회로(123)는 로우 사이드 드라이버의 슬루율을 높히기 위하여 제 4 노드(ND4) 전압 신호의 슬로프를 증가시킨다. 결과적으로, 과도 구간 비대칭 보상 회로(120)는 하이 사이드 드라이버와 로우 사이드 드라이버의 슬루율이 매칭 되도록 보정한다.
도 7을 참조하면, 과도 구간 비대칭 보상 회로(120b)는 비교기(121), 기준 전압원(Vcmref), 제 1 및 제 2 슬로프 제어 회로(122, 123)를 포함할 수 있다. 제 2 슬로프 제어 회로(123)가 노드(Co1)의 전압에 의해 제어되지 않는다는 점을 제외하고, 도 7의 과도 구간 비대칭 보상 회로(120b)는 도 6의 과도 구간 비대칭 보상 회로(120a)와 구성 및 동작이 동일하다. 따라서 이에 대한 자세한 설명은 생략한다. 즉, 도 7의 과도 구간 비대칭 보상 회로(120b)는 드라이버 간 슬루율의 비대칭을 보정하기 위하여 하이 사이드 드라이버의 슬루율만을 보정한다.
도 8을 참조하면, 과도 구간 비대칭 보상 회로(120c)는 비교기(121), 기준 전압원(Vcmref), 제 1 및 제 2 슬로프 제어 회로(122, 123)를 포함할 수 있다. 제 1 슬로프 제어 회로(122)가 노드(Co1)의 전압에 의해 제어되지 않는다는 점을 제외하고, 도 8의 과도 구간 비대칭 보상 회로(120c)는 도 6의 과도 구간 비대칭 보상 회로(120a)와 구성 및 동작이 동일하다. 따라서 이에 대한 자세한 설명은 생략한다. 즉, 도 8의 과도 구간 비대칭 보상 회로(120c)는 드라이버 간 슬루율의 비대칭을 보정하기 위하여 로우 사이드 드라이버의 슬루율만을 보정한다.
도 9 및 도 10은 도 6 및 도 7에 도시된 제 1 슬로프 제어 회로를 예시적으로 보여주는 회로도이다.
도 9를 참조하면, 제 1 슬로프 제어 회로(122a)는 제 1 및 제 2 축전기(C1, C2), 그리고 가변 저항(R1)을 포함할 수 있다. 가변 저항(R1)은 제 1 노드(ND1)와 제 2 노드(ND2) 사이에 연결된다. 가변 저항(R1)은 노드(Co1)의 전압 변화에 따라 저항 값이 가변된다. 제 1 축전기(C1)는 제 1 노드(ND1)와 제 1 전원 전압(VDD) 사이에 연결된다. 제 2 축전기(C2)는 제 2 노드(ND2)와 제 1 전원 전압(VDD) 사이에 연결된다.
제 2 축전기(C2) 및 가변 저항(R1)의 RC 값은 제 2 노드(ND2)의 전압 신호가 높은 레벨에서 낮은 레벨로 변화할 때의 신호의 슬로프를 조절한다. 예를 들어, 제 2 노드(ND2)가 높은 전압 레벨로 방전(Discharging)되어 있는 상태에서 낮은 전압 레벨로 변화하는 경우를 가정하자. 이 경우에 발생하는 전류는 제 1 노드(ND1)로부터 가변저항(R1)과 제 2 축전기(C2)를 통하여 제 2 노드(ND2)로 전달되게 된다. 따라서 이 전류가 통과하는 경로의 RC값은 제 2 축전기(C2) 및 가변 저항(R1)의 값에 의하여 결정된다. 반면에 제 1 축전기(C1) 및 가변 저항(R1)의 RC 값은 제 2 노드(ND2)의 전압 신호가 낮은 레벨에서 높은 레벨로 변화할 때의 신호의 슬로프를 결정한다. 따라서, 하이 사이드 드라이버의 슬루율이 로우 사이드 드라이버의 슬루율보다 큰 경우, 가변 저항(R1)의 저항 값은 증가하도록 조정된다. 이는 하이 사이드 드라이버를 구동하는 제 2 노드(ND2)의 전압 신호의 슬로프를 낮추기 위함이다. 즉, 제 1 노드(ND1)에서 제 2 노드(ND2)로 흐르는 전류가 통과하는 경로의 RC 값이 증가하여 제 2 노드(ND2)의 전압 신호의 슬로프가 낮아진다. 이어, 하이 사이드 드라이버의 슬루율이 낮아지게 된다. 같은 이유로, 반대의 경우에 가변 저항(R1)의 저항 값은 감소하도록 조정된다.
도 10을 참조하면, 제 1 슬로프 제어 회로(122b)는 제 1 및 제 2 축전기(C1, C2), 제 1 내지 제 3 가변 저항(R1~R3), 그리고 제 1 및 제 2 스위치(SW1, SW2)를 포함할 수 있다. 제 1 스위치(SW1)는 제 1 가변 저항(R1)과 직렬 연결된다. 제 1 스위치(SW1)와 제 1 가변 저항(R1)은 제 1 노드(ND1)와 제 2 노드(ND2) 사이에 연결된다. 제 2 스위치(SW2)는 제 2 가변 저항(R2)과 직렬 연결된다. 제 2 스위치(SW2)와 제 2 가변 저항(R2)은 제 1 노드(ND1)와 제 2 노드(ND2) 사이에 연결된다. 제 3 가변 저항(R3)은 제 1 노드(ND1)와 제 2 노드(ND2) 사이에 연결된다. 제 1 내지 제 3 가변 저항(R1~R3)은 노드(Co1)의 전압에 따라 저항 값이 가변된다. 제 1 축전기(C1)는 제 1 노드(ND1)와 제 1 전원 전압(VDD) 사이에 연결된다. 제 2 축전기(C2)는 제 2 노드(ND2)와 제 1 전원 전압(VDD) 사이에 연결된다.
하이 사이드 저항 조정 코드(CDPP[1:0])에 따라 연결되는 가변 저항(R1, R2)이 달라지는 점을 제외하고, 도 10의 제 1 슬로프 제어 회로(122b)는 도 9의 제 1 슬로프 제어 회로(122a)와 구성 및 동작이 동일하다. 즉, 하이 사이드 저항 조정 코드(CDPP[1:0])에 따라 제 1 및 제 2 스위치(SW1, SW2)의 개폐 여부가 달라진다. 또한, 이에 따라 노드(Co1)의 전압에 의해 조정되는 제 1 내지 제 3 가변 저항(R1~R3)의 조합 및 등가 저항 값이 달라진다. 도시되지 않았지만, 하이 사이드 저항 조정 코드(CDPP[1:0])는 호스트 혹은 외부의 장치를 통하여 제공될 수 있다. 도 10에서는 예시적으로 두 개의 스위치(SW1, SW2) 및 가변 저항(R1, R2)만이 도시되었지만, 각각은 두 개 이상의 복수의 소자들로 구성될 수 있다.
도 11 및 도 12는 도 6 및 도 8에 도시된 제 2 슬로프 제어 회로를 예시적으로 보여주는 회로도이다.
도 11을 참조하면, 제 2 슬로프 제어 회로(123a)는 제 1 및 제 2 축전기(C1, C2), 그리고 가변 저항(R1)을 포함할 수 있다. 가변 저항(R1)은 제 3 노드(ND3)와 제 4 노드(ND4) 사이에 연결된다. 가변 저항(R1)은 노드(Co1)의 전압에 따라 저항 값이 가변된다. 제 1 축전기(C1)는 제 3 노드(ND3)와 제 2 전원 전압(GND) 사이에 연결된다. 제 2 축전기(C2)는 제 4 노드(ND4)와 제 2 전원 전압(GND) 사이에 연결된다.
제 2 슬로프 제어 회로(123a)는 노드(Co1)의 전압 변화에 따라 로우 사이드 드라이버의 슬루율을 조절하기 위하여 제 4 노드(ND4)의 전압 신호의 슬로프를 조절한다. 상술한 점을 제외하고, 도 11의 제 2 슬로프 제어 회로(123a)는 도 9의 제 1 슬로프 제어 회로(122a)와 구성 및 동작이 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 12를 참조하면, 제 2 슬로프 제어 회로(123b)는 제 1 및 제 2 축전기(C1, C2), 제 1 내지 제 3 가변 저항(R1~R3), 그리고 제 1 및 제 2 스위치(SW1, SW2)를 포함할 수 있다. 제 1 스위치(SW1)는 제 1 가변 저항(R1)과 직렬 연결된다. 제 1 스위치(SW1)와 제 1 가변 저항(R1)은 제 3 노드(ND3)와 제 4 노드(ND4) 사이에 연결된다. 제 2 스위치(SW2)는 제 2 가변 저항(R2)과 직렬 연결된다. 제 2 스위치(SW2)와 제 2 가변 저항(R2)은 제 3 노드(ND3)와 제 4 노드(ND4) 사이에 연결된다. 제 3 가변 저항(R3)은 제 3 노드(ND3)와 제 4 노드(ND4) 사이에 연결된다. 제 1 내지 제 3 가변 저항(R1~R3)은 노드(Co1)의 전압에 따라 저항 값이 가변된다. 제 1 축전기(C1)는 제 3 노드(ND3)과 제 2 전원 전압(GND) 사이에 연결된다. 제 2 축전기(C2)는 제 4 노드(ND4)와 제 2 전원 전압(GND) 사이에 연결된다.
도 12의 제 2 슬로프 제어 회로(123b)는 드라이버 간의 슬루율 비대칭을 보정하기 위해 제 4 노드(ND4) 신호의 슬로프를 조정한다. 또한, 제 2 슬로프 제어 회로(123b)는 로우 사이드 저항 조정 코드(CDNN[1:0])에 따라 연결되는 가변 저항(R1, R2)이 달라진다. 도시되지 않았지만, 로우 사이드 저항 조정 코드(CDNN[1:0])는 호스트 혹은 외부의 장치를 통하여 제공될 수 있다. 상술한 점들을 제외하고, 도 12의 제 2 슬로프 제어 회로(123b)는 도 10의 제 1 슬로프 제어 회로(122b)와 구성 및 동작이 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 13은 본 출원의 다른 실시 예에 따른 차동 드라이버 회로를 보여주는 회로도이다. 도 13의 차동 드라이버 회로(200)는 안정 구간에서 드라이버 간 비대칭 특성을 보정할 수 있다. 도 13을 참조하면, 차동 드라이버 회로(200)는 제 1 구동 PMOS 트랜지스터(MP1), 제 1 구동 NMOS 트랜지스터(MN1), 안정 구간 모델링 회로(210), 안정 구간 비대칭 보상 회로(220), 제 1 및 제 2 슬로프 제어 회로(230, 240), HVP(250, 260), 하이 사이드 및 로우 사이드 전압원(Vp, Vn), 그리고 제 1 내지 제 4 컨트롤 스위치(SWC1~SWC4)를 포함할 수 있다. 안정 구간 모델링 회로(210) 및 안정 구간 비대칭 보상 회로(220)를 제외하고, 도 13의 차동 드라이버 회로(200)의 기본적인 구성 및 동작은 도 1의 차동 드라이버 회로(10)와 동일하다. 따라서 이에 대한 설명은 생략한다.
안정 구간 모델링 회로(210)는 노드(Vbsp)와 노드(Vbsn) 사이에 연결되고, 노드(Vcm2)로 전압을 출력한다. 안정 구간 모델링 회로(210)는 노드(Vbsp)와 노드(Vbsn)를 통하여 안정 구간 비대칭 보상 회로(220)에서 생성하는 하이 사이드 및 로우 사이드 바이어스 전압을 제공받는다. 안정 구간 모델링 회로(210)는 하이 사이드 드라이버 및 로우 사이드 드라이버를 모델링한 회로로서 안정 구간에서의 드라이버 간의 비대칭 특성을 모니터링한다.
안정 구간 비대칭 보상 회로(220)는 노드(Vcm2)를 통하여 전압을 제공받고, 노드(Vbsp) 및 노드(Vbsn)에 각각 하이 사이드 및 로우 사이드 바이어스 전압을 제공한다. 즉, 안정 구간 모델링 회로(210)를 통하여 모니터링된 안정 구간에서의 드라이버 간 비대칭을 보정하기 위하여, 안정 구간 비대칭 보상 회로(220)는 하이 사이드 및 로우 사이드 바이어스 전압을 조정하여 노드(Vbsn) 및 노드(Vbsp)로 출력한다. 안정 구간 비대칭 보상 회로(220)의 자세한 구성 및 동작은 도 16 내지 도 18을 참조하여 설명될 것이다.
도 14는 도 13에 도시된 차동 드라이버 회로의 안정 구간 비대칭에 따른 공통 모드 전압 변화를 보여주는 그림이다. 도 14는 시간에 따른 노드(CANH) 및 노드(CANL)의 전압 변화를 보여주며, 도 13의 차동 드라이버 회로(200)를 참조하여 설명될 것이다. 도 14를 참조하면, t0~t1 구간 및 t2~t3 구간이 상술한 안정 구간이 된다. 도 14에 도시된 용어의 정의는 다음과 같다. 전압(Vcanh,d)은 도미넌트 상태에서의 노드(CANH)의 전압이고, 전압(Vcanl,d)은 도미넌트 상태에서의 노드(CANL)의 전압이다. 전압(Vcanh,r)은 리세시브 상태에서의 노드(CANH)의 전압이고, 전압(Vcanl,r)은 리세시브 상태에서의 노드(CAHL)의 전압이다. 전압(Vcm.d)은 도미넌트 상태에서의 공통 모드 전압이고, 전압(Vcm.r)은 리세시브 상태에서의 공통 모드 전압이다. 전압 차(V1)는 전압(Vcanh,d)과 전압(Vcm)의 전압 차이이고, 전압 차(V2)는 전압(Vcanl,d)과 전압(Vcm)의 전압 차이이다.
t0~t1 구간에서, 차동 드라이버 회로(200)는 도미넌트 상태를 유지한다. 이 경우, 제 1 구동 PMOS 트랜지스터(MP1)와 제 1 구동 NMOS 트랜지스터(NM1)의 구동 전류량의 비대칭이 발생할 수 있다. 이는 제 1 구동 PMOS 및 NMOS 트랜지스터(MP1, MN1)의 사이즈(Size) 비대칭 등이 원인이 될 수 있다. 혹은, 이는 제 1 구동 PMOS 및 NMOS 트랜지스터(MP1, MN1)를 구동하는 하이 사이드 및 로우 사이드 바이어스 전압 레벨의 비대칭 등에 의하여 발생할 수 있다. 도 14의 예에서, 하이 사이드 드라이버의 전류 구동량이 로우 사이드 드라이버의 전류 구동량보다 큰 경우, 전압 차(V1)가 전압 차(V2)보다 커진다. 이 경우, 안정 구간 모델링 회로(210)는 하이 사이드 및 로우 사이드 드라이버 간의 구동 전류량의 비대칭을 감지한다. 이어, 안정 구간 비대칭 보상 회로(220)는 감지된 구동 전류량의 비대칭을 보상한다. 즉, 안정 구간 비대칭 보상 회로(220)는 t0~t1 구간에서 하이 사이드 드라이버의 구동 전류량을 낮추고, 로우 사이드 드라이버의 구동 전류량을 높힌다.
t1~t2 구간에서, 차동 드라이버 회로(200)는 리세시브 상태를 유지한다. 이 구간의 공통 모드 전압(Vcm,r)은 차동 드라이버 회로와는 별도의 CAN 버스 수신회로의 입력 단에서 형성된 전압값을 갖는다. 이 값은 통상적으로 도 16의 Vcmref와 같은 값을 갖는다.
t2~t3 구간에서, 차동 드라이버 회로(200)는 도미넌트 상태를 유지한다. 이 시간 구간에서 t0~t1 구간과 같은 현상이 발생한다. t2~t3 구간에서, 안정 구간 비대칭 보상 회로(220)는 하이 사이드 드라이버의 구동 전류량을 낮추고, 로우 사이드 드라이버의 구동 전류량을 높힌다.
도 15는 도 13에 도시된 안정 구간 모델링 회로를 예시적으로 보여주는 회로도이다. 안정 구간 모델링 회로(210)는 안정 구간에서의 비대칭 특성만을 모니터링하므로 노드(CANH) 및 노드(CANL)로부터의 전압 변화를 피드백 받지 않는다. 상술한 점을 제외하고, 안정 구간 모델링 회로(210)는 도 4의 과도 구간 전압 합산 회로(110a)와 구성 및 동작이 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 16 내지 도 18은 도 13에 도시된 안정 구간 비대칭 보상 회로를 예시적으로 보여주는 블록도이다.
도 16을 참조하면, 안정 구간 비대칭 보상 회로(220a)는 비교기(221), 기준 전압원(Vcmref), 그리고 제 1 및 제 2 전압 발생 회로(222, 223)를 포함할 수 있다. 비교기(121)는 노드(Vcm2)의 전압을 음의 입력 단자에 입력 받고, 기준 전압원(Vcmref)의 전압과 비교하여 차이를 노드(Co2)로 출력한다. 제 1 전압 발생 회로(222)는 노드(Co2)와 노드(Vbsp) 사이에 연결된다. 제 1 전압 발생 회로(222)는 노드(Co2)로 제공되는 비교기(221)의 출력 신호에 의해 제어되며, 하이 사이드 바이어스 전압의 레벨을 조절하여 노드(Vbsp)로 제공한다. 제 2 전압 발생 회로(223)는 노드(Co2)와 노드(Vbsn) 사이에 연결된다. 제 2 전압 발생 회로(223)는 노드(Co2)로 제공되는 비교기(221)의 출력 신호에 의해 제어되며, 로우 사이드 바이어스 전압의 레벨을 조절하여 노드(Vbsn)로 제공한다.
안정 구간 비대칭 보상 회로(220a)의 동작은 다음과 같으며, 도 13의 차동 드라이버 회로(200)를 참조하여 설명될 것이다. 먼저, 안정 구간 모델링 회로(210)의 출력 전압이 노드(Vcm2)를 통하여 비교기(221)의 음의 입력 단자에 제공된다. 비교기(221)는 제공된 전압을 기준 전압원(Vcmref)의 전압과 비교한다. 비교기(221)는 전압의 차이를 증폭하여 반전된 결과를 노드(Co2)로 출력한다. 즉, 노드(Co2)의 전압은 안정 구간에서의 드라이버 간의 비대칭 특성이 반영된 전압이다. 제 1 및 제 2 전압 발생 회로(222, 223)는 드라이버간 구동 전류량의 비대칭을 보정하도록 하이 사이드 및 로우 사이드 바이어스 전압 레벨을 조정한다.
예를 들어, 상술한 안정 구간에서 하이 사이드 드라이버의 구동 전류량이 로우 사이드 드라이버의 구동 전류량보다 많은 경우를 가정한다. 즉, 이는 하이 사이드 바이어스 전압 레벨이 과도하게 낮은 경우이다. 이어 안정 구간 모델링 회로(210) 출력의 전압이 상승한다. 상승한 출력 전압은 노드(Vcm2)를 통하여 비교기(221)에 제공된다. 비교기(221)는 노드(Vcm2)의 전압을 기준 전압원(Vcmref)의 전압과 비교하여 노드(Co2)에 결과를 출력한다. 이 경우, 노드(Co2)의 전압 레벨은 하강할 것이다. 이어, 제 1 전압 발생 회로(222)는 노드(Co2)의 전압 변화에 의해 하이 사이드 바이어스 전압 레벨을 상승시켜 노드(Vbsp)로 출력한다. 또한, 제 2 전압 발생 회로(223)는 노드(Co2)의 전압 변화에 의해 로우 사이드 바이어스 전압 레벨을 상승시켜 노드(Vbsn)로 출력한다. 변화된 바이어스 전압 레벨에 의하여 하이 사이드 및 로우 사이드 드라이버의 구동 전류량이 변하게 된다. 결과적으로 하이 사이드 드라이버의 제 1 구동 PMOS 트랜지스터(MP1)와 로우 사이드 드라이버의 제 1 구동 NMOS 트랜지스터(MN1)의 구동 전류량이 매칭된다.
도 17을 참조하면, 안정 구간 비대칭 보상 회로(220b)는 비교기(221), 기준 전압원(Vcmref), 제 1 및 제 2 전압 발생 회로(222, 223)를 포함할 수 있다. 제 2 전압 발생 회로(223)가 노드(Co2)의 전압에 의해 제어되지 않는다는 점을 제외하고, 도 17의 안정 구간 비대칭 보상 회로(220b)는 도 16의 안정 구간 비대칭 보상 회로(220a)와 구성 및 동작이 동일하다. 따라서 이에 대한 자세한 설명은 생략한다. 즉, 도 17의 안정 구간 비대칭 보상 회로(220b)는 드라이버 간 구동 전류량의 비대칭을 보정하기 위하여 하이 사이드 드라이버의 구동 전류량만을 보정한다.
도 18을 참조하면, 안정 구간 비대칭 보상 회로(220c)는 비교기(221), 기준 전압원(Vcmref), 제 1 및 제 2 전압 발생 회로(222, 223)를 포함할 수 있다. 제 1 전압 발생 회로(222)가 노드(Co2)의 전압에 의해 제어되지 않는다는 점을 제외하고, 도 18의 안정 구간 비대칭 보상 회로(220c)는 도 16의 안정 구간 비대칭 보상 회로(220a)와 구성 및 동작이 동일하다. 따라서 이에 대한 자세한 설명은 생략한다. 즉, 도 18의 안정 구간 비대칭 보상 회로(220c)는 드라이버 간 구동 전류량의 비대칭을 보정하기 위하여 로우 사이드 드라이버의 구동 전류량만을 보정한다.
도 19 및 도 20은 도 16 및 도 17에 도시된 제 1 전압 발생 회로를 예시적으로 보여주는 회로도이다.
도 19를 참조하면, 제 1 전압 발생 회로(222a)는 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)를 포함할 수 있다. 제 1 PMOS 트랜지스터(P1)의 소스는 제 1 전원 전압(VDD)과 연결된다. 제 1 PMOS 트랜지스터(P1)의 게이트와 드레인은 서로 연결되어 있으며, 노드(Vbsp)와 연결된다. 제 1 NMOS 트랜지스터(N1)의 소스는 제 2 전원 전압(GND)과 연결된다. 제 1 NMOS 트랜지스터(N1)의 드레인은 노드(Vbsp)와 연결된다. 제 1 NMOS 트랜지스터(N1)의 게이트는 노드(Co2)와 연결된다.
제 1 전압 발생 회로(222a)의 동작은 다음과 같으며, 도 13 및 도 16을 참조하여 설명될 것이다. 먼저, 하이 사이드 드라이버의 구동 전류량이 로우 사이드 드라이버의 구동 전류량보다 큰 경우, 안정 구간 모델링 회로(210)의 출력인 노드(Vcm2)의 전압 레벨이 상승한다. 이어, 비교기(221)의 출력인 노드(Co2)의 전압 레벨이 하강한다. 이후, 제 1 NMOS 트랜지스터(N1)의 게이트-소스의 전압 차가 감소함에 따라 제 1 NMOS 트랜지스터(N1)의 구동 전류량이 줄어든다. 제 1 NMOS 트랜지스터(N1)의 구동 전류량이 감소하면, 제 1 PMOS 트랜지스터(P1)의 구동 전류량 또한 감소한다. 이에 따라 제 1 PMOS 트랜지스터(P1)의 게이트의 전압 레벨이 높아진다. 즉, 제 1 전압 발생 회로(222a)의 출력 노드(Vbsp)의 전압 레벨이 높아진다. 이로 인해 차동 드라이버의 제 1 구동 PMOS 트랜지스터(MP1)의 소스-게이트 사이의 전압 차이를 감소시켜 하이 사이드 드라이버 구동 전류량을 감소시킨다.
도 20을 참조하면, 제 1 전압 발생 회로(222b)는 제 1 PMOS 트랜지스터(P1), 제 1 내지 제 3 NMOS 트랜지스터(N1~N3), 그리고 제 1 및 제 2 스위치(SW1, SW2)를 포함할 수 있다. 제 1 PMOS 트랜지스터(P1)의 소스는 제 1 전원 전압(VDD)과 연결된다. 제 1 PMOS 트랜지스터(P1)의 게이트와 드레인은 서로 연결되어 있으며, 노드(Vbsp)와 연결된다. 제 1 NMOS 트랜지스터(N1)의 소스는 제 2 전원 전압(GND)과 연결되고, 드레인은 제 1 스위치(SW1)와 연결된다. 제 2 NMOS 트랜지스터(N2)의 소스는 제 2 전원 전압(GND)과 연결되고, 드레인은 제 2 스위치(SW2)와 연결된다. 제 3 NMOS 트랜지스터(N3)의 소스는 제 2 전원 전압(GND)과 연결되고, 드레인은 노드(Vbsp)와 연결된다. 제 1 내지 제 3 NMOS 트랜지스터(N1~N3)의 게이트는 노드(Co2)와 연결된다. 제 1 및 제 2 스위치(SW1, SW2)는 노드(Vbsp)와 연결되고, 하이 사이드 전압 조정 코드(CDP[1:0])에 의해 제어된다.
하이 사이드 전압 조정 코드(CDP[1:0])에 따라 연결되는 NMOS 트랜지스터(N1, N2)가 달라지는 점을 제외하고, 도 20의 제 1 전압 발생 회로(222b)는 도 19의 제 1 전압 발생 회로(222a)와 구성 및 동작이 동일하다. 즉, 하이 사이드 전압 조정 코드(CDP[1:0])에 따라 제 1 및 제 2 스위치(SW1, SW2)의 개폐 여부가 달라진다. 이에 따라, 노드(Co2)의 전압에 의해 조정되는 제 1 내지 제 3 NMOS 트랜지스터(N1~N3)의 조합 및 구동 전류량이 달라진다. 도시되지 않았지만, 하이 사이드 전압 조정 코드(CDP[1:0])는 호스트 혹은 외부의 장치를 통하여 제공될 수 있다. 도 20에서는 예시적으로 두 개의 스위치(SW1, SW2) 및 NMOS 트랜지스터(N1, N2)만이 도시되었지만, 각각은 두 개 이상의 복수의 소자들로 구성될 수 있다.
도 21 및 도 22는 도 16 및 도 18에 도시된 제 2 전압 발생 회로를 예시적으로 보여주는 회로도이다.
도 21을 참조하면, 제 2 전압 발생 회로(223a)는 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)을 포함할 수 있다. 제 1 PMOS 트랜지스터(P1)의 소스는 제 1 전원 전압(VDD)과 연결되고, 게이트는 노드(Co2)와 연결된다. 제 1 PMOS 트랜지스터(P1)의 드레인은 노드(Vbsn)와 연결된다. 제 1 NMOS 트랜지스터(N1)의 소스는 제 2 전원 전압(GND)과 연결된다. 제 1 NMOS 트랜지스터(N1)의 게이트와 드레인은 서로 연결되어 있으며, 노드(Vbsn)와 연결된다.
제 2 전압 발생 회로(223a)의 동작은 다음과 같으며, 도 13 및 도 16을 참조하여 설명될 것이다. 하이 사이드 드라이버의 구동 전류량이 로우 사이드 드라이버의 구동 전류량보다 큰 경우, 도 19에서 설명한 바와 같이 비교기(221)의 출력 노드(Co2)의 전압 레벨이 하강한다. 이어, 제 1 PMOS 트랜지스터(P1)의 소스-게이트의 전압 차가 증가함에 따라 제 1 PMOS 트랜지스터(P1)의 구동 전류량이 증가한다. 제 1 PMOS 트랜지스터(P1)의 구동 전류량이 증가하면, 제 1 NMOS 트랜지스터(N1)의 구동 전류량 또한 증가한다. 이에 따라 제 1 NMOS 트랜지스터(N1)의 게이트의 전압 레벨이 높아진다. 즉, 제 2 전압 발생 회로(223a)의 출력 노드(Vbsn)의 전압 레벨이 높아진다.
도 22를 참조하면, 제 2 전압 발생 회로(223b)는 제 1 내지 제 3 PMOS 트랜지스터(P1~P3), 제 1 NMOS 트랜지스터(N1), 그리고 제 1 및 제 2 스위치(SW1, SW2)를 포함할 수 있다. 제 1 PMOS 트랜지스터(P1)의 소스는 제 1 전원 전압(VDD)과 연결되고, 드레인은 제 1 스위치(SW1)와 연결된다. 제 2 PMOS 트랜지스터(P2)의 소스는 제 1 전원 전압(VDD)과 연결되고, 드레인은 제 2 스위치(SW2)와 연결된다. 제 3 PMOS 트랜지스터(P3)의 소스는 제 1 전원 전압(VDD)과 연결되고, 드레인은 노드(Vbsn)과 연결된다. 제 1 내지 제 3 PMOS 트랜지스터(P1~P3)의 게이트는 노드(Co2)와 연결된다. 제 1 및 제 2 스위치는 노드(Vbsn)와 연결되고, 로우 사이드 전압 조정 코드(CDN[1:0])에 의해 제어된다. 제 1 NMOS 트랜지스터(N1)의 소스는 제 2 전원 전압(GND)과 연결된다. 제 1 NMOS 트랜지스터(N1)의 게이트와 드레인은 서로 연결되어 있으며, 노드(Vbsn)와 연결된다.
로우 사이드 전압 조정 코드(CDN[1:0])에 따라 연결되는 PMOS 트랜지스터(P1, P2)가 달라지는 점을 제외하고, 도 22의 제 2 전압 발생 회로(223b)는 도 21의 제 2 전압 발생 회로(223a)와 구성 및 동작이 동일하다. 즉, 로우 사이드 전압 조정 코드(CDN[1:0])에 따라 제 1 및 제 2 스위치(SW1, SW2)의 개폐 여부가 달라진다. 이에 따라, 노드(Co2)의 전압에 의해 조정되는 제 1 내지 제 3 PMOS 트랜지스터(P1~P3)의 조합 및 구동 전류량이 달라진다. 도시되지 않았지만, 로우 사이드 전압 조정 코드(CDN[1:0])는 호스트 혹은 외부의 장치를 통하여 제공될 수 있다. 도 22에서는 예시적으로 두 개의 스위치(SW1, SW2) 및 PMOS 트랜지스터(P1, P2)만이 도시되었지만, 각각은 두 개 이상의 복수의 소자들로 구성될 수 있다.
도 23은 도 13에 도시된 제 1 슬로프 제어 회로를 예시적으로 보여주는 회로도이다. 도 23을 참조하면, 제 1 슬로프 제어 회로(230)는 제 1 및 제 2 축전기(C1, C2), 그리고 제 1 저항(R1)을 포함할 수 있다. 제 1 저항(R1)이 가변 저항이 아니라는 점을 제외하고, 도 23의 제 1 슬로프 제어 회로(230)는 도 9의 제 1 슬로프 제어 회로(122a)와 구성 및 동작이 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 24는 도 13에 도시된 제 2 슬로프 제어 회로를 예시적으로 보여주는 회로도이다. 도 24를 참조하면, 제 2 슬로프 제어 회로(240)는 제 1 및 제 2 축전기(C1, C2), 그리고 제 1 저항(R1)을 포함할 수 있다. 제 1 저항(R1)이 가변 저항이 아니라는 점을 제외하고, 도 24의 제 2 슬로프 제어 회로(240)는 도 11의 제 2 슬로프 제어 회로(123a)와 구성 및 동작이 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
도 25는 본 출원의 다른 실시 예에 따른 차동 드라이버 회로를 보여주는 회로도이다. 도 25를 참조하면, 차동 드라이버 회로(300)는 제 1 구동 PMOS 트랜지스터(MP1), 제 1 구동 NMOS 트랜지스터(MN1), 제 1 및 제 2 커플링 축전기(C1, C2), 과도 구간 전압 합산 회로(310), 과도 구간 비대칭 보상 회로(320), 안정 구간 모델링 회로(330), 안정 구간 비대칭 보상 회로(340), HVP(350, 360), 하이 사이드 및 로우 사이드 전압원(Vp, Vn), 그리고 제 1 내지 제 4 컨트롤 스위치(SWC1~SWC4)를 포함할 수 있다. 도 25의 차동 드라이버 회로(300)는 과도 구간 및 안정 구간 비대칭 보상 회로(320, 340)를 통하여 과도 구간 및 안정 구간에서의 드라이버 간 비대칭을 보정할 수 있다. 차동 드라이버 회로(300)의 구성 및 동작은 도 1, 도 2 및 도 13에 도시된 차동 드라이버 회로들(10, 100, 200)과 동일하다. 따라서 이에 대한 자세한 설명은 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 100, 200, 300 : 차동 드라이버 회로
11, 12, 130, 140, 250, 260, 350, 360 : HVP
13, 122, 122a, 122b, 230 : 제 1 슬로프 제어 회로
14, 123, 123a, 123b, 240 : 제 2 슬로프 제어 회로
110, 110a, 110b, 310 : 과도 구간 전압 합산 회로
120, 120a, 120b, 120c, 320 : 과도 구간 비대칭 보상 회로
121, 221 : 비교기
210, 330 : 안정 구간 모델링 회로
220, 220a, 220b, 220c, 340 : 안정 구간 비대칭 보상 회로
222, 222a, 222b : 제 1 전압 발생 회로
223, 223a, 223b : 제 2 전압 발생 회로

Claims (17)

  1. 제 1 구동 신호에 따라 제 1 패드를 제 1 전압으로 구동하기 위한 제 1 드라이버;
    제 2 구동 신호에 따라 제 2 패드를 제 2 전압으로 구동하기 위한 제 2 드라이버;
    상기 제 1 및 제 2 패드의 전압이 변화하는 과도 구간에서, 상기 제 1 패드의 전압 변화를 일단으로 제공받아 타 단으로 전달하는 제 1 축전기(Capacitor);
    상기 과도 구간에서 상기 제 2 패드의 전압 변화를 일단으로 제공받아 타 단으로 전달하는 제 2 축전기;
    상기 제 1 및 제 2 축전기를 통해 각각 전달된 전압을 합산하는 과도 구간 전압 합산 회로; 그리고
    상기 과도 구간 전압 합산 회로의 합산된 전압에 따라 상기 제 1 및 제 2 구동 신호 중 적어도 하나의 슬로프(Slope)을 조절하여 상기 과도 구간에서의 상기 제 1 및 제 2 드라이버의 슬루율 비대칭을 보정하는 과도 구간 비대칭 보상 회로를 포함하는 차동 드라이버 회로.
  2. 제 1 항에 있어,
    상기 과도 구간 비대칭 보상 회로는:
    상기 과도 구간 전압 합산 회로의 합산된 전압과 기준 전압을 비교하여 전압의 차이를 출력하는 비교기; 그리고
    상기 비교기의 출력된 전압에 따라 상기 제 2 구동 신호의 슬로프를 조절하는 로우 사이드 슬로프 조절 회로를 포함하는 차동 드라이버 회로.
  3. 제 1 항에 있어,
    상기 과도 구간 비대칭 보상 회로는:
    상기 과도 구간 전압 합산 회로의 합산된 전압과 기준 전압을 비교하여 전압의 차이를 출력하는 비교기; 그리고
    상기 비교기의 출력된 전압에 따라 상기 제 1 구동 신호의 슬로프를 조절하는 하이 사이드 슬로프 조절 회로를 포함하는 차동 드라이버 회로.
  4. 제 3 항에 있어,
    상기 과도 구간 비대칭 보상 회로는,
    상기 비교기의 출력된 전압에 따라 상기 제 2 구동 신호의 슬로프를 조절하는 로우 사이드 슬로프 조절 회로를 더 포함하는 차동 드라이버 회로.
  5. 제 4 항에 있어,
    상기 하이 사이드 슬로프 조절 회로는:
    상기 제 1 구동 신호를 일 단으로 입력받아 타 단과 연결된 상기 제 1 드라이버로 전달하고, 상기 비교기의 출력된 전압에 따라 값이 가변되는 가변 저항;
    상기 가변 저항의 일 단과 상기 제 1 접압 사이에 연결되고, 상기 가변 저항과 함께 상기 제 1 구동 신호의 라이징(Rising) 슬로프를 결정하는 제 3 축전기; 그리고
    상기 가변 저항의 타 단과 상기 제 1 접압 사이에 연결되고, 상기 가변 저항과 함께 상기 제 1 구동 신호의 폴링(Falling) 슬로프를 결정하는 제 4 축전기를 포함하는 차동 드라이버 회로.
  6. 제 4 항에 있어,
    상기 로우 사이드 슬로프 조절 회로는:
    상기 제 2 구동 신호를 일 단으로 입력받아 타 단과 연결된 상기 제 2 드라이버로 전달하고, 상기 비교기의 출력된 전압에 따라 값이 가변되는 가변 저항;
    상기 가변 저항의 일 단과 상기 제 2 접압 사이에 연결되고, 상기 가변 저항과 함께 상기 제 2 구동 신호의 폴링(Falling) 슬로프를 결정하는 제 3 축전기; 그리고
    상기 가변 저항의 타 단과 상기 제 2 접압 사이에 연결되고, 상기 가변 저항과 함께 상기 제 2 구동 신호의 라이징(Rising) 슬로프를 결정하는 제 4 축전기를 포함하는 차동 드라이버 회로.
  7. 제 1 항에 있어,
    데이터 신호에 따라 제 1 바이어스 신호를 상기 제 1 구동 신호로 전달하는 제 1 컨트롤 스위치; 그리고
    상기 데이터 신호에 따라 제 2 바이어스 신호를 상기 제 2 구동 신호로 전달하는 제 2 컨트롤 스위치를 더 포함하되,
    상기 제 1 바이어스 신호의 전압 레벨은 상기 제 1 드라이버를 구동시키는 전압 레벨이고, 상기 제 2 바이어스 신호의 전압 레벨은 상기 제 2 드라이버를 구동시키는 전압 레벨인 차동 드라이버 회로.
  8. 제 7 항에 있어,
    상기 과도 구간 전압 합산 회로는:
    상기 제 1 드라이버를 모델링한 제 3 드라이버;
    상기 제 2 드라이버를 모델링한 제 4 드라이버; 그리고
    상기 제 3 드라이버와 상기 제 4 드라이버 사이에 직렬 연결된 제 1 및 제 2 모델링 저항; 그리고
    상기 제 1 및 제 2 모델링 저항이 연결된 노드를 포함하되,
    상기 제 3 드라이버는 상기 제 1 바이어스 신호에 의해 구동되고,
    상기 제 4 드라이버는 상기 제 2 바이어스 신호에 의해 구동되고,
    상기 제 1 및 제 2 축전기를 통해 전달된 각각의 전압을 상기 노드로 제공받아 합산된 전압을 출력하는 차동 드라이버 회로.
  9. 제 7 항에 있어,
    상기 제 1 및 제 2 드라이버의 구동 전류량의 비대칭 특성을 모니터링하여 전압으로 출력하는 안정 구간 모델링 회로; 그리고
    상기 제 1 및 제 2 패드의 전압 레벨이 유지되는 안정 구간에서, 상기 안정 구간 모델링 회로의 출력 전압에 따라 상기 제 1 및 제 2 바이어스 신호 중 적어도 하나의 전압 레벨을 조절하여 상기 제 1 및 제 2 드라이버의 구동 전류량의 비대칭을 보정하는 안정 구간 비대칭 보상 회로를 더 포함하는 차동 드라이버 회로.
  10. 제 9 항에 있어,
    상기 안정 구간 모델링 회로는:
    상기 제 1 드라이버를 모델링한 제 3 드라이버;
    상기 제 2 드라이버를 모델링한 제 4 드라이버;
    상기 제 3 드라이버와 상기 제 4 드라이버 사이에 직렬 연결된 제 1 및 제 2 모델링 저항; 그리고
    상기 제 1 및 제 2 모델링 저항이 연결된 노드를 포함하되,
    상기 제 3 드라이버는 상기 제 1 바이어스 신호에 의해 구동되고,
    상기 제 4 드라이버는 상기 제 2 바이어스 신호에 의해 구동되고,
    상기 노드의 전압을 출력하는 차동 드라이버 회로.
  11. 제 9 항에 있어,
    상기 안정 구간 비대칭 보상 회로는:
    상기 안정 구간 모델링 회로의 출력 전압과 기준 전압을 비교하여 전압의 차이를 출력하는 비교기; 그리고
    상기 비교기의 출력된 전압에 따라 상기 제 2 바이어스 신호의 전압 레벨을 조절하는 로우 사이드 전압 발생 회로를 포함하는 차동 드라이버 회로.
  12. 제 9 항에 있어,
    상기 안정 구간 비대칭 보상 회로는:
    상기 안정 구간 모델링 회로의 출력 전압과 기준 전압을 비교하여 전압의 차이를 출력하는 비교기; 그리고
    상기 비교기의 출력된 전압에 따라 상기 제 1 바이어스 신호의 전압 레벨을 조절하는 하이 사이드 전압 발생 회로를 포함하는 차동 드라이버 회로.
  13. 제 12 항에 있어,
    상기 안정 구간 비대칭 보상 회로는,
    상기 비교기의 출력된 전압에 따라 상기 제 2 바이어스 신호의 전압 레벨을 조절하는 로우 사이드 전압 발생 회로를 더 포함하는 차동 드라이버 회로.
  14. 제 13 항에 있어,
    상기 하이 사이드 전압 발생 회로는 PMOS 트랜지스터 및 하부 가변 전류원을 포함하되,
    상기 PMOS 트랜지스터는 일 단으로 상기 제 1 전압을 제공받고, 타 단이 상기 하부 가변 전류원과 직렬 연결되고, 상기 타 단과 게이트 단자가 연결되어 상기 게이트 단자를 통해 상기 제 1 바이어스 신호를 출력하고,
    상기 하부 가변 전류원은 상기 PMOS 트랜지스터의 타 단으로부터 상기 제 2 전압으로 전류를 공급하도록 연결되고, 상기 비교기의 출력된 전압에 따라 전류값이 가변되는 차동 드라이버 회로.
  15. 제 13 항에 있어,
    상기 로우 사이드 전압 발생 회로는 상부 가변 전류원 및 NMOS 트랜지스터를 포함하되,
    상기 상부 가변 전류원은 상기 제 1 전압으로부터 상기 NMOS 트랜지스터의 일 단으로 전류를 공급하도록 연결되고, 상기 비교기의 출력된 전압에 따라 전류값이 가변되고,
    상기 NMOS 트랜지스터는 상기 일 단이 상기 상부 가변 전류원과 직렬 연결되고, 타 단이 상기 제 2 전압과 연결되고, 상기 일 단과 게이트 단자가 연결되어 상기 게이트 단자를 통해 상기 제 2 바이어스 신호를 출력하는 차동 드라이버 회로.
  16. 제 1 항에 있어서,
    상기 제 1 드라이버는 상기 제 1 구동 신호에 따라 상기 제 1 패드를 상기 제 1 전압으로 구동하기 위한 적어도 하나의 PMOS 트랜지스터를 포함하고,
    상기 제 2 드라이버는 상기 제 2 구동 신호에 따라 상기 제 2 패드를 상기 제 2 전압으로 구동하기 위한 적어도 하나의 NMOS 트랜지스터를 포함하는 차동 드라이버 회로.
  17. 제 1항에 있어,
    상기 차동 드라이버 회로는 CAN(Controller Area Network) 버스를 구동하는 차동 드라이버 회로.
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