WO2015027758A1 - 一种分段电容阵列结构数模转换器 - Google Patents

一种分段电容阵列结构数模转换器 Download PDF

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WO2015027758A1
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capacitance
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bridge
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陈松涛
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深圳市汇顶科技股份有限公司
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Definitions

  • the present invention relates to the field of electronic circuits, and more particularly to a segmented capacitor array structure digital-to-analog converter.
  • a successive approximation ADC Analog to Digital Converter
  • ADC Analog to Digital Converter
  • the related art practice is to segment the entire capacitor array and connect them in one (two-segment) or multiple (multi-segment) bridge capacitors.
  • it means an 8-bit charge redistribution DAC (Digital to Analog Converter)
  • capacitor C B is a bridge capacitor, which is connected to the left and right capacitor subarrays.
  • the array on the left corresponds to the quantization bit with lower weight
  • C d is the terminal dummy (match) capacitance
  • the array on the right side corresponds to the quantization bit with higher conversion weight.
  • the bridge capacitor C B can only take a non-integer multiple of the unit capacitance C. Obviously, this will Introducing a more serious mismatch problem and possibly causing gain errors.
  • the technical problem to be solved by the present invention is to provide a segmented capacitor array digital-to-analog converter and a mismatch correction method thereof to solve the parasitic capacitance.
  • the resulting sub-array mismatch problem improves the linearity and improves the NDL and IDL while eliminating the gain error.
  • the present invention provides a segmented capacitor array structure digital-to-analog converter comprising a comparator COM, at least two capacitor sub-arrays and at least one bridge capacitor C B , each bridge capacitor C B connecting two weighted adjacent quantization bits
  • the capacitor sub-array is characterized in that each low-capacitance sub-array of the bridge capacitor C B is connected in parallel with a capacitance-adjustable compensation capacitor C e , and the compensation capacitor C e is used to make the equivalent capacitance of the low-level capacitor sub-array after the parallel connection The capacitance of the lowest capacitance of the high capacitance sub-array connected to the bridge capacitor C B
  • the digital to analog converter further comprises a calibration control module, and the calibration control module and the comparator respectively
  • the control module is calibrated For: driving a series of control signals according to the comparator COM output signal C0MP driven by an external clock signal: ⁇ , ⁇ 5 , ⁇ , ⁇ TM and CAL; where 0) c is the control clock signal of the comparator C0MP, ⁇ 5 is the initialization voltage switch signal of the nodes V P and V Q , ⁇ is the bridge capacitor C B left end capacitor sub-array switch control signal, ⁇ TM is the bridge capacitor C B right end capacitor sub-array lowest level switch control signal, and CAL is equivalent Adjustable capacitance C e capacitance value adjustment signal.
  • the compensation capacitor includes N sets of basic units, each of which is connected in series with M capacitors of equal magnitude C and then connected in parallel with other units to the node V P , and the common node and the lower capacitor connected by the M capacitors The other end point is connected to ground potential through a switch, where N is a natural number and M is a natural number greater than one.
  • the capacitance of the compensation capacitor ( ⁇ ) satisfies the following relationship:
  • k represents the number of bits of the low-level capacitor sub-array to which the bridge capacitor C B is connected
  • C B represents the capacitance of the bridge capacitor C B
  • C P1 represents the equivalent parasitic capacitance to the ground at the common node of the low-level capacitor sub-array
  • C P2 represents the high bit Equivalent parasitic capacitance between the common node of the capacitor sub-array and the common node of the low-level capacitor sub-array.
  • the segmented capacitor array structure digital-to-analog converter provided by the embodiment of the present invention introduces the compensation capacitor C e with adjustable capacitance, according to the actual capacitance value of the bridge capacitor C B , and the parasitic capacitance at the common node of the two-terminal array.
  • FIG. 1 is a schematic structural view of a segmented charge redistribution capacitor array DAC according to a related art of the present invention.
  • FIG. 2 is a schematic diagram of a calibration principle of a segmented charge redistribution capacitor array DAC according to an embodiment of the present invention.
  • FIG. 3 is a schematic diagram showing the structure of a segmented charge redistribution capacitor array DAC according to a preferred embodiment of the present invention.
  • FIG. 4 is a timing diagram of associated control signals provided by a preferred embodiment of the present invention.
  • FIG. 5 is a schematic structural diagram of a compensation capacitor according to a preferred embodiment of the present invention. detailed description
  • FIG. 2 is a schematic diagram of a DAC correction principle of a segmented charge redistribution capacitor array according to an embodiment of the present invention, in which:
  • the capacitor C B is a bridge capacitor and is connected to the left and right capacitor subarrays.
  • the sub-array on the left corresponds to a quantization bit with a lower weight
  • the sub-array on the right side corresponds to a quantization bit with a higher conversion weight.
  • C d is the matching capacitance of the minimum weight bit capacitance of the capacitor sub-array;
  • C, 2C, 4C and 8C respectively represent the lowest weight bit capacitance in the sub-array and the capacitance of other levels of weight increasing in binary.
  • Node V Q is the capacitor common node of the left (lower) capacitor sub-array.
  • the node V P is the capacitor common node of the right (high) capacitor sub-array.
  • the equivalent capacitance C P1 is the equivalent parasitic capacitance of the node V Q to ground.
  • the equivalent capacitance C P2 is the equivalent parasitic capacitance between the node and ⁇ .
  • the compensation capacitor ( ⁇ , in parallel with the capacitor sub-array on the left end of the bridge capacitor C B , has an adjustable capacitance value. By setting the compensation capacitor ( ⁇ capacitance value, the capacitance of the equivalent capacitance of the left-end capacitor sub-array after parallel connection and the right side can be made. The capacitance of the lowest bit capacitor in the capacitor sub-array is equal.
  • the comparator C0MP is used to compare the voltage at the node V P with the Vreference signal and output voltage difference.
  • the positive input of the comparator C0MP is connected to the voltage at the node Vp, and the negative input is connected to the reference voltage signal Vreference; the output signal should be connected to the control switch of each capacitor in all arrays, or the associated switch control signal is generated. Circuit. Its role is to give a control status signal based on the difference between the voltage at node Vp and a given reference voltage to indicate that the switch in the capacitor array should be in an ON or OFF state.
  • the Vreference signal is the comparator C0MP input reference voltage
  • V REF is the reference voltage
  • Vcm is the input signal common mode voltage
  • VIN is the input signal required for the ADC.
  • the output node V P is connected to the input signal common mode voltage V eM through the switch during the ADC sampling phase, and will return to the VTM voltage level in the final stage of the conversion, so it can be regarded as a virtual ground in later analysis. AC grounding. It can be seen that the parasitic capacitance connected to the node V P does not have any influence on the charge redistribution result after the ADC sampling.
  • V Q represents the voltage value of the capacitor common node of the low capacitance sub-array
  • C represents the unit capacitance
  • Cc represents the capacitance of the compensation capacitor
  • c B represents the bridge capacitance C B
  • the amount of charge contributed by the node V P can be calculated as:
  • FIG. 3 is a schematic structural diagram of a segmented charge redistribution capacitor array DAC according to a preferred embodiment of the present invention.
  • a Calibration Control Logic (calibration control module) is added on the basis of FIG. 2, and the calibration control module is used.
  • the parasitic capacitance at the common node is set at a compensation capacitor bridging capacitance value of the capacitance C B of the capacitor C B and a bridge two terminal array capacitance ( ⁇ a.
  • the calibration control module outputs a series of control signals according to the comparator COM output signal C0MP driven by the external clock signal CLK: ⁇ , ⁇ 5 , ⁇ , ⁇ TM and CAL.
  • ⁇ is the control clock signal of the comparator C0MP
  • ⁇ 5 is the initialization voltage switch signal of the node ⁇ and V Q
  • ⁇ is the bridge capacitor C B left end capacitor sub-array switch control signal
  • ⁇ TM is the bridge capacitor C B right end capacitor
  • CAL represents the equivalent adjustable capacitance C e capacitance value adjustment signal.
  • the Vreference signal is the comparator C0MP input reference voltage
  • the other part identification definitions are the same as those described in FIG.
  • the comparator COMMP compares the voltage at the node V P with the input signal common mode voltage V CM and feeds the difference between them to the calibration control module, and changes the signal CAL according to the built-in algorithm to adjust the compensation capacitor C e The capacitance value, and eventually the above two voltage differences disappear.
  • the equivalent capacitance value of the capacitor sub-array at the left end of C B is slightly larger than the capacitance of the lowest weight capacitor of the right-end capacitor sub-array. Since the charge at the node v P must be maintained after the sampling is completed conserveed, so the voltage at node V P will be slightly less than VCM. Then in the subsequent calibration process, the module Calibration Logic Control will adjust the CAL according to the comparator COMP output signal C0MP to increase the value of the compensation capacitor C e . Finally, the equivalent capacitance value of the C B left-end capacitor sub-array is balanced with the capacitance of the right-end capacitor sub-array minimum weight bit capacitance.
  • 0 ⁇ is the control clock signal of the comparator C0MP
  • ⁇ s is the initialization voltage switch signal of the node ⁇
  • ⁇ is the bridge capacitor C B left end capacitor sub-array switch control signal
  • ⁇ TM is the lowest level switch control signal of the capacitor sub-array at the right end of the bridge capacitor C B
  • CAL represents the equivalent adjustable capacitor c e capacitance value adjustment signal.
  • the lower plate of the lowest-order capacitor C in the C B right-end capacitor sub-array is connected to the ground level, and the upper plate is connected to the common-mode voltage signal Vcm.
  • the lower plate of all capacitors in the C B left-end capacitor sub-array is connected to the reference voltage VREF, and the upper plate is connected to the common mode voltage signal Vcm.
  • the lower plate of the lowest-order capacitor C in the right-side capacitor sub-array of C B is connected to the reference voltage VREF, and the upper plate is disconnected from the common-mode voltage signal Vcm, and is in a floating state.
  • the lower plates of all capacitors in the C B left-end capacitor sub-array are connected to the ground level, and the upper plates are connected to be disconnected from the common-mode voltage signal Vcm, and are in a floating state.
  • FIG. 3 is only an 8-bit two-stage charge redistribution DAC as an example. There may be multiple alternatives, such as multiple bits, and the capacitor array may also be divided into multiple segments, as long as at least two capacitor sub-arrays and at least one bridge capacitor c B are included , and each bridge capacitor C B connects two weights adjacent to each other for quantization.
  • the capacitance sub-array of the bit, the quantization bit of each bridge capacitor C B having a lower weight corresponds to the capacitance sub-array parallel capacitance value adjustable compensation capacitance c e , so that the capacitance and weight of the equivalent capacitance of the parallel capacitor sub-array
  • the solution of the present embodiment can be implemented by equalizing the capacitance values of the lowest bit capacitances in the capacitor sub-arrays corresponding to the higher quantization bits.
  • each basic unit is composed of Two capacitors of equal size C are connected in series with other units in parallel to node V P , and the common node connecting the two capacitors and the other end of the lower capacitor are connected to ground potential through a switch.
  • the equivalent capacitance For each basic unit For example, if the upper switch is turned on and the lower switch is turned off, the equivalent capacitance is 1C; if the upper switch is turned off and the lower switch is turned on, the equivalent capacitance is 0. 5C; if the upper switch and the lower switch are both off On, the equivalent output capacitance is 0. Obviously, the minimum adjustment length of each basic unit in the structure is 0. 5C, the minimum value is 0, and the maximum value is 1C.
  • the number N of the above basic units can be flexibly selected according to requirements.
  • a 2N-digit thermometer code can be introduced for the N-group basic unit.
  • the segmented capacitor array structure digital-to-analog converter provided by the invention introduces a compensation capacitor of adjustable capacitance, and sets a compensation capacitor according to the actual capacitance value of the bridge capacitor C B and the parasitic capacitance at the common node of the two-terminal array.
  • the capacitance of ⁇ so that the equivalent capacitance value of the left terminal array of the bridge capacitor C B is right Simultaneous advancement of the electric elimination gain error corresponding to the lowest weight bit

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

一种分段电容阵列结构数模转换器，包括至少两个电容子阵列和至少一个桥接电容（CB），每个桥接电容（CB）连接两个权重相邻的量化位的电容子阵列，每个桥接电容（CB）的低位电容子阵列并联一个容值可调的补偿电容（Cc），补偿电容（Cc）使得补偿后的低位电容子阵列的等效电容的容值和该桥接电容（CB）连接的高位电容子阵列中最低位电容的容值相等。采用上述技术方案，通过引入容值可调的补偿电容（Cc），根据桥接电容（CB）及其两端电容子阵列公共节点处的寄生电容（CP1，CP2）设定补偿电容（Cc）的容值，从而消除电容子阵列之间的电容失配，在消除增益误差的同时进一步提高其线性度，并最终改善逐次逼近ADC的DNL和INL。

Description

一种分段电容阵列结构数模转换器 技术领域 本发明属于电子电路领域， 尤其涉及一种分段电容阵列结构数模转换器。 背景技术 基于电荷重分配原理的逐次逼近 ADC (Analog to Digital Converter , 模 数变换器） 具备功耗较低的优点， 但按位数以二进制权重而显著增加的电容个 数、 以及由此引入的较大输入容性负载问题使得其应用有所限制。
为解决此问题，相关技术的做法是将整个电容阵列进行分段， 并以一个（分 2段）或多个（分多段）桥接电容连接。 如图 1所示意为一个 8位的电荷重分配 DAC (Digital to Analog Converter数模转换器）， 电容 CB为桥接电容， 分别连 接左右 2 个电容子阵列。 其中， 左边的阵列对应权重较低的量化位， Cd为终端 dummy (匹配） 电容； 而其右边的阵列对应转换权重较高的量化位。 为保证电容 重分配过程中桥接电容左边的那个子阵列的等效电容与其右边子阵列中最低位 电容容值相等， 桥接电容 CB只能取值单位电容 C的非整数倍， 显然， 这会引入 较严重的失配问题， 并有可能因此导致增益误差。
此外， 上述结构中还有一个更为严重的问题， 由于桥接电容 CB左侧子阵列 特殊的二进制容值设计， 节点 vQ处以及节点 和 VP之间存在不可忽略的寄生电 容， 并且其大小对工艺实现 （金属走线路径， 选用的层次） 较为敏感， 会在 cB 左右两个电容子阵列间引入较大的失配， 并最终引起 DNL ( Differential Nonl inearity，差分非线性） 禾口 IN"Integral 丽 l inearity, 积分非线性）的恶 化。 发明内容 有鉴于此， 本发明要解决的技术问题是提供一种分段电容阵列数模转换器 及其失配校正方法， 以解决寄生电容所引起的子阵列间失配问题， 在消除增益 误差的同时进一歩提高其线性度， 改善 NDL和 IDL。 本发明解决上述技术问题所采用的技术方案如下：
本发明提供的一种分段电容阵列结构数模转换器， 包括比较器 C0MP、 至少 两个电容子阵列和至少一个桥接电容 CB， 每个桥接电容 CB连接两个权重相邻的 量化位的电容子阵列， 其特征在于， 每个桥接电容 CB的低位电容子阵列并联一 个容值可调的补偿电容 Ce， 补偿电容 Ce用于使得并联后的低位电容子阵列的等 效电容的容值和该桥接电容 CB连接的高位电容子阵列中最低位电容的容值相
优选地， 该数模转换器还包括校准控制模块， 校准控制模块分别与比较器
C0MP和补偿电容 Ce相连， 用于根据桥接电容 CB的电容值、 以及桥接电容 CB两端 子阵列公共节点处的寄生电容设定补偿电容 (^的容值。 优选地，校准控制模块具体用于：在外部时钟信号的驱动下根据比较器 C0MP 输出信号 C0MP输出一系列控制信号： Φ， Φ 5, Φ ， Φ™和 CAL; 其中， 0) c为 比较器 C0MP 的控制时钟信号， Φ 5为节点 VP和 VQ的初始化电压开关信号， Φ 为桥接电容 CB左端电容子阵列开关控制信号， Φ™为桥接电容 CB右端电容子阵列 最低位开关控制信号， 而 CAL表示等效的可调电容 Ce电容值调节信号。 优选地， 补偿电容^包括 N组基本单元， 每个基本单元由 M个大小相等的 容值 C的电容串联后与其他单元并联到节点 VP， 并且 M个电容相连接的公共节 点以及下端电容的另一端点均通过一个开关连接到地电位， 其中 N为自然数， M 为大于 1的自然数。 优选地， 补偿电容(^ 的容值满足以下关系式：
Cc = (2k - l)- (CB + CP2)- 2k - C - CPl
其中， k表示桥接电容 CB连接的低位电容子阵列的位数， CB表示桥接电容 CB的容值， CP1表示低位电容子阵列公共节点处对地等效寄生电容， CP2表示高位 电容子阵列公共节点处和低位电容子阵列公共节点处之间的等效寄生电容。
本发明实施例的提供的分段电容阵列结构数模转换器， 通过引入容值可调 的补偿电容 Ce ，根据桥接电容 CB实际的电容值大小、 以及两端子阵列公共节点 处的寄生电容设定补偿电容（^的容值， 使得桥接电容 CB左端子阵列的等效电容 值与其右端最低权重位对应的电容大小相等， 从而消除电容子阵列之间的电容 失配， 在消除增益误差的同时进一歩提高其线性度， 并最终改善逐次逼近 ADC 的 NDL和 IDL。 附图说明 图 1为本发明相关技术的分段式电荷重分配电容阵列 DAC的结构示意图。 图 2为本发明实施例提供的分段式电荷重分配电容阵列 DAC校正原理示意 图。
图 3为本发明优选实施例提供的分段式电荷重分配电容阵列 DAC的结构示 意图。
图 4为本发明优选实施例提供的相关控制信号的时序图。
图 5本发明优选实施例提供的一种补偿电容的结构示意图。 具体实施方式
为了使本发明所要解决的技术问题、 技术方案及有益效果更加清楚、 明白， 以下结合附图和实施例， 对本发明进行进一歩详细说明。 应当理解， 此处所描 述的具体实施例仅仅用以解释本发明， 并不用于限定本发明。
如图 2为本发明实施例提供的分段式电荷重分配电容阵列 DAC校正原理示 意图， 图中：
电容 CB为桥接电容，分别连接左右 2个电容子阵列。 其中， 左边的子阵列对 应权重较低的量化位，而其右边的子阵列对应转换权重较高的量化位。 Cd为电容 子阵列最小权重位电容的匹配电容； C， 2C， 4C和 8C分别代表子阵列中最低权 重位电容以及其他各级权重按二进制增加的电容。
节点 VQ， 为左端 （低位） 电容子阵列的电容公共节点。
节点 VP， 为右端 （高位） 电容子阵列的电容公共节点。
等效电容 CP1， 为节点 VQ对地等效寄生电容。
等效电容 CP2， 为节点 与^之间等效寄生电容。
补偿电容(^，与桥接电容 CB左端的电容子阵列并联， 其容值可调， 通过设置 补偿电容 (^电容值， 可以使得并联后的左端电容子阵列的等效电容的容值和右 边电容子阵列中最低位电容的容值相等。
比较器 C0MP, 用于比较节点 VP处电压和 Vreference信号， 输出电压差异。 其中， 比较器 C0MP的正输入端连接到节点 Vp处电压， 负输入端连接到参 考电压信号 Vreference; 输出端信号应连接到所有阵列中各个电容接入的控制 开关， 或者相关的开关控制信号产生电路。 其作用在于根据节点 Vp处电压和给 定参考电压之间的差异来给出控制状态信号以标明电容阵列中开关应处于 ON或 者 OFF状态。
Vreference信号为比较器 C0MP输入参考电压， VREF是参考电压， Vcm是输 入信号共模电压， VIN是为 ADC所需采样的输入信号。
输出节点 VP在 ADC采样阶段会通过开关连接到输入信号共模电压 VeM， 并且 会在转换的最终阶段仍回到 V™的电压水平， 所以在后面的分析中可以视其为虚 地端交流接地。 由此可知， 与节点 VP相连接的寄生电容并不会对 ADC采样后的 电荷重分配结果形成任何影响。
假设桥接电容 CB左端的电容子阵列中所有电容的下极板连接到节点 Vx， 那 么根据分压原理有等式：
16C
- V, ( 1 )
\ec +cr + cm + CR +c 其中， VQ表示低位电容子阵列的电容公共节点的电压值， C表示单位电容， Cc 表示补偿电容的容值， cB表示桥接电容 CB的容值， CP1表示低位电容子阵列公共 节点处对地等效寄生电容， cP2表示高位电容子阵列公共节点处和低位电容子阵 列公共节点处之间的等效寄生电容， Vx,表示采样阶段 CB左端的电容子阵列所有 电容下极板通过开关连接到的共同节点的电压值。
进而可以计算出节点 VP处贡献的电荷量为：
(CB + CP2)- 16C
Q = (CB + CP2)- V,
16C + C + ：。 +CD, + C ( 2 ) 因此， 如果假设桥接电容 cB左端的电容子阵列中所有电容等效为一个电容 则有 Cc = \5 - {CB + CP2 )- \6C - CPl ( 4 ) 考虑更一般的情形， 假设桥接电容 CB左端是一个 k位的电容阵列， 那么其 在节点 VP处的等效电容可表示为
Figure imgf000007_0001
类似的， 当(^满足关系：
Figure imgf000007_0002
可以使得桥接电容 CB左端的电容子阵列等效电容无视关键节点寄生电容影响以 及 CB本身非整数倍取值的影响而达到理想的匹配数值。 如图 3所示为本发明优选实施例提供的分段式电荷重分配电容阵列 DAC的结 构示意图， 本实施例在图 2的基础上增加了 Calibration Control Logic (校准 控制模块） ， 校准控制模块用于根据桥接电容 CB的电容值、 以及桥接电容 CB两端 子阵列公共节点处的寄生电容设定补偿电容 (^的容值。
具体来说， 校准控制模块在外部时钟信号 CLK的驱动下根据比较器 C0MP输 出信号 C0MP输出一系列控制信号： Φ， Φ 5, Φ ， Φ™和 CAL。 其中， Φ 为比 较器 C0MP的控制时钟信号， Φ5为节点 ^和 VQ的初始化电压开关信号， Φ 为桥 接电容 CB左端电容子阵列开关控制信号， Φ™为桥接电容 CB右端电容子阵列最低 位开关控制信号， 而 CAL表示等效的可调电容 Ce电容值调节信号。 为简化叙述， 图 3 中只展示出一种单端电路， 但实际上应用于全差分电路也是没有丝毫问题 的。 图中 Vreference信号为比较器 C0MP输入参考电压， 其他各部分标识定义 与图 2中描述相同。 另外， 为方便描述， 做如下设定： Φε每周期下降沿时比较 器 C0MP输出结果， 并锁存至下一个时钟下降沿； 。5为高电平时接通开关； Φ 和 Φ™为高电平时开关接通到参考电压 VREF, 低电平时接通到地电平。
在校正过程中，比较器 C0MP通过比较节点 VP处电压和输入信号共模电压 VCM， 并将其之间的差异反馈到校准控制模块， 根据内置算法改变信号 CAL 以调节补 偿电容 Ce的电容值， 并最终使得上述 2个电压差异消失。
举例而言， 考虑到桥接电容 CB的失配、节点寄生电容 CP^n CP2的影响， 假设 补偿电容（^的电容值太小， 那么 CB左端电容子阵列等效电容值就会稍大于其右 端电容子阵列最低权重位电容的容值。 因为采样完成之后节点 vP处的电荷必须 保持守恒， 所以节点 VP处的电压就会稍小于 VCM。那么在后续的校正过程中， 模 块 Calibration Logic Control会根据比较器 COMP输出信号 C0MP来调整 CAL 以逐歩增大补偿电容 Ce的数值大小， 最终实现 CB左端电容子阵列等效电容值与 其右端电容子阵列最低权重位电容的容值相平衡。
请参阅图 4的相关控制信号的时序图， 0^为比较器 C0MP的控制时钟信号， Φ s为节点 ^和 的初始化电压开关信号， Φ 为桥接电容 CB左端电容子阵列开关控 制信号， Φ™为桥接电容 CB右端电容子阵列最低位开关控制信号， 而 CAL表示等效 的可调电容 ce电容值调节信号。 。5为高电平时接通开关， 此时节点 vP和节点 连 接到共模电压端 Vcm; Φ 和 Φ™为高电平时开关接通到参考电压 VREF, 低电平时 接通到地电平。
下面以图 4中信号 Φ 5的第一个完整周期为限来说明电路的相关动作：
1 ) 信号 为高电平周期
CB右端电容子阵列中权重最低位电容 C的下极板连接到地电平， 上极板连接 到共模电压信号 Vcm。
CB左端电容子阵列中所有电容的下极板都连接到参考电压 VREF,上极板都连 接到共模电压信号 Vcm。
电容 CB上下极板间电压差为 0。
此阶段中所有电容完成充电。
2 ) 信号 O S为低电平周期
CB右端电容子阵列中权重最低位电容 C的下极板连接到参考电压 VREF, 上极 板与共模电压信号 Vcm断开， 处于悬空状态。
CB左端电容子阵列中所有电容的下极板都连接到地电平， 上极板都连接 与共模电压信号 Vcm断开， 处于悬空状态。
此阶段中所有电容进入电荷重分配阶段， 电容 Cb上下极板间电压不为 0。 此时一般情况下在 Calibration完成前， 节点 Vp处电压与共模电压 Vcm 不相 等， 所以比较器会在本周期结束时输出信号 Vp与参考电压 VREF比较结果， 并据 此产生可调电容 (^电容值调节信号 CAL。
需要说明的是， 图 3仅仅一个 8位两段式的电荷重分配 DAC为例， 实际中 可以有多种替换方案， 比如可以为多位， 电容阵列也可以分多段， 只要包括至 少两个电容子阵列和至少一个桥接电容 cB， 每个桥接电容 CB连接两个权重相邻 的量化位的电容子阵列， 每个桥接电容 CB的权重较低的量化位对应电容子阵列 并联容值可调的补偿电容 ce， 使得并联后的电容子阵列的等效电容的容值和权 重较高的量化位对应的电容子阵列中最低位电容的容值相等均可实现本实施例 的方案。
采用本发明实施例， 通过引入一个等效的可调整电容 ce， 依据桥接电容 CB 实际的电容值大小、 以及寄生电容 cP1和 CP2的影响来设定 (^的容值，从而实现两 个电容子阵列之间失配的校正， 消除失配造成的影响。 如图 5所示为本发明优选实施例提供的一种补偿电容 (^的结构示意图， 图 中： 每个基本单元由 2个大小相等容值 C的电容串联后与其他单元并联到节点 VP,并且 2个电容相连接的公共节点以及下端电容的另一端点均通过一个开关连 接到地电位。 对于每个基本单元而言， 如果上端开关接通、 下端开关断开， 那 么其等效电容为 1C; 如果上端开关断开、 下端开关接通则其等效电容为 0. 5C; 如果上端开关和下端开关均断开， 则其等效输出电容为 0.显而易见的是， 该结 构中每个基本单元的最小调节歩长为 0. 5C, 最小取值为 0， 最大取值为 1C。
实际中， 上述基本单元的数目 N可以根据需求灵活选取。 另外， 为简化其 开关控制， 对于 N组基本单元， 可以引入 2N位的温度计编码。
本实施例仅以每个基本单元通过两个大小相等容值 C 的电容串联为例来说 明， 实际中可以采用任意个大小相等容值 C 的电容串联同样可以达到本发明的 目的。
以上参照附图说明了本发明的优选实施例， 并非因此局限本发明的权利范 围。 本领域技术人员不脱离本发明的范围和实质内所作的任何修改、 等同替换 和改进， 均应在本发明的权利范围之内。 工业实用性
本发明提供的分段电容阵列结构数模转换器， 通过引入容值可调的补偿电 容 ^ ，根据桥接电容 CB实际的电容值大小、 以及两端子阵列公共节点处的寄生 电容设定补偿电容（^的容值， 使得桥接电容 CB左端子阵列的等效电容值与其右 端最低权重位对应的电 消除增益误差的同时进
NDL和 IDL。

Claims

权 利 要 求 书
1、一种分段电容阵列结构数模转换器， 包括比较器 C0MP、 至少两个电容子 阵列和至少一个桥接电容 CB， 每个桥接电容 CB连接两个权重相邻的量化位的电 容子阵列， 其中， 每个桥接电容 CB的低位电容子阵列并联一个容值可调的补偿 电容 Ce， 所述补偿电容 Ce用于使得并联后的低位电容子阵列的等效电容的容值 和该桥接电容 CB连接的高位电容子阵列中最低位电容的容值相等。
2、 根据权利要求 1所述的数模转换器， 其中， 还包括校准控制模块， 所述 校准控制模块分别与所述比较器 C0MP和所述补偿电容 Ce相连，用于根据桥接电 容 CB的电容值、 以及桥接电容 CB两端子阵列公共节点处的寄生电容设定补偿电 容（^的容值。
3、根据权利要求 2所述的数模转换器， 其中，所述校准控制模块具体用于: 在外部时钟信号的驱动下根据比较器 C0MP输出信号 C0MP输出一系列控制信号: O c, O s, Φ ， Φ™和 CAL; 其中， 0 为比较器 COMP的控制时钟信号， Φ 5为节 点 VP和 VQ的初始化电压开关信号， Φ 为桥接电容 CB左端电容子阵列开关控制 信号， Φ™为桥接电容 CB右端电容子阵列最低位开关控制信号， 而 CAL表示等效 的可调电容 Ce电容值调节信号。
4、 根据权利要求 1所述的数模转换器， 其中， 所述补偿电容 Ce包括 N组 基本单元， 每个基本单元由 M个大小相等的容值 C的电容串联后与其他单元并 联到节点 VP， 并且 M个电容相连接的公共节点以及下端电容的另一端点均通过 一个开关连接到地电位， 其中 N为自然数， M为大于 1的自然数。
5、 根据权利要求 1-4任意一项权利要求所述的数模转换器， 其中， 所述补 偿电容 Ce 的容值满足以下关系式：
Cc = (2k - l)- (CB + CP2)- 2k - C - CPl 其中， k表示桥接电容 CB连接的低位电容子阵列的位数， CB表示桥接电容 CB的容值， CP1表示低位电容子阵列公共节点处对地等效寄生电容， CP2表示高位 电容子阵列公共节点处和低位电容子阵列公共节点处之间的等效寄生电容。
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