CN108923786A - 一种分列式电容阵列结构sar adc - Google Patents

一种分列式电容阵列结构sar adc Download PDF

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Abstract

本发明属于模拟或数模混合集成电路技术领域，涉及一种分列式电容阵列结构SAR ADC，所述SAR ADC包括高位电容阵列、低位电容阵列以及比较器；所述高位电容阵列和低位电容阵列之间通过一个单位电容相连，高位电容阵列各个电容的上极板均连接采样开关对输入信号Vin进行采样，同时其上极板也连接比较器的输入端，高位电容阵列各个电容的下级板分别通过高位开关阵列连接基准电压VREFP或者VREFN；低位电容阵列各个电容的上极板通过接地开关SP与地相连，低位电容阵列各个电容的下级板分别通过低位开关阵列连接基准电压VREFP或者VREFN。本发明提高了整个电容阵列的匹配精度，提升了SAR ADC的精度。

Description

一种分列式电容阵列结构SAR ADC
技术领域
本发明属于模拟或数模混合集成电路技术领域，涉及一种split(分列式)电容阵列结构SAR ADC。
背景技术
近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速异步逐次逼近型模数转换器(SAR ADC)的研究也越来越深入。随着集成电路制造工艺的不断演进，高增益运算放大器的设计变得越来越困难，由于不需要运算放大器，SAR ADC具有天然的低功耗优势，特别是在纳米级工艺节点下，SAR结构ADC的速度又得到了巨大的提升。因此，高速SAR结构ADC成为目前模数转换器的研究热点。
传统二进制N位SAR ADC原理图如图1所示，由N-1个权重电容阵列(C，2C，…，2N-2C，2N-1C)组成，权重电容阵列的上极板通过采样开关S0对输入信号Vin进行采样，同时接比较器的输入端，权重电容阵列的下极板通过基准开关阵列(S(N-1)，S(N-2)，…，S2，S1，)接基准电压VREFP或者VREFN。当SAR ADC处于采样状态时，采样开关S0导通，权重电容阵列上极板对输入信号Vin采样，采样完成后，SAR ADC进入逐次逼近状态，基准开关阵列(S(N-1)，S(N-2)，…，S2，S1)依次接VREFP或者VREFN。这种结构的优点是电容阵列大小可精确按照2的幂进行设计，通过对单位电容C的并联，可以精确实现每个权重电容，从而使得每个权重电容之间的匹配较好，同时，该结构只需要一组基准电压VREFP和VREFN，从而使得电路结构容易实现，又能保持较好的精度。但该结构的缺点也是明显的，随着SAR ADC量化精度的增加，电容阵列容值迅速增大，量化精度每增加一位，电容阵列的容值就会增加一倍，一个N位SARADC的电容阵列总电容值为2NC，这会造成采样时间明显增加，权重电容的增加也会使得对电容充放电的时间增加，上述缺点会明显降低SAR ADC的速度，同时增加SAR ADC的功耗。另一方面，由于电容阵列面积的迅速增加，SAR ADC版图面积迅速增加，这会明显增加芯片的制造成本。
基于上述缺点，提出了split(分列式)电容阵列结构SAR ADC，同样以二进制N位SAR ADC为例进行说明，传统split电容阵列结构SAR ADC原理图如图2所示，电容阵列分为三个部分，高位电容阵列由权重电容C，2C，…，2N-M-1C一共N-M-1个电容组成，高位电容阵列的上极板通过采样开关S0对输入信号Vin进行采样，同时接比较器的输入端，高位电容阵列的下极板分别通过接基准电压的开关阵列S(M+1),S(M+2),…，S(N-1)接基准电压VREFP或者VREFN。低位电容阵列由权重电容C，2C，…，2MC一共M个电容组成，低位电容阵列的上极板接耦合电容CS，低位电容阵列的下极板分别通过接基准电压的开关阵列S1,S2,…，SM接基准电压VREFP或者VREFN。高位电容阵列和低位电容阵列之间通过一个耦合电容CS相连。为了实现高位电容阵列和低位电容阵列之间的匹配精度，耦合电容CS的理论值为(2M+1/2M)C。
因此，一个N位SAR ADC的电容阵列总电容值为2N-MC，和传统N位SAR ADC的电容阵列总电容值相比，split电容阵列结构SAR ADC的电容阵列面积明显减小，和传统二进制权重N位SAR ADC相比，该结构的优点是明显减小了采样时间以及逐次逼近过程中的电容建立时间和功耗，非常适合高速SAR ADC的设计。由于单位电容通常采用金属电容实现，传统结构单位电容的剖面图如图3所示，其中P-SUB为芯片的P衬底，DNW为深N阱，NW为N阱，PW为基准电容C'下面的P阱，其中P-SUB接地，NW接电源电压VDD。金属电容上极板(TOP)和下极板(Bottom)之间为基准电容C'，传统单位电容结构中，由于PW接地，使得基准电容的上极板和地间存在一个寄生电容CP；由于这个寄生电容的存在，使得高位电容阵列和低位电容阵列分别存在一个对地的寄生电容CP1和CP2。
传统split电容阵列结构SAR ADC高位电容阵列逐次逼近原理图如图4所示，其中CP1为高位电容阵列上极板和地之间的寄生电容，CP2为低位电容阵列上极板和地之间的寄生电容，传统split电容阵列结构SAR ADC中，低位电容阵列的上极板处于悬空状态，电压值VP不确定。
综上所述，传统分列式电容阵列结构SAR ADC会造成三方面的问题：
一、悬空节点可能出现高压，造成元器件的击穿，使得电路失效；
二、低位电容阵列的上极板和地之间存在一个寄生电容CP2，这个寄生电容和高位电容阵列上极板和地之间的寄生电容CP1会存在失配误差，使得高位电容阵列和低位电容阵列之间存在增益误差的不匹配，这会严重影响整个SAR ADC的精度；
三、传统split电容阵列结构SAR ADC中，为了满足精度，高位电容阵列和低位电容阵列之间的耦合电容的理想值是一个略微大于单位电容C的值((2M+1/2M)C)，这在实际制造中很难实现，使得SAR ADC在从高位到低位的逐次逼近过程中，每一次权重电容切换都会引入误差，而高位电容阵列切换所引入的误差将严重影响整个SAR ADC的精度。上述三个问题如果不能得到解决，会严重影响SAR ADC的精度。
发明内容
针对上述问题，本发明提出了一种split电容阵列结构SAR ADC，所述SAR ADC包括高位电容阵列、低位电容阵列以及比较器；所述高位电容阵列和低位电容阵列之间通过一个单位电容相连，高位电容阵列各个电容的上极板均连接采样开关对输入信号Vin进行采样，同时其上极板也连接比较器的输入端；高位电容阵列各个电容的下级板分别通过高位开关阵列连接基准电压VREFP或者VREFN；低位电容阵列各个电容的上极板通过接地开关SP与地相连，低位电容阵列各个电容的下级板分别通过低位开关阵列连接基准电压VREFP或者VREFN；比较器的另一个输入端接地；其输出端控制高位开关阵列和低位开关阵列的状态。
优选的，所述低位电容阵列包括M个权重电容，其电容值分别为C，2C，…，2MC；所述高位电容阵列包括N-M-1个权重电容，其电容值分别为C，2C，…，2N-M-1C；C表示单位电容的大小；N表示分列式电容阵列结构SAR ADC的二进制位数。
优选的，所述高位阵列开关分别对应为S(M+1),S(M+2),…，S(N-1)；所述低位阵列开关分别对应为S1,S2,…，SM。
优选的，所述单位电容的结构包括P衬底、P阱、深N阱、N阱、基准电容以及寄生电容，基准电容的上极板连接寄生电容的上极板，寄生电容的下级板和基准电容的下级板均连接P阱，P阱两侧均为N阱，在P阱和两个N阱的下方为深N阱，深N阱下方连接P衬底P-SUB；其中，N阱连接电源电压VDD，P衬底接地；单位电容的电容值为基准电容与寄生电容之和。
其中，当所述SAR ADC处于采样状态时，采样开关和接地开关同时导通，高位电容阵列上极板对输入信号Vin进行采样，低位电容上极板通过接地开关接地。
进一步的，当所述SAR ADC处于逐次逼近状态时，即高位电容阵列开始逐次逼近过程，采样开关断开，接地开关保持导通，高位开关阵列分别依次连接VREFP或者VREFN。
进一步的，当高位电容阵列完成逐次逼近过程，低位电容阵列进入逐次逼近过程，接地开关断开，低位电容阵列开始逐次逼近过程，低位电容阵列完成逐次逼近过程后，开始下一次采样周期。
优选的，所述SAR ADC还包括补偿电容，补偿电容的大小为单位电容；所述补偿电容与低位阵列电容并联，补偿电容的下级板接地。
可选的，所述SAR ADC还包括dummy电容，所述dummy电容为单位电容。
本发明的有益效果在于：
首先，加入了一个控制低位电容阵列上极板电位的接地开关SP，使得SAR ADC在进行高位逐次逼近过程中，能严格按照二进制权重进行逐次逼近，提升了SAR ADC的精度。
其次，在单位电容的版图设计中，将基准电容下方的PW(即P阱)直接和基准电容的下极板相连，消除了高位电容阵列和低位电容阵列上极板到地的寄生电容，从而消除了传统结构中这个寄生电容所造成的增益误差失配，提升了SAR ADC的精度。
最后，高位电容阵列和低位电容阵列之间的耦合电容同样采用单位电容实现，提高了整个电容阵列的匹配精度，提升了SAR ADC的精度。
附图说明
图1为传统二进制权重N位SAR ADC原理图；
图2为传统split电容阵列结构SAR ADC原理图；
图3为传统结构单位电容的剖面图；
图4为传统split电容阵列结构SAR ADC高位电容阵列逐次逼近原理图；
图5为本发明提出的split电容阵列结构SAR ADC原理图；
图6为本发明结构单位电容的剖面图；
图7为本发明提出的split电容阵列结构SAR ADC高位电容阵列逐次逼近原理图；
图8为本发明提出的split电容阵列结构SAR ADC低位电容阵列逐次逼近原理图；
图9为随着输入信号频率变化本发明和传统技术无杂散动态范围(SFDR)对比图；
图10为随着采样频率变化本发明和传统技术信号噪声失真比(SNDR)对比图。
具体实施方式
本发明的具体实施方式不仅限于下面的描述，现结合附图加以进一步说明。
针对上述问题，本发明提出了一种分列式电容阵列结构SAR ADC，所述SAR ADC包括高位电容阵列、低位电容阵列以及比较器；所述高位电容阵列和低位电容阵列之间通过一个单位电容相连，高位电容阵列各个电容的上极板均连接采样开关对输入信号Vin进行采样，同时其上极板也连接比较器的输入端；高位电容阵列各个电容的下级板分别通过高位开关阵列连接基准电压VREFP或者VREFN；低位电容阵列各个电容的上极板通过接地开关SP与地相连，低位电容阵列各个电容的下级板分别通过低位开关阵列连接基准电压VREFP或者VREFN；比较器的另一个输入端接地；其输出端控制高位开关阵列和低位开关阵列的状态。
本发明的具体原理图如图5所示，以N位二进制split电容阵列结构SAR ADC为例，高位电容阵列由权重电容C，2C，…，2N-M-1C一共N-M-1个电容组成，高位电容阵列的上极板通过采样开关S0对输入信号Vin进行采样，同时高位电容阵列的上极板接比较器的输入端，高位电容阵列的下极板分别通过高位开关阵列S(M+1),S(M+2),…，S(N-1)接基准电压VREFP或者VREFN。低位电容阵列由权重电容C，2C，…，2MC一共M个电容组成，低位电容阵列的上极板通过接地开关SP和地相连，低位电容阵列的下极板分别通过低位开关阵列S1,S2,…，SM接基准电压VREFP或者VREFN。
作为一种可实现方式，所述SAR ADC还包括补偿电容，补偿电容的大小为单位电容；所述补偿电容与低位阵列电容并联，补偿电容的下级板接地。通过该补偿电容能够帮助SAR ADC实现二进制匹配。
作为一种可选方式，所述SAR ADC还包括dummy电容，所述dummy电容为单位电容。
通过本发明所采用的SAR ADC，一个N位SAR ADC的电容阵列总电容值仍然为2N-MC。本发明结构单位电容的剖面图如图6所示，所述单位电容的结构包括P衬底、P阱、深N阱、N阱、基准电容C'以及寄生电容CP，基准电容的上极板连接寄生电容的上极板，寄生电容的下级板和基准电容的下级板均连接P阱，P阱两侧均为N阱，在P阱和两个N阱的下方为深N阱，深N阱下方连接P衬底P-SUB；其中，N阱连接电源电压VDD，P衬底接地；因此，单位电容的电容值为基准电容与寄生电容之和。其中，P-SUB为芯片的P衬底，DNW为深N阱，NW为N阱，PW为单位电容C下面的P阱，其中P-SUB接地，NW接电源电压VDD。金属电容上极板(TOP)和下极板(Bottom)之间为原始的单位电容C'，即基准电容。
本发明中，将PW和原始的单位电容C'，即基准电容的下极板相连，而不是传统结构中将PW直接接地，使得电容上极板和PW之间的寄生电容成为单位电容的一部分，单位电容的值从原本的C'变为C'+CP；C＝C'+CP；可以理解的是，本发明的单位电容包含了基准电容，若不做具体说明，本发明的单位电容均指的是产生寄生电容且包含基准电容的电容C。
通过这种方法，将高位电容阵列和低位电容阵列的上极板寄生电容转化为权重电容的一部分，消除了传统结构中，由于高位电容阵列和低位电容阵列的上极板寄生电容的失配所带来的误差，提高了SAR ADC的精度；同时，由于只是改变了单位电容的结构，而各个权重电容和耦合电容都由同一个单位电容构成，因此这种方法使得权重电容之间的匹配精度明显提升。
本发明中，当SAR ADC处于采样状态时，开关S0和SP同时导通，高位电容阵列上极板对输入信号Vin进行采样，低位电容上极板通过SP接地。
当SAR ADC进入逐次逼近状态后，即高位电容阵列进入逐次逼近过程，开关S0断开，开关SP保持导通，开关阵列S(M+1),S(M+2),…，S(N-1)分别依次接VREFP或者VREFN。本发明提出的split电容阵列结构SAR ADC高位电容阵列逐次逼近原理图如图7所示，由于低位电容阵列的上极板通过开关SP接地，而在高位电容阵列进行逐次逼近过程中，低位电容阵列的下极板可认为是虚地结构，使得耦合电容和低位电容阵列总体等效电容为C，SAR ADC的高位电容阵能精确的按照二进制权重进行逐次逼近，从而保证了整个SAR ADC的精度。
当高位电容阵列完成逐次逼近过程后，开关SP断开，低位电容阵列开始逐次逼近过程，低位电容阵列完成逐次逼近过程后，开始下一次采样周期。由于低位电容阵列的匹配精度对整个SAR ADC的精度影响较小，即使耦合电容的取值和理想值之间存在一个偏差，对整个SAR ADC的精度影响程度也是有限的。同时，由于高位电容阵列和低位电容阵列上极板没有到地的寄生电容失配误差，和传统技术相比，本发明的精度实现了明显提升。同时，本发明不需要一个略微大于单位电容C而容值非常精确的耦合电容，通过一个单位电容C作为耦合电容，既能满足较好的电容匹配精度，又能保证整个SAR ADC精度。本发明提出的split电容阵列结构SAR ADC低位电容阵列逐次逼近原理图如图8所示，在低位电容阵列逐次逼近过程中，由于耦合电容取值为C而不是(2M+1/2M)C，会造成一个增益误差，但这个增益误差只会影响低位电容阵列的逐次逼近过程，不会影响高位电容阵列的逐次逼近过程，因此，这个增益误差所造成的误差对整个SAR ADC的精度影响是非常有限的。
通过采用40nm CMOS工艺，分别采用传统split电容阵列结构和本发明所提出的split电容阵列结构，设计了一个12位160MHz SAR ADC，除了电容阵列结构不同之外，其余部分都采用相同的结构，单位电容取值位5fF。随着输入信号频率变化，本发明和传统技术无杂散动态范围(SFDR)对比图如图9所示，从图9可知，采用本发明后，SAR ADC的无杂散动态范围(SFDR)至少提升了4dB。随着采样频率变化，本发明和传统技术信号噪声失真比(SNDR)对比图如图10所示，从图10可知，采用本发明后，SAR ADC的信号噪声失真比(SNDR)至少提升了6dB。
以上所举实施例，对本发明的目的、技术方案和优点进行了进一步的详细说明，所应理解的是，以上所举实施例仅为本发明的优选实施方式而已，并不用以限制本发明，凡在本发明的精神和原则之内对本发明所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种分列式电容阵列结构SAR ADC，其特征在于，所述SAR ADC包括高位电容阵列、低位电容阵列以及比较器；所述高位电容阵列和低位电容阵列之间通过一个单位电容相连，高位电容阵列各个电容的上极板均连接采样开关对输入信号Vin进行采样，同时其上极板也连接比较器的输入端；高位电容阵列各个电容的下级板分别通过高位开关阵列连接基准电压VREFP或者VREFN；低位电容阵列各个电容的上极板通过接地开关SP与地相连，低位电容阵列各个电容的下级板分别通过低位开关阵列连接基准电压VREFP或者VREFN；比较器的另一个输入端接地；其输出端控制高位开关阵列和低位开关阵列的状态。
2.根据权利要求1所述的一种分列式电容阵列结构SAR ADC，其特征在于，所述低位电容阵列包括M个权重电容，其电容值分别为C，2C，…，2MC；所述高位电容阵列包括N-M-1个权重电容，其电容值分别为C，2C，…，2N-M-1C；C表示单位电容的大小；N表示分列式电容阵列结构SAR ADC的二进制位数。
3.根据权利要求2所述的一种分列式电容阵列结构SAR ADC，其特征在于，所述高位阵列开关分别对应为S(M+1),S(M+2),…，S(N-1)；所述低位阵列开关分别对应为S1,S2,…，SM。
4.根据权利要求1所述的一种分列式电容阵列结构SAR ADC，其特征在于，所述单位电容的结构包括P衬底、P阱、深N阱、N阱、基准电容以及寄生电容，基准电容的上极板连接寄生电容的上极板，寄生电容的下级板和基准电容的下级板均连接P阱，P阱两侧均为N阱，在P阱和两个N阱的下方为深N阱，深N阱下方连接P衬底P-SUB；其中，N阱连接电源电压VDD，P衬底接地；单位电容的电容值为基准电容与寄生电容之和。
5.根据权利要求1所述的一种分列式电容阵列结构SAR ADC，其特征在于，当所述SARADC处于采样状态时，采样开关和接地开关同时导通，高位电容阵列上极板对输入信号Vin进行采样，低位电容阵列上极板通过接地开关接地。
6.根据权利要求5所述的一种分列式电容阵列结构SAR ADC，其特征在于，当所述SARADC处于逐次逼近状态时，即高位电容阵列开始逐次逼近过程，采样开关断开，接地开关保持导通，高位开关阵列分别依次连接VREFP或者VREFN。
7.根据权利要求6所述的一种分列式电容阵列结构SAR ADC，其特征在于，当高位电容阵列完成逐次逼近过程后，接地开关断开，低位开关阵列分别依次连接VREFP或者VREFN，低位电容阵列开始逐次逼近过程，低位电容阵列完成逐次逼近过程后，开始下一次采样周期。
8.根据权利要求1～7所述的一种分列式电容阵列结构SAR ADC，其特征在于，所述SARADC还包括补偿电容，补偿电容的大小为单位电容；所述补偿电容与低位阵列电容并联，补偿电容的下级板接地。
9.根据权利要求8所述的一种分列式电容阵列结构SAR ADC，其特征在于，所述SAR ADC还包括dummy电容，所述dummy电容为单位电容。
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CN111711449B (zh) * 2020-06-30 2021-08-10 高拓讯达（北京）科技有限公司 寄生电容数字补偿方法和装置

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