JPWO2018101467A1 - 2次デルタシグマ変調器と送信装置 - Google Patents

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Abstract

本発明は、動作速度の低下を回避可能とする2次ΔΣ変調器を提供する。2次ΔΣ変調器は、複数の積分器と並列上位ビット処理部を備え、並列上位ビット処理部は、複数の加算・判定処理部を備える。加算・判定処理部は、第一、第二の繰り上がり入力と第一、第二の状態入力を入力とし量子化出力と第一、第二の状態出力を出力する。第一のセレクタは、複数の加算・判定処理部の第一、第二の状態出力の組から1つを選択して出力し、第二のセレクタは複数の加算・判定処理部の量子化出力の中から1つ選択する。第一のセレクタの出力を第一、第二のセレクタの選択制御信号とする。

Description

(関連出願についての記載)
本発明は、日本国特許出願:特願2016−234991号(2016年12月2日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、2次デルタシグマ変調器と送信装置に関する。
無線通信において、様々な周波数帯を有効に利用することが求められており、それに伴い、様々な周波数に対応する無線装置が求められている。送信機においては、固定周波数のみに対応可能なアナログ回路を、周波数に依存しないデジタル回路に置き換えた1ビットデジタル送信機が研究されている。
非特許文献1には、関連する技術として、1ビットデジタル送信機の変調器において使用されるデルタシグマデジタルアナログ変換器(ΔΣDAC:delta sigma Digital-to-Analog Converter)に関する技術が記載されている。
近年、無線通信において、キャリア周波数は高周波数帯に移行しており、それに伴いデルタシグマ(ΔΣ)変調の高速動作(高速ビットレート)の需要が高まっている。ΔΣ変調器の動作周波数は、例えば、ローパスΔΣ変調の場合には、最大でキャリア周波数の2倍、エンベロープΔΣ変調の場合には、キャリア周波数と同一であり、一般的には、ΔΣ変調の方式によらずキャリア周波数に比例する。
1次ΔΣ変調の高速動作に関しては、非特許文献1に開示されているように、パイプライン処理によって、例えば桁上がりの伝搬遅延をなくし、高速化を実現する構成が知られている。図1は、非特許文献1のFig.5を引用した図であり、1次の2チャネルインタリーブ方式のMASH(multi-stage noise shaping)ステージを示している。各MASHは2ビット積分器(2bit Integrator)の5パイプラインステージと1つの3ビットフォアワードパイプラインステージからなる。各2ビット積分器パイプライン(2bit Integrator pipeline)は、4つの1ビット・キャリー選択アダー(1-bit carry select adder)を用いている。アダーA1、A2は積分器(Integrator)0を構成し、アダーA3、A4は積分器(Integrator)1を構成する。フリップフロップFFはデータ端子Dの値をクロック信号clkの立ち上がりエッジ(相補クロックclkの立ち下がり)でサンプルし出力端子Qから出力するDフリップフロップである。NORゲートは一方の入力端子に入力されるリセット信号rstがLowレベルのときHigh固定、リセット信号rstがHighレベルのとき、他方の入力端子の値を反転出力する。
非特許文献2には、1ビットデジタル送信機に関する技術が開示されており、タイムインタリーブ構成などの高速化方式の組み合わせによって、FPGA(Field-Programmable Gate Array)で最大28GHz(Giga Hertz)動作まで確認できている。
Ameya Bhide, Omid Esmailzadeh Najari, Behzad Mesgarzadeh , and Atila Alvandpour, "An 8-GS/s 200-MHz Bandwidth 68-mW ΔΣ DAC in 65-nm CMOS" IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: EXPRESS BRIEFS, vol. 60, no. 7, pp. 387-391, JULY 2013. Masaaki Tanio, Shinichi Hori, Noriaki Tawa, Tomoyuki Yamase, and Kazuaki Kunihiro, "An FPGA-based All-Digital Transmitter with 28-GHz Time-Interleaved Delta-Sigma Modulation", IEEE IMS Symp, pp. 1-4, MAY 2016.
1次ΔΣ変調は、原理的に所望信号近傍のノイズ抑制機能が低いため、信号の広帯域化に限界がある。今後用いられる100MHz(Mega Hertz)以上の広帯域幅の信号においては、良好なSN比(Signal-to-Noise ratio)を実現するために、2次以上の高次ΔΣ変調が望まれている。
しかしながら、2次以上のΔΣ変調の高速化は、現状、その実現が難しい。
その理由は、2次以上のΔΣ変調の場合、1次ΔΣ変調と同様に、パイプライン構成を適用したとしても、後述される通り、上位ビットにおいて、多ビットの加減算と符号判定の演算ブロック(上位ビット処理部)が残ってしまい、この演算で生じる桁上がりの伝搬遅延に起因した動作速度の低下は回避できない、ためである。
本発明は、上記課題に鑑みてなされたものであり、その目的は、動作速度の低下を回避可能とする2次ΔΣ変調器および、該2次ΔΣ変調器を備えた送信装置を提供することにある。
本発明の一つの側面によれば、2次デルタシグマ変調器は、入力ビット信号を入力とする第一のアキュムレータと、前記第一のアキュムレータの和ビット出力を入力とする第二のアキュムレータと、前記第一および第二のアキュムレータからの第一および第二の繰り上がり出力を第一および第二の繰り上がり入力として入力し、量子化出力を出力する並列上位ビット処理部と、を少なくとも備えている。前記並列上位ビット処理部は、各々が、前記第一および第二の繰り上がり入力と、第一および第二の状態入力とを入力とし、量子化出力と、第一および第二の状態出力とを出力とする第一乃至第M(Mは2以上の整数)の加算・判定処理部と、前記第一乃至第Mの加算・判定処理部から出力されるM組の前記第一および第二の状態出力を入力とし、制御信号に基づき、前記M組の前記第一および第二の状態出力のうちの一つの組を選択して出力する第一のセレクタと、前記第一乃至第Mの加算・判定処理部から出力されるM個の量子化出力を入力とし、前記制御信号に基づき、前記M個の量子化出力のうち一つの量子化出力を選択して出力する第二のセレクタと、を備え、前記第一のセレクタと前記第二のセレクタにおける前記制御信号として、前記第一のセレクタの出力を用いる。本発明の他の側面によれば、上記2次ΔΣ変調器を備えた送信装置が提供される。
本発明によれば、動作速度の低下を回避可能とする2次ΔΣ変調器および送信装置を提供することができる。
非特許文献1のFig.5を引用した図である。 2次ΔΣ変調器を説明する図である。 2次ΔΣ変調器の構成の比較例を説明する図である。 図2Bのアキュムレータの構成例を説明する図である。 フルアダーの真理値表を示す図である。 実施形態の送信機の構成例を説明する図である。 実施形態の2次ΔΣ変調器の構成例を説明する図である。 実施形態のアキュムレータの構成例を説明する図である。 実施形態の並列上位ビット処理部の構成例を説明する図である。 実施形態の加算・判定処理部を説明する図である。 比較例の上位ビット処理部を説明する図である。 実施形態の並列上位ビット処理部の一例を説明する図である。 実施形態の加算・判定処理部の動作を説明する図である。 2次ΔΣ変調器の別の例を説明する図である。 比較例の上位ビット処理部を説明する図である。 第二の実施形態の加算・判定処理部を説明する図である。 2次ΔΣ変調器の別の例を説明する図である。 並列上位ビット処理部を説明する図である。 比較例の上位ビット処理部を説明する図である。 第三の実施形態の構成を説明する図である。 第三の実施形態のTI(タイムインタリーブド)−アキュムレータを説明する図である。 第三の実施形態のTI(タイムインタリーブド)−並列上位ビット処理部を説明する図である。 第三の実施形態の変形例のTI(タイムインタリーブド)−並列上位ビット処理部を説明する図である。 第三の実施形態の変形例の量子化出力ブロックを説明する図である。 第三の実施形態の変形例のTI(タイムインタリーブド)−並列上位ビット処理部を説明する図である。 第三の実施形態の変形例のTI(タイムインタリーブド)−並列上位ビット処理部を説明する図である。 第三の実施形態の変形例の量子化出力ブロックを説明する図である。
本発明の実施形態について説明する。本発明の一つの態様によれば、2次ΔΣ変調器は、複数の積分器と並列上位ビット処理部を用いた2次ΔΣ変調器であり、前記積分器はアダー(adder)によって構成されており、それぞれの積分器は下段の出力がその上段の入力となる階層構造を持つ。さらに、最上位の積分器の出力は、前記並列上位ビット処理部の入力となる。
本発明の別の態様によれば、送信機は、上述の2次ΔΣ変調器を備える。
本発明のさらに別の態様によれば、並列上位ビット処理部は、複数の加算・判定処理部と第一のセレクタと第二のセレクタを備え、前記加算・判定処理部は、第一の状態入力、第二の状態入力、第一の繰り上がり入力、第二の繰り上がり入力を入力として、量子化出力、第一の状態出力、第二の状態出力を出力として、前記複数の加算・判定処理部に入力される第一の繰り上がり入力と第二の繰り上がり入力の値は各々同一である一方で、第一の状態入力と第二の状態入力の値の組は、それぞれ異なっており、これらの演算から得られる出力である第一の状態出力と第二の状態出力は、各々第一のセレクタに入力され、量子化出力は、各々第二のセレクタに入力されて、前記第一のセレクタおよび第二のセレクタは、制御信号を基に、複数の入力信号から、1つの信号を選択して出力し、前記制御信号としては、1つ前の動作で得られた第一のセレクタの出力を用いる。
本発明のさらに別の態様によれば、加算・判定処理部は、符号判定部と第一の加算器と第二の加算器を備え、第一の状態入力、第二の状態入力、第一の繰り上がり入力、第二の繰り上がり入力を入力として、第一の状態出力、第二の状態出力、量子化出力を出力として、前記第一の加算器は、入力に第一の繰り上がり入力および第一の状態入力を含み、入力の値をすべて加算した上で結果を前記第一の状態出力として出力して、前記第二の加算器は、入力に第二の繰り上がり入力および第二の状態入力を含み、入力の値をすべて加算した上で結果を前記第二の状態出力として出力して、符号判定部は、上記演算の仮定で得られる結果のいずれかを入力として、その値の符号判定を行い、結果を量子化出力として出力する。
以下では、はじめに、上記課題に記載した2次以上のΔΣ変調の高速化の実現が困難であることについて比較例に基づき説明し、続いて上記課題を解決する例示的な実施形態について説明する。
図2Aは、2次ΔΣ変調器210のシグナルフロー図である。211および213は第一および第二の加算器、212、214は第一および第二の遅延器、215は符号判定部を表している。第一の加算器211と第一の遅延器212が第一の積分器を構成し(伝達関数=1/(1 - Z-1))、第二の加算器213と第二の遅延器214が第二の積分器を構成する(伝達関数=Z-1/(1-Z-1))。入力in(複数ビットパラレル入力)、出力out(1ビットシリアル出力)の値をXin、Xoutとすると、
第一の加算器211の出力は、
(Xin - Xout)×1/(1 - Z-1)、
第二の遅延器214の出力は
{(Xin - Xout)×1/(1 - Z-1) - Xout}×Z-1/(1 - Z-1)
で与えられる。符号判定部215の量子化雑音をEとすると、
{(Xin - Xout)×1/(1 - Z-1) - Xout}×Z-1/(1 - Z-1) + E = Xout
より、
Xout = Z-1Xin + (1 - Z-1)2E
で与えられる。
図2Bは、図2Aの構成例(比較例)を説明する図である。2次ΔΣ変調器の入力inはパラレルLビット(LSB(Least Significant Bit) 0,LSB 1〜LSB L−1)である。第一群のアキュムレータ(累算器)220a−i(i=1,…,L)と、第二群のアキュムレータ220b−i(i=1,…,L)と、上位ビット処理部203と、遅延器221a−i、221b−i(i=1,…,L)、遅延器221−j(j=1,…,L−1)を備えている。第一群のアキュムレータ220a−i(i=1,…,L)のうちアキュムレータ220a−1には、入力ビット信号LSB 0が入力され、アキュムレータ220a−i(i=2,…,L)には、入力ビット信号LSB i−1を遅延器221−(i−1)で単位遅延時間Dの(i−1)倍遅延させたビット信号が入力される。アキュムレータ220a−1の繰り上がり入力には0が入力される。アキュムレータ220a−i(i=1,…,L−1)の繰り上がり出力は、遅延器221a−i(i=1,…,L−1)を介して次の段のアキュムレータ220a−(i+1)(i=1,…,L−1)の繰り上がり入力に供給される。アキュムレータ220a−Lの繰り上がり出力は、遅延器221a−Lを介して上位ビット処理部203に第一の繰り上がり入力として入力される。第一群のアキュムレータ220a−i(i=1,…,L)から出力される和ビットは、それぞれ、第二群のアキュムレータ220b−i(i=1,…,L)に入力される。アキュムレータ220b−1の繰り上がり入力には0が入力される。アキュムレータ220b−i(i=1,…,L−1)の繰り上がり出力は、遅延器221b−i(i=1,…,L−1)を介して次の段のアキュムレータ220b−(i+1)(i=1,…,L−1)の繰り上がり入力に供給される。アキュムレータ220b−Lの繰り上がり出力は、遅延器221b−Lを介して上位ビット処理部203に第二の繰り上がり入力として入力される。
第一群のアキュムレータ220a−iと第二群のアキュムレータ220b−i(i=1,…,L)の各アキュムレータは同一構成(図2C参照)とされる。図2Cに示すように、アキュムレータ220は、全加算器(フルアダー(Full Adder:FA))2202と、Dフリップフロップ2201を備えている。全加算器2202は入力端子として1ビットのAIN端子、BIN端子と、前段からの繰り上がり(キャリー)を入力するCIN端子を有し、出力端子として加算結果(和ビット)を出力するSOUT端子と、繰り上がり(キャリー)を出力するCOUT端子を有している。なお、全加算器2202において2つの入力端子はどちらをAIN、BINとしてもよい(2つの端子に区別はなく、名前は便宜上付けたものである)。図2Dは、全加算器2202の動作を説明する真理値表である。全加算器2202の出力端子SOUTから出力される加算結果(1ビット)は、アキュムレータ220の加算結果として出力され、さらにDフリップフロップ2201のデータ端子に入力される。Dフリップフロップ2201は、クロック信号clkの例えば立ち上がりエッジに同期して、加算結果(1ビット)を全加算器2202の入力端子AINに供給する。アキュムレータ220は加算器と、加算器の出力端子と入力端子間に挿入された遅延器からなる積分器を構成している。
図2Bおよび図2Cを参照すると、第一群のアキュムレータ220a−i(i=1,…,L)において、全加算器2202の出力端子SOUTは、Dフリップフロップ2201を介して全加算器2202の入力端子AINに接続されるとともに、それぞれ、第二群のアキュムレータ220b−i(i=1,…,L)の全加算器2202の入力端子BINに接続される。一方、第二群のアキュムレータ220b−i(i=1,…,L)において、全加算器2202の出力端子SOUTは、Dフリップフロップ2201を介して全加算器2202の入力端子AINに接続されるが、アキュムレータ220b−i(i=1,…,L)の外部には接続されない。
図2Bにおいて、遅延器221−1とDフリップフロップ221a−1は、クロック信号の立ち上がりエッジに同期してLSB1を単位遅延時間D遅延させた信号とアキュムレータ220a−1の繰り上がり出力を、アキュムレータ220a−2の全加算器(図2Cの2202)の入力端子BINと繰り上がり入力端子CINにそれぞれ供給する。また、アキュムレータ220a−2での加算結果(1ビット)と、Dフリップフロップ221b−1からのアキュムレータ220b−1の繰り上がり出力が、アキュムレータ220b−2の全加算器(図2Cの2202)の入力端子BINと繰り上がり入力端子CINにそれぞれ供給される。
LSB L−1は、遅延器221−(L−1)で遅延時間(L−1)×D遅延されたのち、Dフリップフロップ221a−(L−1)からの出力とともに、アキュムレータ220a−Lの全加算器(図2Cの2202)の入力端子BINと繰り上がり入力端子CINに供給される。アキュムレータ220b−Lには、アキュムレータ220a−Lの出力と、Dフリップフロップ221b−(L−1)の出力が供給される。
アキュムレータ220a−Lとアキュムレータ220b−Lの繰り上がり出力(各1ビット:第一、第二の繰り上がり)は、それぞれDフリップフロップ221a−Lと221b−Lに入力され、例えばクロック信号の立ち上がりエッジに同期して、上位ビット処理部203の第一の加算器2031と第二の加算器2033に入力される。
上位ビット処理部203において、第一の加算器2031と単位遅延器(Dフリップフロップ)2032は、第一の積分器を構成し、第二の加算器2033と単位遅延器(Dフリップフロップ)2034は、第二の積分器を構成する。第一の加算器2031は、Dフリップフロップ2032の出力と、Dフリップフロップ221a−Lの出力(第一の繰り上がり)と、符号判定部2035の出力outとを入力し、Dフリップフロップ2032の出力とDフリップフロップ221a−Lの出力(第一の繰り上がり)の和から、符号判定部2035の出力outを差し引いた値を出力する。第二の加算器2033は、Dフリップフロップ2034の出力と、Dフリップフロップ221b−Lの出力(第二の繰り上がり)と、符号判定部2035の出力outとを入力し、Dフリップフロップ2034の出力とDフリップフロップ221b−Lの出力(第二の繰り上がり)の和から、符号判定部2035の出力outを差し引いた値を出力する。符号判定部2035は、Dフリップフロップ2034の出力を入力し、符号ビット(最上位ビット)の値を判定し、判定結果(2値)をOutとして出力する。例えばオフセットバイナリコードでは、最上位ビットが1のとき正となり、2の補数表現では最上位ビットが1のとき負となる。
図2Bの構成に、図1に示すような、パイプライン構成を適用したとしても、上位ビット処理部203において、多ビットの加減算と符号判定の演算が行われることから、この演算で生じる桁上がりの伝搬遅延に起因した動作速度の低下は回避できない。
以下で説明する例示的な各実施形態は、この課題を解消するものである。以下、例示的ないくつかの実施形態について図面を参照して説明する。
<実施形態:送信機>
図3は、本発明の例示的な一実施形態に係る送信機の構成を例示する図である。図3を参照すると、この送信機3は、ベースバンド信号生成器301と、1ビット変調器302と、D級パワーアンプ303と、バンドパスフィルタ(帯域通過フィルタ)304と、アンテナ305と、を備える。
ベースバンド信号生成器301の出力は、1ビット変調器302の入力に接続されている。1ビット変調器302の出力は、D級パワーアンプ303の入力に接続されている。
D級増幅器は、スイッチングモード増幅器であり、一対のスイッチ素子303a、303bと、その出力回路としてバンドパスフィルタ304を備えている。バンドパスフィルタ304の出力はアンテナ305に接続されている。一対のスイッチ素子303a、303bの一方がオンのとき、他方はオフする。スイッチ素子303aは、例えばソースが電源VDDに接続され、ゲートが入力に接続され、ドレインが出力に接続されたPチャネルFET(Field Effect Transistor)からなる。スイッチ素子303bはソースが電源VSSに接続され、ゲートが入力に接続され、ドレインが出力に接続されたNチャネルFETからなる。なお、一対のFETの極性を同一とし、それぞれのゲートに一方のFETがオンのとき他方はオフするスイッチング動作を行うように駆動電圧を供給する構成としてもよい。なお、一対のスイッチ素子303a、303bをバイポーラ素子等で構成し、一対のスイッチ素子の入力にトランス結合回路を備えた構成としてもよい。
バンドパスフィルタ304は、例えばアナログフィルタ回路(インダクタンス(L)とキャパシタンス(C)の直列回路)(同調回路)で構成される。バンドパスフィルタ304は、一対のスイッチ素子303a、303bのスイッチング周波数(基本周波数:キャリア周波数f)に同調していると(リアクタンス成分=0)、スイッチング周波数を通過させ、スイッチング周波数の高調波成分を除去する。スイッチ素子303a、303bの出力は矩形波とされ、バンドパスフィルタ304の出力に接続する負荷には、矩形波の基本周波数成分が印加される。高調波成分が無視されることから、負荷(アンテナ305)には正弦波電流が流れる。なお、D級増幅器は、理想的には、効率は100%であるが、FETのオン抵抗、スイッチング時間により、効率は下がる。
ベースバンド信号生成器301は、同相(In Phase)信号(I信号)と、I信号と位相が90度異なる直交(Quadrature)信号(Q信号)からベースバンド信号を生成する。ベースバンド信号生成器301は、生成したI信号とQ信号を1ビット変調器302に送信する。
1ビット変調器302は、ベースバンド信号生成器301からI信号とQ信号を受信する。1ビット変調器302は、受信したI信号とQ信号に対して、2次ΔΣ変調器302a、302bにおいて、2次のΔΣ変調を行い、2値のシリアル信号をデジタル直交変調部302cに供給する。
デジタル直交変調部302cでは、2次ΔΣ変調器302a、302bからの出力信号(例えば、+1、−1の2値)に対して、それぞれ、周波数をデジタル的にアップコンバートする。局部発振器(local oscillator)302dは、例えばキャリア周波数fcを4逓倍した周波数で駆動され、4×fcの局発信号(local oscillation signal)を生成する。局発信号は、0、+1、0、−1(1周期(time period)=1/(4×fc))の計4サイクル分の波形パタンを1周期(=1/fc)としている。ミキサ(デジタル乗算器)302eは、局発信号とI信号(キャリア周波数)をデジタル乗算する(乗算結果は−1、0、1の3値)。ミキサ(デジタル乗算器)302fは、局発信号を移相器302gで90度移相させた信号とQ信号をデジタル乗算する(乗算結果は−1、0、1の3値)。なお、移相器302gの遅延器(Z-1)は、局発信号を1/(4×fc)(=90度)遅延させる。加算器302hは、ミキサ302eの出力Iとミキサ302fの出力Qを加算する。加算結果は−1と1の2値となる(ミキサ302eの出力Iが値0をとるとき、ミキサ302fの出力Qは−1か1のいずれかであり、足し合わせると、−1又は1となる。ミキサ302fの出力Qが値0をとるとき、ミキサ302eの出力Iは−1か1のいずれかであり、足し合わせると、−1又は1となる)。1ビット変調器302の加算器302hからの2値のパルス列(1周期=キャリア周波数fc)はD級パワーアンプ303の入力に供給される。
D級パワーアンプ303は、1ビット変調器302から2値のパルス列を受信し、受信した2値のパルス列を反転したパタンを出力する。D級パワーアンプ303は、増幅した2値のパルス列をバンドパスフィルタ304に送信する。
バンドパスフィルタ304は、D級パワーアンプ303から出力される2値のパルス列を受け、該2値のパルス列に含まれる所望帯域(キャリア周波数fc近傍)以外の低周波成分と高周波成分を除去し、キャリア周波数fcのRF(Radio Frequency)信号を生成する。バンドパスフィルタ304が生成したキャリア周波数fcのRF信号はアンテナ305に伝送される。アンテナ305は、バンドパスフィルタ304から伝送されたキャリア周波数fcのRF信号を空中に伝播する。
図3の送信機3に用いられる2次ΔΣ変調器302a、302bについていくつかの実施形態を以下に説明する。
<第1の実施形態:2次ΔΣ変調器>
本発明の第1の実施形態において、2次ΔΣ変調器302a、302bの演算方式は、図2Aに示した方式に従う。
図4Aは、図3の送信機3における2次ΔΣ変調器302a、302bの構成の一例を例示する図である。2次ΔΣ変調器302a、302bは同一構成とされ、各々、L個のアキュムレータ400a−1〜L(第一群のアキュムレータ)、L個のアキュムレータ400b−1〜L(第二群のアキュムレータ)と、アキュムレータ400a−iおよび400b−i(i=1,…,L)の出力をそれぞれ単位時間D遅延させる遅延器401a−iおよび401b−iからなる遅延部401−i(i=1,…,L)と、入力ビット信号LSB (j−1)(j=2,…,L)を単位時間Dの(j−1)倍遅延させる遅延器402−(j−1)(j=2,…,L)からなる入力遅延調整部402と、並列上位ビット処理部403と、を備えている。なお、図4Aの構成は、図2Aの上位ビット処理部203を、並列上位ビット処理部403で置き換えた構成とされる。すなわち、第一群のアキュムレータのうちアキュムレータ400a−1には、入力ビット信号LSB 0が入力され、アキュムレータ400a−i(i=2,…,L)には、入力ビット信号LSB i−1を遅延器402−(i−1)で単位遅延時間Dの(i−1)倍遅延させたビット信号が入力される。アキュムレータ400a−1の繰り上がり入力には0が入力される。アキュムレータ400a−i(i=1,…,L−1)の繰り上がり出力は、遅延器401a−i(i=1,…,L−1)を介して、次の段のアキュムレータ400a−(i+1)(i=1,…,L−1)の繰り上がり入力に供給される。アキュムレータ400a−Lの繰り上がり出力は、遅延器401a−Lを介して並列上位ビット処理部403に第一の繰り上がり入力として入力される。第一群のアキュムレータ400a−i(i=1,…,L)から出力される和ビットは、それぞれ、第二群のアキュムレータ400b−i(i=1,…,L)に入力される。アキュムレータ400b−1の繰り上がり入力には0が入力される。アキュムレータ400b−i(i=1,…,L−1)の繰り上がり出力は、遅延器401b−i(i=1,…,L−1)を介して次の段のアキュムレータ400b−(i+1)(i=1,…,L−1)の繰り上がり入力に供給される。アキュムレータ400b−Lの繰り上がり出力は、遅延器401b−Lを介して並列上位ビット処理部403に第二の繰り上がり入力として入力される。
第一群と第二群のアキュムレータ400a−i、400b−i(i=1,…,L)の各アキュムレータは同一構成(図4B参照)とされる。図4Bに示すように、アキュムレータ400a−i、400b−i(i=1,…,L)は、全加算器(フルアダー(Full Adder:FA))4002と遅延器(Delay:D)4001によって構成されている。図4Aにおける遅延器401a−i、401b−i(i=1,…,L)と、図4Bの遅延器4001は、例えばデータ端子に入力される信号をクロック信号に同期して出力するDフリップフロップからなる。
全加算器4002は、図2Cと同様に、入力端子AIN、BIN、CINを備えている。AINには、全加算器4002の出力端子SOUTからの和ビット出力であって、遅延器(Dフリップフロップ)4001によって遅延された和ビットが入力される。入力端子BINには、入力信号(1ビット)が入力される。繰り上がり入力端子CINには、繰り上がり(キャリー)ビット信号が入力される。全加算器4002の動作は、図2Dと同様とされる。
第一群のアキュムレータ400a−i(i=1,…,L)において、全加算器4002の出力端子SOUTは、Dフリップフロップ4001を介して全加算器4002の入力端子AINに接続されるとともに、それぞれ、第二群のアキュムレータ400b−i(i=1,…,L)の全加算器4002の入力端子BINに接続される。一方、第二群のアキュムレータ400b−i(i=1,…,L)において、全加算器4002の出力端子SOUTは、Dフリップフロップ4001を介して全加算器4002の入力端子AINに接続されるが、アキュムレータ400b−i(i=1,…,L)の外部には接続されない。
図4Aの2次ΔΣ変調器302a、302bの動作について以下に説明する。
図4Aにおいて、入力遅延調整部402は、L−ビットの入力信号(ビット幅がLの入力信号)の各桁の遅延量を調整した後、それぞれに対応するアキュムレータ400a−1〜400a−Lに入力する。アキュムレータ400a−1〜Lから出力される和ビットは、それぞれアキュムレータ400b−1〜Lに入力される。
アキュムレータ400a−1〜L−1から出力される繰り上がりビットは、それぞれ、単位遅延器401a−1〜L−1を介して、上位のアキュムレータ400a−2〜Lに入力される。最上位のアキュムレータ400a−Lの繰り上がり出力は、単位遅延器401a−Lを介して並列上位ビット処理部403に入力される。最下位のアキュムレータ400a−1の全加算器4002の繰り上がり入力CINは、常に0である。
アキュムレータ400b−1〜Lから出力される繰り上がりビットは、それぞれ、単位遅延器401b−1〜L−1を介して上位のアキュムレータ400b−2〜Lに入力される。最上位のアキュムレータ400b−Lの繰り上がり出力は、単位遅延器401b−Lを介して、並列上位ビット処理部403に入力される。最下位のアキュムレータ400b−1の全加算器4002の繰り上がり入力CINは常に0である。アキュムレータ400a−1〜L、および、アキュムレータ400b−1〜Lの繰り上がり信号の出力は、遅延部401−1〜Lで設定された遅延量に基づいて遅延され、上位(次の段)のアキュムレータに入力される。これにより、演算の繰り上がりによる伝搬遅延が無効化されて高速動作が可能となる。
なお、図4AのL個の遅延部401−1〜Lにおいて、各アキュムレータ間の遅延は、Dフリップフロップ1個としているが、遅延時間(Dフリップフロップの個数)に関して特に制限はない。なお、高速動作に支障は出るが、遅延を0としてもよい。この遅延部401−1〜Lの遅延量は、入力遅延調整部402と密接に関係しており、遅延部401−1〜Lの遅延量と、入力信号とが同期するように、入力遅延調整部402における各桁(LSB 0〜LSB L−1)の遅延が設定される。
なお、L−ビットの入力信号の値は、上記アキュムレータの構成に適合するために、負の符号がないオフセットバイナリ形式を用いる。ただし、入力信号はオフセットバイナリ形式に限定されず、負の符号を持つ形式も考えられる。その場合は、アキュムレータ400a−1〜400a−Lに入力する信号をオフセットバイナリ形式で一旦入力した上で、第一の繰り上がり入力の値から、入力でオフセットした分を常に引いておく処理が行われる。
並列上位ビット処理部403は、アキュムレータ400a−Lと400b−Lの繰り上がり出力を第一、第二の繰り上がり入力として入力し、1ビットの量子化出力を出力する。
図5は、図4Aの並列上位ビット処理部403の構成例を例示する図である。図5を参照すると、並列上位ビット処理部403は、第一乃至第Mの加算・判定処理部500−1〜Mと、第一のセレクタ501aと、第二のセレクタ501bと、遅延器502と、を備えている。なお、図5において、破線で囲んだ「繰り上がり」からの「第一」、「第二」は、図4Aのアキュムレータ400a−Lと400b−Lから遅延器401a−Lと遅延器401b−Lを介してそれぞれ出力される第一、第二の繰り上がり出力を表している。並列上位ビット処理部403は、第一の繰り上がり出力、第二の繰り上がり出力を、第一の繰り上がり入力、第二の繰り上がり入力として入力する。
第一乃至第Mの加算・判定処理部500−1〜Mの各々は、
第一の繰り上がり入力、
第二の繰り上がり入力、
第一の状態入力、および、
第二の状態入力、
を入力とする。
そして、第一乃至第Mの加算・判定処理部500−1〜Mの各々は、内部で加算・判定処理を行った結果、
量子化出力、
第一の状態出力、および、
第二の状態出力
を出力する。
なお、第一乃至第Mの加算・判定処理部500−1〜Mにおいて、第一の繰り上がり入力と、第二の繰り上がり入力は、図4Aのアキュムレータ400a−Lと400b−Lから、遅延器401a−Lと、401b−Lを介して入力される第一、第二の繰り上がりが共通に入力される。
第一乃至第Mの加算・判定処理部500−1〜Mに入力される第一の状態入力と第二の状態入力の値の組は、M個の加算・判定処理部500−1〜M同士で、互いに異なるように設定される。
第一乃至第Mの加算・判定処理部500−1〜Mの各々から出力される第一の状態出力と第二の状態出力は、第一のセレクタ501aに入力される。
第一乃至第Mの加算・判定処理部500−1〜Mの各々から出力される量子化出力は、第二のセレクタ501bに入力される。
第一のセレクタ501aは、制御信号(選択制御信号)を基に、複数組の入力信号(M組の第一の状態出力と第二の状態出力)から、1組を選択して出力する。
第二のセレクタ501bは、制御信号(選択制御信号)を基に、複数の入力信号(M個の量子化出力)から1つの信号を選択して出力する。
第一のセレクタ501aおよび第二のセレクタ501bの制御信号として、第一のセレクタ501aからの出力信号(第一のセレクタ501aで選択された組の第一の状態出力と第二の状態出力)を、遅延器502において、1クロック遅延させた信号が用いられる。なお、遅延器502は、例えばDフリップフロップ(D−FF)といった遅延器によって実現される。
また、第一のセレクタ501aと第二のセレクタ501bと遅延器502は、所望の量子化出力のビットレートと同じ周波数のクロックで動作する。
第一のセレクタ501aと第二のセレクタ501bの前段に位置する加算・判定処理部500−1〜Mに関して、動作周波数(あるいは動作周期)に特に規定はない。例えば第一乃至第Mの加算・判定処理部500−1〜Mの演算時間は、量子化出力のビットレートと同じ周期以内に収まる必要はない。例えば第一乃至第Mの加算・判定処理部500−1〜Mは、その内部にDフリップフロップを挿入したり、あるいは、所望の量子化出力のビットレートのクロック周波数に対して分周したクロックを用いてもよい。
第一乃至第Mの加算・判定処理部500−1〜Mから出力された第一、第二の状態出力を基に、M組の状態入力として、どれが正しい値の組であったかを、後から判断する。これにより、第一、第二のセレクタ501a、501bにおいて、正しい状態入力から得られた量子化出力と状態出力を選択し続けることができる。その結果、正しい量子化出力の結果が、所望のビットレートで得られる。
図6は、図5の第一乃至第Mの加算・判定処理部500−1〜Mを説明する図である。加算・判定処理部500−1〜Mは、第一の加算器601aと、第二の加算器602bと符号判定部600とを備えている。符号判定部600は、第二の状態入力を入力として、その値の符号判定を行い、判定結果(2値)を量子化出力として、シリアル出力する。
第一の加算器601aは、第一の状態入力と、第一の繰り上がり入力と、符号判定部600の出力を入力として、それらの和差算(加減算):
(第一の状態入力)+(第一の繰り上がり入力)-(符号判定部600の出力)
を行い、演算結果を、第一の状態出力として出力するとともに第二の加算器601bへの入力として供給する。
第二の加算器602bは、第二の状態入力と、第二の繰り上がり入力と、第一の加算器601aの出力(演算結果)と、符号判定部600の出力を入力として、それらの和差算(加減算):
(第二の状態入力)+(第二の繰り上がり入力)+(第一の加算器601aの出力)-(符号判定部600の出力)、
を行い、演算結果を、第二の状態出力として出力する。第一の加算器601a、第二の加算器601bにマイナスとして入力される符号判定部600の出力を、2の補数で入力し、第一の加算器601a、第二の加算器601bで、符号判定部600の出力を加算演算するようにしてもよい。
なお、図6において、第一の状態入力および第二の状態入力の値や、それらの値の組(M組)の決定の仕方に関しては、ここでは説明していない。以下では、第一乃至第Mの加算・判定処理部500−1〜Mにおいて、第一の状態入力および第二の状態入力の値等に関して、どのようにして導き出されるかという原理から説明する。
図7Aは、図2Bを参照して比較例として説明した上位ビット処理部203(並列処理を行わず、高速動作は望めない)を説明する図である。図7Aを参照すると、上位ビット処理部203の構成において、遅延を含むフィードバックパスを分断することによって、図6の構成における第一の状態入力および第二の状態入力の値が導かれる。
図6の加算・判定処理部500−1〜Mにおいて、図7Aの加算器2031の出力から加算器2031の入力へのフィードバックパス2036は、加算器601aへの第一の状態入力と加算器601aからの第一の状態出力に分断されている。また、図6の加算・判定処理部500−1〜Mにおいて、図7Aの遅延器2032は削除されている。
図6の加算・判定処理部500−1〜Mにおいて、図7Aの加算器2033の出力から加算器2033の入力へのフィードバックパス2037は、加算器601bへの第二の状態入力と、加算器601bからの第二の状態出力に分断されている。また、図6の加算・判定処理部500−1〜Mにおいて、図7Aの遅延器2034は削除されている。
よって、図6において、第一の状態入力および第一の状態出力は、図7Aの加算器2031の出力結果と一致している、
また、図6において、第二の状態入力および第二の状態出力は、図7Aの加算器2033の出力結果と一致している。
以上のことから、図6の構成において、第一の状態入力および第一の状態出力と、第二の状態入力および第二の状態出力と、対応するノードがとり得る値をシミュレーションにおいて確認する。その上で、第一の状態入力および第一の状態出力と、第二の状態入力および第二の状態出力と対応するノードがとり得る値のすべての組を、第一乃至第Mの加算・判定処理部500−1〜Mの第一の状態入力および第二の状態入力として用いる。
こうすることによって、図7Aの上位ビット処理部203で起こり得る演算のすべてを網羅することが可能となる。図6において、加算器601aへの第一の状態入力と、加算器601aからの第一の状態出力は−1、0、+1の3通り、加算器601bへの第二の状態入力と加算器601bからの第二の状態出力は−7〜+5の13通りとされる。この結果を、図7Aの上位ビット処理部203に、第一の状態入力/出力、第二の状態入力/出力として示している。
図5において、第一、第二のセレクタ501a、501bが、正しい状態入力を選択し続けることで、高速に量子化出力を得ることが可能となる。
図7Bは、図6の加算・判定処理部500−1〜Mの具体例を説明する図である。第一の状態入力および出力が取り得る値は、−1、0、1の3通り、第二の状態入力および出力が取り得る値は、−7〜+5の整数値で13通りとなっている。このため、加算・判定処理部500−1〜Mにおける状態入力の組Mは、M=3×13=39通りとなる。39個の加算・判定処理部500−1〜39によって、高速動作が実現される。
図8は、図6の加算・判定処理部500−1〜Mの動作を説明する図である。なお、説明を簡易化するため、状態入力の組をM=4と設定する。また、開始時は、状態1が正しい状態とする(一番初めは、状態入力として状態1が正しいと分かっている)。
初めのクロックサイクルにおいて、4つの状態入力に対応した加算・判定処理部500−1〜4の演算が開始され、その結果を待たずして、2番目クロックサイクルにおいて、次の4つの状態入力に対応した加算・判定処理部500−1〜Mの演算を行う。
上記並列動作を行う中で、あるクロックサイクルTの時に、初めのクロックサイクルで開始した加算・判定処理部500−1〜Mの状態1に対応する出力結果が得られ、それが、状態3、且つ、量子化出力が1であったとする。
この時、量子化出力としては1がそのまま出力され、更に、2番目のクロックサイクルで開始した4つの状態入力に対応した加算・判定処理部500−1〜Mの出力結果として、状態3に対応する演算の結果が選択されるように設定される。これらの処理を逐次的に行うことによって、加算・判定処理部500−1〜Mの演算時間に依らず、クロックサイクルごとに、量子化出力の結果が得られる。
<第二の実施形態の2次ΔΣ変調器>
前述した第一の実施形態の2次ΔΣ変調器302a(302b)は、図2Aの構成に基づいている。2次ΔΣ変調器が、図2Aと異なる場合、図6に示した加算・判定処理部500−1〜Mの構成に変更が生じる。加算・判定処理部500−1〜Mの変更例を第二の実施形態として説明する。
図9は、良く知られた2次ΔΣ変調器の基本的な構成の1つを例示する図ある。図9の2次ΔΣ変調器210Aと、図2Aの2次ΔΣ変調器210との違いは、2次ΔΣ変調器210Aでは、入力信号(in)に対して量子化出力(out)が遅延なく得られることである。すなわち、2次ΔΣ変調器210Aにおいて、図2Aにおける後段の加算器213と符号判定部215の間には遅延器214は挿入されていない。遅延器214は、後段の加算器213の出力と符号判定部215の入力との接続点と、加算器213の入力の間に挿入されている。また、図9では、符号判定部215の出力を遅延器216で遅延させた信号が前段の加算器211と後段の加算器213に入力されている。入力in(複数ビットパラレル入力)、出力out(1ビットシリアル出力)の値をXin、Xout、符号判定部215の量子化雑音をEとすると、
Xout = Xin + (1 - Z-1)2E
で与えられる。
図9の構成に対応する2次ΔΣ変調器は、前記第一の実施形態の図4Aの構成とされ、第二の実施形態の並列上位ビット処理部403は、前記第一の実施形態の図5の構成とされる。ただし、図9の構成に対応する2次ΔΣ変調器において、図5の第一乃至第Mの加算・判定処理部500−1〜Mは、図6の構成と相違している。
図10Aは、図9の構成に対応する比較例の上位ビット処理部203の変更例を説明する図である。上位ビット処理部203Aは、符号判定部2035の出力から加算器2031の入力へのフィードバックパス2038にDフリップフロップ2039が挿入されている。
図10Bに示す第一乃至第Mの加算・判定処理部500−1〜Mは、図10Aにおいて、遅延を含むフィードバックを分断することによって導かれる。
第一乃至第Mの加算・判定処理部500−1〜Mの各々において、図10Aにおける加算器2031の出力から加算器2031の入力へのフィードバックパス2036は、加算器1001aへの第一の状態入力と、加算器1001aからの第一の状態出力に分断される。また、図10Bでは、図10Aの遅延器2032は削除されている。
また、第一乃至第Mの加算・判定処理部500−1〜Mの各々において、図10Aにおける加算器2033の出力から加算器2033の入力へのフィードバックパス2037は、第二の加算器1001bへの第二の状態入力と加算器1001bからの第二の状態出力に分断される。また、図10Bでは、図10Aの遅延器2034は削除されている。
第一乃至第Mの加算・判定処理部500−1〜Mの各々において、第二の状態入力と、第二の加算器1001bの入力(-)との間には、符号判定部1000bが配置されている。符号判定部1000bは、第二の状態入力を入力して第二の状態入力の符号判定結果(1ビット)を第二の加算器1001bの入力(-)に供給する。
第一乃至第Mの加算・判定処理部500−1〜Mの各々において、第一の符号判定部1000aと第二の符号判定部1000bと第一の加算器1001aと第二の加算器1001bを備えており、第二の符号判定部1000bは、第二の状態入力を入力として、その値の符号判定を行い、結果を第一の加算器1001aおよび第二の加算器1001bに出力する。
第一乃至第Mの加算・判定処理部500−1〜Mの各々において、第一の加算器1001aは、第一の状態入力、第一の繰り上がり入力、第一の符号判定部1000aの出力を入力として、和差演算を行い、その結果を第一の状態出力および第二の加算器1001bの入力に出力する。
第一乃至第Mの加算・判定処理部500−1〜Mの各々において、第二の加算器1001bは、第一の加算器1001aの出力、第二の状態入力、第二の繰り上がり入力、第一の符号判定部1000aの出力を入力として、和差演算を行い、その結果を第二の状態出力及び、第一の符号判定部1000aの入力として出力する。第一の符号判定部1000aは、第二の加算器1001bの出力を入力として、その値の符号判定を行い、結果を量子化出力として出力する。
なお、第一乃至第Mの加算・判定処理部500−1〜Mにおける、第一の状態入力の値および第二の状態入力の値の決定方針に関して以下に御説明する。
第二の実施形態において、第一乃至第Mの加算・判定処理部500−1〜Mは、図10Aに示した上位ビット処理部203Aにおける、遅延を含むフィードバックを分断することによって導かれている。
前記第一の実施形態と同様に、図10Aの構成で取り得る第一の状態入力/出力と、第二の状態入力/出力の値の組を予め定められたシミュレーションで確認した上で、それらを網羅するように、第一の状態入力の値と第二の状態入力の値の組を決定する。
<2次ΔΣ変調器の変形例>
さらに、2次ΔΣ変調器としては、図2Aや図9の構成以外にも、図11の構成が知られている。図11の2次ΔΣ変調器は、図2Aの遅延器212を第一の加算器211の出力と第二の加算器213の入力の間に挿入し、符号判定部215の出力を第一の加算器211に入力するとともに、符号判定部215の出力の2倍した値を第二の加算器213の入力に供給する。入力in(複数ビットパラレル入力)、出力out(1ビットシリアル出力)の値をXin、Xout、符号判定部215の量子化雑音をEとすると、
Xout = (Z-1)2Xin + (1 - Z-1)2Eで与えられる。
図12Aは、図11の構成に対応する比較例の上位ビット処理部203の変更例を説明する図である。上位ビット処理部203Bは、符号判定部2035の出力から加算器2033の入力へのフィードバックパス2038に2倍回路2040が挿入されている。2倍回路2040は1ビット左シフトするシフタで構成してもよい。第二の繰り上がりは遅延器2041で1クロック遅延されて加算器2033のマイナス入力に入力される。この遅延器2041は、遅延器2034で遅延され2倍回路2040で2倍された加算器2033の出力と、第二の繰り上がりと同一タイミングで加算器2033に入力させるものである。
図12Bは、図11に対応した第一乃至第Mの加算・判定処理部500−1〜Mの構成を例示する図である。第一乃至第Mの加算・判定処理部500−1〜Mは、符号判定部1200と第一の加算器1201aと第二の加算器1201bと遅延器1202によって構成されている。
符号判定部1200は、第二の状態入力を入力として、その値の符号判定を行い、結果を量子化出力として出力する。第一の加算器1201aは、第一の状態入力と第一の繰り上がり入力と符号判定部1200の出力を入力として、それらの和差演算を行い、結果を第一の状態出力として出力する。
第二の加算器1201bは、第一の状態入力と、第二の状態入力と、遅延器1202によって遅延した第二の繰り上がり入力と、符号判定部1200の出力を2倍回路1203で2倍した値を入力として、それらの和差演算を行い、結果を第二の状態出力として出力する。
図12Bの第一乃至第Mの加算・判定処理部500−1〜Mの各々において、図12Aにおける加算器2031の出力から加算器2031の入力へのフィードバックパス2036は、第一の加算器1201aへの第一の状態入力と、第一の加算器1201aからの第一の状態出力に分断される。図12Bでは、図12Aの遅延器2032は削除されている。
また、図12Bの第一乃至第Mの加算・判定処理部500−1〜Mの各々において、図12Aにおける第二の加算器2033の出力から第二の加算器2033の入力へのフィードバックパス2037は、第二の加算器1201bへの第二の状態入力と、第二の加算器1201bからの第二の状態出力に分断される。また、図12Bでは、図12Aの遅延器2034は削除されている。
第一乃至第Mの加算・判定処理部500−1〜Mの各々において、第二の繰り上がりと、第二の加算器1201bの入力との間には、遅延器1202が挿入されている。
第二の状態入力と、第二の加算器1201bの入力(-)との間には、符号判定部1200が配置されている。符号判定部1200は、第二の状態入力を入力して第二の状態入力の符号判定結果(1ビット)を第二の加算器1001bの入力(-)に供給する。
図12Bで示される加算・判定処理部500−1〜Mにおける、第一の状態入力の値および第二の状態入力の値の決定方針に関して説明する。前記第一の実施形態と同様に、図12Aの構成で取り得る第一の状態入力/出力と第二の状態入力/出力の値の組を予めシミュレーションで確認した上で、それらを網羅するように、第一の状態入力の値と第二の状態入力の値の組を決定する。
なお、2次ΔΣ変調器の構成は、図2Aや図9や図11に制限されるものでないことは勿論である。2次ΔΣ変調器の他の構成においても、同様の変形を行うことによって、加算・判定処理部を導くことが可能であり、それらの構成に関しても、本実施形態は適用可能である。
前記第一の実施形態と前記第二の実施形態において、メインの演算ブロックであるアキュムレータ400a−1〜L、400b−1〜Lや、並列上位ビット処理部403の動作速度を抑制することで、全体としての高速動作を実現するタイムインタリーブを適用することが可能である(非特許文献1、2参照)。
<第三の実施形態>
第三の実施形態としてタイムインタリーブを適用した場合を説明する。図13は、タイムインタリーブを含んだ2次ΔΣ変調器の概要を説明する図である。2L個のタイムインタリーブドアキュムレータ(Time Interleaved−Accumulator:TI−A)1300a−1〜L、1300b−1〜Lと遅延部1301と入力遅延調整部1302と、TI−並列上位ビット処理部1303と、デマルチプレクサ部(Demux部)1304と、マルチプレクサ部(mux部)1305を備えている。
図13の2次ΔΣ変調器は、その動作に関して、図4Aを参照して説明した前記第1の実施形態と共通する点が多い。このため、以下では、主に、図4Aとの相違点について説明する。図4Aとの相違点は、例えば以下の通りである。
・アキュムレータ400a−1〜L、アキュムレータ400b−1〜Lが、TI−アキュムレータ1300a−1〜L、TI−アキュムレータ1300b−1〜Lに置き換えられている。
・並列上位ビット処理部403が、タイムインタリーブド(TI)−並列上位ビット処理部1303に置き換えられている。
・入力信号の各桁の信号を1:Nに、デマルチプレクス処理(Demux)を行うDemux部1304を備えている。
・TI−並列上位ビット処理部1303の出力信号を、N:1にマルチプレクスして出力するmux部1305を備えている。
入力のサンプル周波数および出力のビットレートをf×Nとした時、前記第一、第二の実施形態では(図4Aの場合)、他のブロックの動作周波数もf×Nを必要とする。
これに対して、第三の実施形態の場合、Demux部1304とmux部1305間にある機能(TI−アキュムレータ1300a−1〜L、1300b−1〜L、遅延部1301、入力遅延調整部1302、TI−並列上位ビット処理部1303)の動作周波数はfとなり、タイムインタリーブのチャネル数Nを増やすと、動作周波数は緩和される。これによって、設計の自由度が増し、全体として高速動作を実現しやすくなる。
次に図14を参照して、TI−アキュムレータ1300a−1〜L、1300b−1〜Lについて説明する。なお、TI−アキュムレータ1300a−i、1300b−i(i=1,…,L)は下からi番目の階層に対応する。
TI−アキュムレータ1300a−1〜L、1300b−1〜Lは、N個の全加算器(FA)1400−1〜Nと、遅延器(D)1401を備えている。
入力は、Demux部1304によってNチャネルに束ねられた入力信号:
IN=[ini,1,ini,2,…,ini,N
と、Nチャネルのp繰り上がり入力:
Ci=[ci,1,ci,2,…,ci,N
である。
出力は、Nチャネルの和ビット:
=[si,1,si,2,…,si,N
とNチャネルの繰り上がり出力:
i+1=[ci+1,1,ci+1,2,…,ci+1,N
である。
全加算器1400−1〜Nは、加算結果に関して、カスケード接続されている。具体的には、全加算器1400−k(k=1,…,N−1)から出力される和ビットSi,kは、全加算器1400−k+1の入力として用いられる。最終段の全加算器1400−Nから出力される和ビットSi,Nは遅延器1401で1クロック遅延した後、次のクロックにおいて、初段の全加算器1400−1の入力として用いられる。
また、k段目の全加算器1400−k(k=1,…,N)の入力は、上記以外にも、各々入力信号から得られる値であるini,kとci,kが入力ビットとして用いられ、これらの3ビット入力に対して、和ビットsi,kと繰り上がりビットci+1,kが出力される。
TI−アキュムレータ1300a−i(i=1,…,L)からは、和ビットsi,kをすべて束ねたものがN個のチャネルの出力和ビットSとして出力される。
また、TI−アキュムレータ1300a−i(i=1,…,L)からは、繰り上がりビットci+1,kを束ねたものがN個のチャネルの出力繰り上がりビットCi+1として出力される。
図15は、図13のTI−並列上位ビット処理部1303の構成を説明する図である。図15を参照すると、Ti−並列上位ビット処理部1303は、M×N個の加算・判定処理部1500−i−j(i=1,…,M、j=1,…,N)と、N個の繰り上がりブロック(B)1501−1〜Nと、M個の量子化出力ブロック(B)1504−1〜Mと、第一のセレクタ1502aと、第二のセレクタ1502bと、遅延器1503を備える。
なお、加算・判定処理部1500−i−j(i=1,…,M、j=1,…,N)に関しては、前記第一、第二の実施形態において用いられた加算・判定処理部(図7B、図10B、図12B等参照)と同様のものが用いられることから、その内部の説明は省略する。また、M組の状態入力の決定方法に関しても、前記第一、第二の実施形態と同様であるため、説明は省略する。以下、図15の動作について説明する。
加算・判定処理部1500−i−j(i=1,…,M、j=1,…,N)は、入力されるM種類の状態ごとに、N列(段)の加算・判定処理部備えている。1列目のM個の加算・判定処理部1500−1−1〜1500−M−1、2列目のM個の加算・判定処理部を1500−1−2〜1500−M−2・・・、N列目のM個の加算・判定処理部1500−1−N〜1500−M−Nを有する。
1列目のM個の加算・判定処理部1500−1−1〜1500−M−1は、繰り上がりブロック1501−1から出力される第一の繰り上がり入力と第二の繰り上がり入力を共通に入力し、予め決められた異なるM組の第一の状態入力と第二の状態入力を入力とする。加算・判定処理部1500−1−1〜1500−M−1は内部演算の結果、量子化出力と、第一の状態出力と第二の状態出力を出力する。この時、量子化出力は、予め決められたM組の状態入力に対応して割り当てられた、M個の量子化出力ブロック1504−1〜Mに各々入力される。また、第一の状態出力および第二の状態出力は、2列目の加算・判定処理部1500−1−2〜1500−M−2に各々入力される。
k(k:2〜N−1の整数)列目のM個の加算・判定処理部1500−1−k〜1500−M−kは、繰り上がりブロック1501−kから出力される第一の繰り上がり入力と第二の繰り上がり入力を共通に入力し、(k−1)列目から出力される第一の状態出力と第二の状態出力(k列目の各々第一の状態入力、第二の状態入力に対応)を入力する。加算・判定処理部1500−1−k〜1500−M−kは、内部演算の結果、量子化出力、第一の状態出力および第二の状態出力を出力する。この時、量子化出力は、予め決められたM組の状態入力に対応して割り当てられた、M個の量子化出力ブロック1504−1〜Mに各々入力される。また、第一の状態出力および第二の状態出力は、(k+1)列目のM個の加算・判定処理部1500−1−(k+1)〜1500−M−(k+1)に各々入力される。
N列目の加算・判定処理部1500−1−N〜1500−M−Nは、繰り上がりB−Nから出力される第一の繰り上がり入力と第二の繰り上がり入力を共通に入力し、(N−1)列目の加算・判定処理部1500−1−(N−1)〜1500−M−(N−1)から出力される第一の状態出力と第二の状態出力(N列目の各々第一の状態入力、第二の状態入力に対応)を入力する。
この時、量子化出力は、予め決められたM組の状態入力に対応して割り当てられた、M個の量子化出力ブロック1504−1〜Mに各々入力される。また、N列目の加算・判定処理部1500−1−N〜1500−M−Nから出力される第一の状態出力および第二の状態出力は、第一のセレクタ1502aに入力される。
なお、この構成において、加算・判定処理部の各段においてDフリップフロップ等の遅延器を置くことが可能である。加算・判定処理部の各段においてDフリップフロップを配置することによって、複数の加算・判定処理部にかかる演算時間を、1つの加算・演算処理部に1クロックと分割することが可能である。
この遅延器の配置によって、繰り上がりブロック1501−1〜Nと量子化出力ブロック1504−1〜Mが影響を受けるが、その詳細は後述する。
量子化出力ブロック1504−i(i=1,…,M)は、初期のM組の状態入力に応じて割り当てられており、例えば図17に示されるように、各々のN個加算・判定処理部1500−i−1,…,1500−i−Nの量子化出力を入力として、Nチャネルに束ねた信号を第二のセレクタ1502bに出力する。
第一のセレクタ1502aは制御信号を基に、M組の第一、第二の状態出力の中から、1つの状態出力を選択する。第二のセレクタ1502bも同様に、制御信号を基に、M組の量子化出力Bから出力されたNチャネルの信号の中から、1組のNチャネルのTI−量子化出力信号を選んで出力する。
第一のセレクタ1502aおよび第二のセレクタ1502bの制御信号としては、第一のセレクタ1502aの出力信号を遅延器1503で1クロック遅延させた信号が用いられる。
図16は、図15の繰り上がりブロック(B)1501−1〜Nを説明する図である。図16を参照して、繰り上がりブロック(B)1501−1〜Nにおける第一の繰り上がり入力信号と第二の繰り上がり入力信号の処理について説明する。
TI−並列上位ビット処理部1303の入力信号である、Nチャネル分の第一の繰り上がり入力:
CA=[CA,CA,…,CA
と、Nチャネル分の第二の繰り上がり入力:
CB=[CB,CB,…,CB
において、各々のk(k=1,…,N)番目の信号CA、CBを繰り上がりブロック1501−kの第一の繰り上がり入力および第二の繰り上がり入力とする。
なお、図15の遅延器1503は、Dフリップフロップといった遅延器によって実現され、また、第一のセレクタ1502aと第二のセレクタ1502bと遅延器1503は、所望のTI−量子化出力のビットレート(図13におけるf)と同じ周波数のクロックで動作する。加算・判定処理部1500−i−j(i=1,…,M、j=1,…,N)に関しては、特に規定はなく、その演算時間も、TI−量子化出力のビットレートと同じ周期以内に収まる必要はない。
<変形例>
加算・判定処理部1500−i−j(i=1,…,M、j=1,…,N)は、いずれかにDフリップフロップを配置したり、所望の量子化出力のビットレートのクロック周波数に対して分周したクロックを用いたりしてもよい。以下に一例を説明する。
図18は、第三の実施形態の変形例を説明する図である。図18を参照すると、図15で示されたTI−並列上位ビット処理部1303の構造において、状態入力の組(M組)ごとに構成された加算・判定処理部の出力ごとにDフリップフロップを配置した上、図18の回路のすべてを、TI−量子化出力のビットレートfと同じ周波数のクロックで動作される場合の構成例を例示する図である。繰り上がりブロック1501−1〜Nおよび量子化出力ブロック1504−1〜Mは、例えば図19、図20のような構成とされる。
繰り上がりブロック1501−1〜Nに関しては、図19に示すように、繰り上がりB−k(k=2,…,N)の信号は、(k−1)分のDフリップフロップによって遅延され、対応する加算処理判定部1500−i−j(i=1,…,M、j=2,…,N)に入力される。
量子化出力ブロック1504−1〜Mは、図20に示すように、k段目(kは1,…,N−1の整数)の量子化出力の信号は(N−k)個のDフリップフロップによって遅延させてから信号を束ねる(パラレルに出力する)。
これらの操作によって、加算・判定処理部に要求される演算時間が大幅に緩和されて、その結果、全体として高速動作が実現される。
なお、上記非特許文献1、2の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素(各請求項の各要素、各実施例の各要素、各図面の各要素等を含む)の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
なお、上記した実施形態は、例えば以下のように付記される(ただし、以下に制限されない)。
(付記1)
入力ビット信号を入力とする第一のアキュムレータと、
前記第一のアキュムレータの和ビット出力を入力とする第二のアキュムレータと、
前記第一および第二のアキュムレータからの第一および第二の繰り上がり出力を第一および第二の繰り上がり入力として入力し、量子化出力を出力する並列上位ビット処理部と、
を少なくとも備え、
前記並列上位ビット処理部は、
各々が、前記第一および第二の繰り上がり入力と、第一および第二の状態入力とを入力とし、量子化出力と、第一および第二の状態出力とを出力とする第一乃至第M(Mは2以上の整数)の加算・判定処理部と、
前記第一乃至第Mの加算・判定処理部から出力されるM組の前記第一および第二の状態出力を入力とし、制御信号に基づき一つの組を選択して出力する第一のセレクタと、
前記第一乃至第Mの加算・判定処理部から出力されるM個の量子化出力を入力とし、前記制御信号に基づき、一つの量子化出力を選択して出力する第二のセレクタと、
を備え、前記第一のセレクタと前記第二のセレクタにおける前記制御信号として、前記第一のセレクタの出力を用いる、ことを特徴とする2次デルタシグマ変調器。
(付記2)
前記加算・判定処理部は、
少なくとも、前記第一の状態入力と前記第一の繰り上がり入力とを入力とし、演算結果である前記第一の状態出力を出力する第一の加算器と、
少なくとも、前記第二の状態入力と前記第二の繰り上がり入力とを入力とし、演算結果である前記第二の状態出力を出力する第二の加算器と、
前記第二の状態入力又は前記第二の出力状態を入力とし、入力した信号の値の符号判定結果を出力する符号判定部と、
を備え、
前記符号判定部の出力を前記加算・判定処理部の量子化出力としてなる、ことを特徴とする付記1に記載の2次デルタシグマ変調器。
(付記3)
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、前記符号判定部の出力を入力とし、入力した前記第一の状態入力、前記第一の繰り上がり入力、および前記符号判定部の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力、前記第二の繰り上がり入力に加えて、前記第一の加算器からの前記第一の状態出力と、前記符号判定部の出力とを入力とし、
前記第二の状態入力、前記第二の繰り上がり入力、前記第一の状態出力、および前記符号判定部の出力に基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記2に記載の2次デルタシグマ変調器。
(付記4)
前記加算・判定処理部は、
前記第二の状態入力を入力として、前記第二の状態入力の値の符号を判定して出力する第二の符号判定部をさらに備え、
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記第二の符号判定部の出力を入力とし、
前記第一の状態入力と前記第一の繰り上がり入力と、前記第二の符号判定部の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力と前記第二の繰り上がり入力とに加えて、さらに、前記第一の加算器の出力と、前記第二の符号判定部の出力とを入力とし、
前記第二の状態入力と前記第二の繰り上がり入力と前記第一の加算器の出力と前記第二の符号判定部の出力とに基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態出力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記2に記載の2次デルタシグマ変調器。
(付記5)
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記符号判定部の出力を入力とし、
前記第一の状態入力と、前記第一の繰り上がり入力と、前記符号判定部の出力とに基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力と、前記第二の繰り上がり入力とに加えて、さらに、前記第一の状態入力と、前記符号判定部の出力を2倍した信号とを入力とし、
前記第一の状態入力と、前記第二の状態入力と、前記第二の繰り上がり入力と、前記符号判定部の出力を2倍した信号とに基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記2に記載の2次デルタシグマ変調器。
(付記6)
前記第一および第二のアキュムレータの各アキュムレータは、
加算対象とされる二つのビット信号を受ける第一の入力端子および第二の入力端子と、繰り上がり入力を入力する繰り上がり入力端子と、前記二つのビット信号の加算結果の繰り上がり出力を出力する繰り上がり出力端子と、前記加算結果の和ビットを出力する出力端子とを備えた全加算器と、
前記全加算器からの和ビット出力を、前記全加算器の前記第二の入力端子に帰還入力する遅延器と、
を備え、
複数ビットの入力に対応して複数段の前記第一のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第一のアキュムレータ群と、
前記第一のアキュムレータ群での各和ビット出力をそれぞれ入力とする複数段の前記第二のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第二のアキュムレータ群と、
を備え、
初段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり入力端子には0が設定され、
最終段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり出力端子からの繰り上がり出力が、前記並列上位ビット処理部に、前記第一、第二の繰り上がり入力として供給される、ことを特徴とする付記1乃至5のいずれか一に記載の2次デルタシグマ変調器。
(付記7)
入力ビットをシリアルに入力し並列Nビット(Nは2以上の整数)に変換するデマルチプレクサを各ビットに対して備え、
前記第一のアキュムレータの各々には、前記並列Nビットが入力され、
前記並列上位ビット処理部は、
各群が、第一乃至第Mの前記加算・判定処理部を備え、前記第一、第二アキュムレータからのN組の第一および第二の繰り上がり出力の各1ビットを、それぞれ前記第一および第二の繰り上がり入力として入力とする、第一乃至第N群の前記加算・判定処理部を備え、
前記第i群(iは1〜N−1)の前記加算・判定処理部における第一乃至第Mの前記加算・判定処理部は、前記第一および第二の状態出力を、前記第(i+1)群の前記加算・判定処理部における第一乃至第Mの前記加算・判定処理部に対して前記第一および第二の状態入力として供給し、
前記第一のセレクタは、前記第N群の第一乃至第Mの前記加算・判定処理部からのM組の前記第一および第二の状態出力を入力とし、前記制御信号に基づき、一つの組を選択し、
前記第2のセレクタは、前記第一乃至第N群の第一乃至第Mの前記加算・判定処理部からの、M個の各Nビットの量子化出力を入力とし、前記制御信号に基づき、一つのNビット量子化出力を選択し、
前記並列上位ビット処理部から出力されるNビットの量子化出力を1ビットシリアル変換して出力するマルチプレクサを備えた、ことを特徴とする付記1乃至5のいずれか一に記載の2次デルタシグマ変調器。
(付記8)
前記第一および第二のアキュムレータの各アキュムレータは、
演算結果である和ビットを後段に伝える第一乃至第Nの全加算器を備え、前記第Nの全加算器の和ビット出力は、前記第一の全加算器の入力に帰還され、
前記第一乃至第Nの全加算器のNビットの繰り上がり出力は、次段のアキュムレータの対応する全加算器の繰り上がり入力端子に供給され、
初段のアキュムレータの前記全加算器の繰り上がり入力には0が設定され、
前記第一のアキュムレータの第一乃至第Nの全加算器のNビットの和ビット出力は、前記第二のアキュムレータの入力に供給される、ことを特徴とする付記7に記載の2次デルタシグマ変調器。
(付記9)
前記第一乃至第N群の加算・判定処理部における前記第一乃至第Mの加算・判定処理部の出力の後段に、遅延器を備え、
前記第一乃至第N群の加算・判定処理部が入力するN組の前記第一及び第二の繰り上がりと、前記第一乃至第N群の加算・判定処理部の前記第一乃至第Mの加算・判定処理部におけるN組の量子化出力とのうちの各(N−1)個の組に対して、組ごとに遅延時間の異なる遅延器を備える、ことを特徴とする付記7又は8に記載の2次デルタシグマ変調器。
(付記10)
付記1乃至9のいずれか一に記載の2次デルタシグマ変調器を備えた送信装置。
(付記11)
ベースバンド信号を生成するベースバンド信号生成器と、
前記ベースバンド信号生成器からの同相ベースバンド信号、直交ベースバンド信号を受ける第1、第2の2次デルタシグマ変調器と、
前記第1、第2の2次デルタシグマ変調器の出力を直交変調する直交変調部と、
前記直交変調部の出力信号を電力増幅してアンテナに供給する増幅器を含み、
前記第1、第2の2次デルタシグマ変調器の各々が、
入力ビット信号を入力とする第一のアキュムレータと、
前記第一のアキュムレータの和ビット出力を入力とする第二のアキュムレータと、
前記第一および第二のアキュムレータからの第一および第二の繰り上がり出力を第一および第二の繰り上がり入力として入力し、量子化出力を出力する並列上位ビット処理部と、
を少なくとも備え、
前記並列上位ビット処理部は、
各々が、前記第一および第二の繰り上がり入力と、第一および第二の状態入力とを入力とし、量子化出力と、第一および第二の状態出力とを出力とする第一乃至第M(Mは2以上の整数)の加算・判定処理部と、
前記第一乃至第Mの加算・判定処理部から出力されるM組の前記第一および第二の状態出力を入力とし、制御信号に基づき一つの組を選択して出力する第一のセレクタと、
前記第一乃至第Mの加算・判定処理部から出力されるM個の量子化出力を入力とし、前記制御信号に基づき、一つの量子化出力を選択して出力する第二のセレクタと、
を備え、前記第一のセレクタで選択された前記第一および第二の状態出力を遅延させて、前記第一のセレクタと前記第二のセレクタにおける前記制御信号とする、ことを特徴とする送信装置。
(付記12)
前記加算・判定処理部は、
少なくとも、前記第一の状態入力と前記第一の繰り上がり入力とを入力とし、演算結果である前記第一の状態出力を出力する第一の加算器と、
少なくとも、前記第二の状態入力と前記第二の繰り上がり入力とを入力とし、演算結果である前記第二の状態出力を出力する第二の加算器と、
前記第二の状態入力又は前記第二の出力状態を入力とし、入力した信号の値の符号判定結果を出力する符号判定部と、
を備え、
前記符号判定部の出力を前記加算・判定処理部の量子化出力としてなる、ことを特徴とする付記11に記載の送信装置。
(付記13)
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、前記符号判定部の出力を入力とし、入力した前記第一の状態入力、前記第一の繰り上がり入力、および前記符号判定部の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力、前記第二の繰り上がり入力に加えて、前記第一の加算器からの前記第一の状態出力と、前記符号判定部の出力とを入力とし、
前記第二の状態入力、前記第二の繰り上がり入力、前記第一の状態出力、および前記符号判定部の出力に基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記12に記載の送信装置。
(付記14)
前記加算・判定処理部は、
前記第二の状態入力を入力として、前記第二の状態入力の値の符号を判定して出力する第二の符号判定部をさらに備え、
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記第二の符号判定部の出力を入力とし、
前記第一の状態入力と前記第一の繰り上がり入力と、前記第二の符号判定部の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力と前記第二の繰り上がり入力とに加えて、さらに、前記第一の加算器の出力と、前記第二の符号判定部の出力とを入力とし、
前記第二の状態入力と前記第二の繰り上がり入力と前記第一の加算器の出力と前記第二の符号判定部の出力とに基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態出力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記12に記載の送信装置。
(付記15)
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記符号判定部の出力を入力とし、
前記第一の状態入力と、前記第一の繰り上がり入力と、前記符号判定部の出力とに基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力と、前記第二の繰り上がり入力とに加えて、さらに、前記第一の状態入力と、前記符号判定部の出力を2倍した信号とを入力とし、
前記第一の状態入力と、前記第二の状態入力と、前記第二の繰り上がり入力と、前記符号判定部の出力を2倍した信号とに基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記12に記載の送信装置。
(付記16)
前記第一および第二のアキュムレータの各アキュムレータは、
加算対象とされる二つのビット信号を受ける第一の入力端子および第二の入力端子と、繰り上がり入力を入力する繰り上がり入力端子と、前記二つのビット信号の加算結果の繰り上がり出力を出力する繰り上がり出力端子と、前記加算結果の和ビットを出力する出力端子とを備えた全加算器と、
前記全加算器からの和ビット出力を、前記全加算器の前記第二の入力端子に帰還入力する遅延器と、
を備え、
複数ビットの入力に対応して複数段の前記第一のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第一のアキュムレータ群と、
前記第一のアキュムレータ群での各和ビット出力をそれぞれ入力とする複数段の前記第二のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第二のアキュムレータ群と、
を備え、
初段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり入力端子には0が設定され、
最終段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり出力端子からの繰り上がり出力が、前記並列上位ビット処理部に、前記第一、第二の繰り上がり入力として供給される、ことを特徴とする付記11乃至15のいずれか一に記載の送信装置。
(付記17)
入力ビットをシリアルに入力し並列Nビット(Nは2以上の整数)に変換するデマルチプレクサを各ビットに対して備え、
前記第一のアキュムレータの各々には、前記並列Nビットが入力され、
前記並列上位ビット処理部は、
各群が、第一乃至第Mの前記加算・判定処理部を備え、前記第一、第二アキュムレータからのN組の第一および第二の繰り上がり出力の各1ビットを、それぞれ前記第一および第二の繰り上がり入力として入力とする、第一乃至第N群の前記加算・判定処理部を備え、
前記第i群(iは1〜N−1)の前記加算・判定処理部における第一乃至第Mの前記加算・判定処理部は、前記第一および第二の状態出力を、前記第(i+1)群の前記加算・判定処理部における第一乃至第Mの前記加算・判定処理部に対して前記第一および第二の状態入力として供給し、
前記第一のセレクタは、前記第N群の第一乃至第Mの前記加算・判定処理部からのM組の前記第一および第二の状態出力を入力とし、前記制御信号に基づき、一つの組を選択し、
前記第2のセレクタは、前記第一乃至第N群の第一乃至第Mの前記加算・判定処理部からの、M個の各Nビットの量子化出力を入力とし、前記制御信号に基づき、一つのNビット量子化出力を選択し、
前記並列上位ビット処理部から出力されるNビットの量子化出力を1ビットシリアル変換して出力するマルチプレクサを備えた、ことを特徴とする付記11乃至15のいずれか一に記載の送信装置。
(付記18)
前記第一および第二のアキュムレータの各アキュムレータは、
演算結果である和ビットを後段に伝える第一乃至第Nの全加算器を備え、前記第Nの全加算器の和ビット出力は、前記第一の全加算器の入力に帰還され、
前記第一乃至第Nの全加算器のNビットの繰り上がり出力は、次段のアキュムレータの対応する全加算器の繰り上がり入力端子に供給され、
初段のアキュムレータの前記全加算器の繰り上がり入力には0が設定され、
前記第一のアキュムレータの第一乃至第Nの全加算器のNビットの和ビット出力は、前記第二のアキュムレータの入力に供給される、ことを特徴とする付記17に記載の送信装置。
(付記19)
入力ビット信号を入力とする第一のアキュムレータと、前記第一のアキュムレータの和ビット出力を入力とする第二のアキュムレータからの第一および第二の繰り上がり出力を第一および第二の繰り上がり入力として入力し、量子化出力を出力する並列上位ビット処理工程を含み、
前記並列上位ビット処理工程は、
各々が、前記第一および第二の繰り上がり入力と、第一および第二の状態入力とを入力とし、量子化出力と、第一および第二の状態出力とを出力とする第一乃至第M(Mは2以上の整数)の加算・判定処理工程と、
前記第一乃至第Mの加算・判定処理から出力されるM組の前記第一および第二の状態出力を入力とし、制御信号に基づき一つの組を選択出力する第一の選択工程と、
前記第一乃至第Mの加算・判定処理から出力されるM個の量子化出力を入力とし、遅延された前記制御信号に基づき、一つの量子化出力を選択出力する第二の選択工程と、
前記第一のセレクタで選択された前記第一および第二の状態出力を遅延させて、前記第一のセレクタと前記第二のセレクタにおける前記制御信号とする工程と、
を含む、ことを特徴とする2次デルタシグマ変調方法。
(付記20)
前記加算・判定処理工程は、
少なくとも、前記第一の状態入力と前記第一の繰り上がり入力とを入力とし、演算結果である前記第一の状態出力を出力する第一の加算工程と、
少なくとも、前記第二の状態入力と前記第二の繰り上がり入力とを入力とし、演算結果である前記第二の状態出力を出力する第二の加算工程と、
前記第二の状態入力又は前記第二の出力状態を入力とし、入力した信号の値の符号判定結果を出力する符号判定工程と、
を備え、
前記符号判定工程の出力を前記加算・判定処理の量子化出力としてなる、ことを特徴とする付記19に記載の2次デルタシグマ変調方法。
(付記21)
前記第一の加算工程は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、前記符号判定工程の出力を入力とし、入力した前記第一の状態入力、前記第一の繰り上がり入力、および前記符号判定工程の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算工程は、
前記第二の状態入力、前記第二の繰り上がり入力に加えて、前記第一の加算器からの前記第一の状態出力と、前記符号判定工程の出力とを入力とし、
前記第二の状態入力、前記第二の繰り上がり入力、前記第一の状態出力、および前記符号判定工程の出力に基づき、前記第二の状態出力を出力し、
前記符号判定工程は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記20に記載の2次デルタシグマ変調方法。
(付記22)
前記加算・判定処理工程は、
前記第二の状態入力を入力として、前記第二の状態入力の値の符号を判定して出力する第二の符号判定工程をさらに備え、
前記第一の加算工程は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記第二の符号判定工程の出力を入力とし、
前記第一の状態入力と前記第一の繰り上がり入力と、前記第二の符号判定工程の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算工程は、
前記第二の状態入力と前記第二の繰り上がり入力とに加えて、さらに、前記第一の加算工程の出力と、前記第二の符号判定工程の出力とを入力とし、
前記第二の状態入力と前記第二の繰り上がり入力と前記第一の加算工程の出力と前記第二の符号判定工程の出力とに基づき、前記第二の状態出力を出力し、
前記符号判定工程は、
前記第二の状態出力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記20に記載の2次デルタシグマ変調方法。
(付記23)
前記第一の加算工程は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記符号判定工程の出力を入力とし、
前記第一の状態入力と、前記第一の繰り上がり入力と、前記符号判定工程の出力とに基づき、前記第一の状態出力を出力し、
前記第二の加算工程は、
前記第二の状態入力と、前記第二の繰り上がり入力とに加えて、さらに、前記第一の状態入力と、前記符号判定工程の出力を2倍した信号とを入力とし、
前記第一の状態入力と、前記第二の状態入力と、前記第二の繰り上がり入力と、前記符号判定工程の出力を2倍した信号とに基づき、前記第二の状態出力を出力し、
前記符号判定工程は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記20に記載の2次デルタシグマ変調方法。
3 送信機
203、203A、203B 上位ビット処理部
210、210A 2次ΔΣ変調器
211 第一の加算器
212、214、216 遅延器
213 第二の加算器
215 符号判定部
220a−1,…,220a−L、220b−1,…,220b−L アキュムレータ
221−1,…,221−(L−1) 遅延器
221a−1,…,221a−L、221b−1,…,221b−L 遅延器(Dフリップフロップ)
301 ベースバンド信号生成器
302 1ビット変調器
302a、302b 2次ΔΣ変調器
302c デジタル直交変調部
302d 局部発振器
302e、302f 乗算器
302g 移相器
302h 加算器
303 D級パワーアンプ
303a、303b スイッチ素子(FET)
304 バンドパスフィルタ
305 アンテナ
400a−1〜400a−L、400b−1〜400b−L アキュムレータ
401a−1〜400a−L、401b−1〜400b−L 遅延器(Dフリップフロップ)
401 遅延部
402 入力遅延調整部
402−1〜402−(L−1) 遅延器
403 並列上位ビット処理部
500−1〜500−M 加算・判定処理部
501a 第一のセレクタ
501b 第二のセレクタ
502 遅延器
600 符号判定部
601a 第一の加算器
601b 第二の加算器
1000a、1000b、1200 符号判定部
1001a、1201a 第一の加算器
1001b、1201b 第二の加算器
1202 遅延器
1203 2倍回路
1300 TI−並列上位ビット処理部
1300a−1〜1300a−L、1300b−1〜1300b−L TI−アキュムレータ
1301−1〜1301−L、1301a−1〜1301a−L、1301b−1〜1302b−L 遅延器
1302 入力遅延調整部
1302−1〜1302−1−(L−1) 遅延器
1303 TI−並列上位ビット処理部
1304 デマルチプレクサ部
1304−1〜1304−L デマルチプレクサ
1305 マルチプレクサ
1400−1〜1400N−1 全加算器
1401 遅延器
1500−1−1〜1500−M−N 加算・判定処理部
1501−1〜1501−N 繰り上がりブロック
1502a 第一のセレクタ
1502b 第二のセレクタ
1503 遅延器
1504−1〜1504−M 量子化出力ブロック
2031 第一の加算器
2032、2034 遅延器
2033 第二の加算器
2035 符号判定部
2036、2037、2038 フィードバックパス
2039、2041 遅延器
2040 2倍回路
2201 Dフリップフロップ
2202 全加算器(全加算器:FA)
4001 Dフリップフロップ
4002 全加算器(全加算器:FA)

Claims (10)

  1. 入力ビット信号を入力とする第一のアキュムレータと、
    前記第一のアキュムレータの和ビット出力を入力とする第二のアキュムレータと、
    前記第一および第二のアキュムレータからの第一および第二の繰り上がり出力を第一および第二の繰り上がり入力として入力し、量子化出力を出力する並列上位ビット処理部と、
    を少なくとも備え、
    前記並列上位ビット処理部は、
    各々が、前記第一および第二の繰り上がり入力と、第一および第二の状態入力とを入力とし、量子化出力と、第一および第二の状態出力とを出力とする第一乃至第M(Mは2以上の整数)の加算・判定処理部と、
    前記第一乃至第Mの加算・判定処理部から出力されるM組の前記第一および第二の状態出力を入力とし、制御信号に基づき、前記M組の前記第一および第二の状態出力のうちの一組を選択して出力する第一のセレクタと、
    前記第一乃至第Mの加算・判定処理部から出力されるM個の量子化出力を入力とし、前記制御信号に基づき、前記M個の量子化出力のうち一つの量子化出力を選択して出力する第二のセレクタと、
    を備え、前記第一のセレクタと前記第二のセレクタにおける前記制御信号として、前記第一のセレクタの出力を用いる、ことを特徴とする2次デルタシグマ変調器。
  2. 前記加算・判定処理部は、
    少なくとも、前記第一の状態入力と前記第一の繰り上がり入力とを入力とし、演算結果である前記第一の状態出力を出力する第一の加算器と、
    少なくとも、前記第二の状態入力と前記第二の繰り上がり入力とを入力とし、演算結果である前記第二の状態出力を出力する第二の加算器と、
    前記第二の状態入力又は前記第二の状態出力を入力とし、入力した信号の値の符号判定結果を出力する符号判定部と、
    を備え、
    前記符号判定部の出力を前記加算・判定処理部の量子化出力としてなる、ことを特徴とする請求項1に記載の2次デルタシグマ変調器。
  3. 前記第一の加算器は、
    前記第一の状態入力と前記第一の繰り上がり入力に加えて、前記符号判定部の出力を入力とし、入力した前記第一の状態入力、前記第一の繰り上がり入力、および前記符号判定部の出力に基づき、前記第一の状態出力を出力し、
    前記第二の加算器は、
    前記第二の状態入力、前記第二の繰り上がり入力に加えて、前記第一の加算器からの前記第一の状態出力と、前記符号判定部の出力とを入力とし、
    前記第二の状態入力、前記第二の繰り上がり入力、前記第一の状態出力、および前記符号判定部の出力に基づき、前記第二の状態出力を出力し、
    前記符号判定部は、
    前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする請求項2に記載の2次デルタシグマ変調器。
  4. 前記加算・判定処理部は、
    前記第二の状態入力を入力として、前記第二の状態入力の値の符号を判定して出力する第二の符号判定部をさらに備え、
    前記第一の加算器は、
    前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記第二の符号判定部の出力を入力とし、
    前記第一の状態入力と前記第一の繰り上がり入力と、前記第二の符号判定部の出力に基づき、前記第一の状態出力を出力し、
    前記第二の加算器は、
    前記第二の状態入力と前記第二の繰り上がり入力とに加えて、さらに、前記第一の加算器の出力と、前記第二の符号判定部の出力とを入力とし、
    前記第二の状態入力と前記第二の繰り上がり入力と前記第一の加算器の出力と前記第二の符号判定部の出力とに基づき、前記第二の状態出力を出力し、
    前記符号判定部は、
    前記第二の状態出力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする請求項2に記載の2次デルタシグマ変調器。
  5. 前記第一の加算器は、
    前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記符号判定部の出力を入力とし、
    前記第一の状態入力と、前記第一の繰り上がり入力と、前記符号判定部の出力とに基づき、前記第一の状態出力を出力し、
    前記第二の加算器は、
    前記第二の状態入力と、前記第二の繰り上がり入力とに加えて、さらに、前記第一の状態入力と、前記符号判定部の出力を2倍した信号とを入力とし、
    前記第一の状態入力と、前記第二の状態入力と、前記第二の繰り上がり入力と、前記符号判定部の出力を2倍した信号とに基づき、前記第二の状態出力を出力し、
    前記符号判定部は、
    前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする請求項2に記載の2次デルタシグマ変調器。
  6. 前記第一および第二のアキュムレータの各アキュムレータは、
    加算対象とされる二つのビット信号をそれぞれ受ける第一の入力端子および第二の入力端子と、繰り上がり入力を入力する繰り上がり入力端子と、前記二つのビット信号の加算結果の繰り上がり出力を出力する繰り上がり出力端子と、前記加算結果の和ビットを出力する出力端子とを備えた全加算器と、
    前記全加算器からの和ビット出力を遅延させて前記全加算器の前記第二の入力端子に帰還入力する遅延器と、
    を備え、
    前記2次デルタシグマ変調器は、
    複数ビットの入力に対応して複数段の前記第一のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第一のアキュムレータ群と、
    前記第一のアキュムレータ群での各和ビット出力をそれぞれ入力とする複数段の前記第二のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第二のアキュムレータ群と、
    を備え、
    初段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり入力端子には0が設定され、
    最終段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり出力端子からの繰り上がり出力が、前記並列上位ビット処理部に、前記第一、第二の繰り上がり入力として供給される、ことを特徴とする請求項1乃至5のいずれか1項に記載の2次デルタシグマ変調器。
  7. 入力ビットをシリアルに入力し並列Nビット(Nは2以上の整数)に変換するデマルチプレクサを各ビットに対して備え、
    前記第一のアキュムレータの各々には、前記並列Nビットが入力され、
    前記並列上位ビット処理部は、
    各群が、第一乃至第Mの前記加算・判定処理部を備え、前記第一および第二アキュムレータからのN組の第一および第二の繰り上がり出力の各1ビットを、それぞれ前記第一および第二の繰り上がり入力として入力する、第一乃至第N群の前記加算・判定処理部を備え、
    前記第i群(iは1〜N−1)の前記加算・判定処理部における第一乃至第Mの前記加算・判定処理部は、前記第一および第二の状態出力を、前記第(i+1)群の前記加算・判定処理部における第一乃至第Mの前記加算・判定処理部に対して前記第一および第二の状態入力として供給し、
    前記第一のセレクタは、前記第N群の第一乃至第Mの前記加算・判定処理部からのM組の前記第一および第二の状態出力を入力とし、前記制御信号に基づき、前記M組の前記第一および第二の状態出力のうちの一つの組を選択し、
    前記第二のセレクタは、前記第一乃至第N群の第一乃至第Mの前記加算・判定処理部からの、M個の各Nビットの量子化出力を入力とし、前記制御信号に基づき、前記M個のNビット量子化出力のうち一つのNビット量子化出力を選択して出力し、
    前記並列上位ビット処理部から出力される前記一つのNビット量子化出力を1ビットシリアル変換して出力するマルチプレクサをさらに備えた、ことを特徴とする請求項1乃至5のいずれか1項に記載の2次デルタシグマ変調器。
  8. 前記第一および第二のアキュムレータの各アキュムレータは、
    演算結果である和ビットを後段に伝える第一乃至第Nの全加算器を備え、
    前記第Nの全加算器の和ビット出力は遅延器で遅延されて前記第一の全加算器の入力に帰還され、
    前記第一乃至第Nの全加算器のNビットの繰り上がり出力は、次段のアキュムレータの対応する全加算器の繰り上がり入力端子に供給され、
    初段のアキュムレータの前記全加算器の繰り上がり入力には0が設定され、
    前記第一のアキュムレータの第一乃至第Nの全加算器のNビットの和ビット出力は、前記第二のアキュムレータの入力に供給される、ことを特徴とする請求項7に記載の2次デルタシグマ変調器。
  9. 前記第一乃至第N群の加算・判定処理部における前記第一乃至第Mの加算・判定処理部の出力の後段に、遅延器を備え、
    前記第一乃至第N群の加算・判定処理部が入力するN組の前記第一及び第二の繰り上がりと、前記第一乃至第N群の加算・判定処理部の前記第一乃至第Mの加算・判定処理部におけるN組の量子化出力とのうちの各(N−1)個の組に対して、組ごとに遅延時間の異なる遅延器を備える、ことを特徴とする請求項7又は8に記載の2次デルタシグマ変調器。
  10. 請求項1乃至9のいずれか1項に記載の2次デルタシグマ変調器を備えた送信装置。
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