JPWO2018101467A1 - ２次デルタシグマ変調器と送信装置 - Google Patents

Abstract

本発明は、動作速度の低下を回避可能とする２次ΔΣ変調器を提供する。２次ΔΣ変調器は、複数の積分器と並列上位ビット処理部を備え、並列上位ビット処理部は、複数の加算・判定処理部を備える。加算・判定処理部は、第一、第二の繰り上がり入力と第一、第二の状態入力を入力とし量子化出力と第一、第二の状態出力を出力する。第一のセレクタは、複数の加算・判定処理部の第一、第二の状態出力の組から１つを選択して出力し、第二のセレクタは複数の加算・判定処理部の量子化出力の中から１つ選択する。第一のセレクタの出力を第一、第二のセレクタの選択制御信号とする。

Description

（関連出願についての記載）
本発明は、日本国特許出願：特願２０１６−２３４９９１号（２０１６年１２月２日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、２次デルタシグマ変調器と送信装置に関する。

無線通信において、様々な周波数帯を有効に利用することが求められており、それに伴い、様々な周波数に対応する無線装置が求められている。送信機においては、固定周波数のみに対応可能なアナログ回路を、周波数に依存しないデジタル回路に置き換えた１ビットデジタル送信機が研究されている。

非特許文献１には、関連する技術として、１ビットデジタル送信機の変調器において使用されるデルタシグマデジタルアナログ変換器（ΔΣＤＡＣ：delta sigma Digital-to-Analog Converter）に関する技術が記載されている。

近年、無線通信において、キャリア周波数は高周波数帯に移行しており、それに伴いデルタシグマ（ΔΣ）変調の高速動作（高速ビットレート）の需要が高まっている。ΔΣ変調器の動作周波数は、例えば、ローパスΔΣ変調の場合には、最大でキャリア周波数の２倍、エンベロープΔΣ変調の場合には、キャリア周波数と同一であり、一般的には、ΔΣ変調の方式によらずキャリア周波数に比例する。

１次ΔΣ変調の高速動作に関しては、非特許文献１に開示されているように、パイプライン処理によって、例えば桁上がりの伝搬遅延をなくし、高速化を実現する構成が知られている。図１は、非特許文献１のFig.5を引用した図であり、１次の２チャネルインタリーブ方式のＭＡＳＨ（multi-stage noise shaping）ステージを示している。各ＭＡＳＨは２ビット積分器（２bit Integrator）の５パイプラインステージと１つの３ビットフォアワードパイプラインステージからなる。各２ビット積分器パイプライン（２bit Integrator pipeline）は、４つの１ビット・キャリー選択アダー(1-bit carry select adder)を用いている。アダーＡ１、Ａ２は積分器(Integrator）０を構成し、アダーＡ３、Ａ４は積分器(Integrator）１を構成する。フリップフロップＦＦはデータ端子Ｄの値をクロック信号ｃｌｋの立ち上がりエッジ（相補クロックｃｌｋ⁻の立ち下がり）でサンプルし出力端子Ｑから出力するＤフリップフロップである。ＮＯＲゲートは一方の入力端子に入力されるリセット信号ｒｓｔがＬｏｗレベルのときＨｉｇｈ固定、リセット信号ｒｓｔがＨｉｇｈレベルのとき、他方の入力端子の値を反転出力する。

非特許文献２には、１ビットデジタル送信機に関する技術が開示されており、タイムインタリーブ構成などの高速化方式の組み合わせによって、ＦＰＧＡ（Field-Programmable Gate Array）で最大２８ＧＨｚ（Giga Hertz）動作まで確認できている。

Ameya Bhide, Omid Esmailzadeh Najari, Behzad Mesgarzadeh , and Atila Alvandpour, "An 8-GS/s 200-MHz Bandwidth 68-mW ΔΣ DAC in 65-nm CMOS" IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: EXPRESS BRIEFS, vol. 60, no. 7, pp. 387-391, JULY 2013. Masaaki Tanio, Shinichi Hori, Noriaki Tawa, Tomoyuki Yamase, and Kazuaki Kunihiro, "An FPGA-based All-Digital Transmitter with 28-GHz Time-Interleaved Delta-Sigma Modulation", IEEE IMS Symp, pp. 1-4, MAY 2016.

１次ΔΣ変調は、原理的に所望信号近傍のノイズ抑制機能が低いため、信号の広帯域化に限界がある。今後用いられる１００ＭＨｚ（Mega Hertz）以上の広帯域幅の信号においては、良好なＳＮ比（Signal-to-Noise ratio）を実現するために、２次以上の高次ΔΣ変調が望まれている。

しかしながら、２次以上のΔΣ変調の高速化は、現状、その実現が難しい。

その理由は、２次以上のΔΣ変調の場合、１次ΔΣ変調と同様に、パイプライン構成を適用したとしても、後述される通り、上位ビットにおいて、多ビットの加減算と符号判定の演算ブロック（上位ビット処理部）が残ってしまい、この演算で生じる桁上がりの伝搬遅延に起因した動作速度の低下は回避できない、ためである。

本発明は、上記課題に鑑みてなされたものであり、その目的は、動作速度の低下を回避可能とする２次ΔΣ変調器および、該２次ΔΣ変調器を備えた送信装置を提供することにある。

本発明の一つの側面によれば、２次デルタシグマ変調器は、入力ビット信号を入力とする第一のアキュムレータと、前記第一のアキュムレータの和ビット出力を入力とする第二のアキュムレータと、前記第一および第二のアキュムレータからの第一および第二の繰り上がり出力を第一および第二の繰り上がり入力として入力し、量子化出力を出力する並列上位ビット処理部と、を少なくとも備えている。前記並列上位ビット処理部は、各々が、前記第一および第二の繰り上がり入力と、第一および第二の状態入力とを入力とし、量子化出力と、第一および第二の状態出力とを出力とする第一乃至第Ｍ（Ｍは２以上の整数）の加算・判定処理部と、前記第一乃至第Ｍの加算・判定処理部から出力されるＭ組の前記第一および第二の状態出力を入力とし、制御信号に基づき、前記Ｍ組の前記第一および第二の状態出力のうちの一つの組を選択して出力する第一のセレクタと、前記第一乃至第Ｍの加算・判定処理部から出力されるＭ個の量子化出力を入力とし、前記制御信号に基づき、前記Ｍ個の量子化出力のうち一つの量子化出力を選択して出力する第二のセレクタと、を備え、前記第一のセレクタと前記第二のセレクタにおける前記制御信号として、前記第一のセレクタの出力を用いる。本発明の他の側面によれば、上記２次ΔΣ変調器を備えた送信装置が提供される。

本発明によれば、動作速度の低下を回避可能とする２次ΔΣ変調器および送信装置を提供することができる。

非特許文献１のFig.5を引用した図である。 ２次ΔΣ変調器を説明する図である。 ２次ΔΣ変調器の構成の比較例を説明する図である。 図２Ｂのアキュムレータの構成例を説明する図である。 フルアダーの真理値表を示す図である。 実施形態の送信機の構成例を説明する図である。 実施形態の２次ΔΣ変調器の構成例を説明する図である。 実施形態のアキュムレータの構成例を説明する図である。 実施形態の並列上位ビット処理部の構成例を説明する図である。 実施形態の加算・判定処理部を説明する図である。 比較例の上位ビット処理部を説明する図である。 実施形態の並列上位ビット処理部の一例を説明する図である。 実施形態の加算・判定処理部の動作を説明する図である。 ２次ΔΣ変調器の別の例を説明する図である。 比較例の上位ビット処理部を説明する図である。 第二の実施形態の加算・判定処理部を説明する図である。 ２次ΔΣ変調器の別の例を説明する図である。 並列上位ビット処理部を説明する図である。 比較例の上位ビット処理部を説明する図である。 第三の実施形態の構成を説明する図である。 第三の実施形態のＴＩ（タイムインタリーブド）−アキュムレータを説明する図である。 第三の実施形態のＴＩ（タイムインタリーブド）−並列上位ビット処理部を説明する図である。 第三の実施形態の変形例のＴＩ（タイムインタリーブド）−並列上位ビット処理部を説明する図である。 第三の実施形態の変形例の量子化出力ブロックを説明する図である。 第三の実施形態の変形例のＴＩ（タイムインタリーブド）−並列上位ビット処理部を説明する図である。 第三の実施形態の変形例のＴＩ（タイムインタリーブド）−並列上位ビット処理部を説明する図である。 第三の実施形態の変形例の量子化出力ブロックを説明する図である。

本発明の実施形態について説明する。本発明の一つの態様によれば、２次ΔΣ変調器は、複数の積分器と並列上位ビット処理部を用いた２次ΔΣ変調器であり、前記積分器はアダー（ａｄｄｅｒ）によって構成されており、それぞれの積分器は下段の出力がその上段の入力となる階層構造を持つ。さらに、最上位の積分器の出力は、前記並列上位ビット処理部の入力となる。

本発明の別の態様によれば、送信機は、上述の２次ΔΣ変調器を備える。

本発明のさらに別の態様によれば、並列上位ビット処理部は、複数の加算・判定処理部と第一のセレクタと第二のセレクタを備え、前記加算・判定処理部は、第一の状態入力、第二の状態入力、第一の繰り上がり入力、第二の繰り上がり入力を入力として、量子化出力、第一の状態出力、第二の状態出力を出力として、前記複数の加算・判定処理部に入力される第一の繰り上がり入力と第二の繰り上がり入力の値は各々同一である一方で、第一の状態入力と第二の状態入力の値の組は、それぞれ異なっており、これらの演算から得られる出力である第一の状態出力と第二の状態出力は、各々第一のセレクタに入力され、量子化出力は、各々第二のセレクタに入力されて、前記第一のセレクタおよび第二のセレクタは、制御信号を基に、複数の入力信号から、１つの信号を選択して出力し、前記制御信号としては、１つ前の動作で得られた第一のセレクタの出力を用いる。

本発明のさらに別の態様によれば、加算・判定処理部は、符号判定部と第一の加算器と第二の加算器を備え、第一の状態入力、第二の状態入力、第一の繰り上がり入力、第二の繰り上がり入力を入力として、第一の状態出力、第二の状態出力、量子化出力を出力として、前記第一の加算器は、入力に第一の繰り上がり入力および第一の状態入力を含み、入力の値をすべて加算した上で結果を前記第一の状態出力として出力して、前記第二の加算器は、入力に第二の繰り上がり入力および第二の状態入力を含み、入力の値をすべて加算した上で結果を前記第二の状態出力として出力して、符号判定部は、上記演算の仮定で得られる結果のいずれかを入力として、その値の符号判定を行い、結果を量子化出力として出力する。

以下では、はじめに、上記課題に記載した２次以上のΔΣ変調の高速化の実現が困難であることについて比較例に基づき説明し、続いて上記課題を解決する例示的な実施形態について説明する。

図２Ａは、２次ΔΣ変調器２１０のシグナルフロー図である。２１１および２１３は第一および第二の加算器、２１２、２１４は第一および第二の遅延器、２１５は符号判定部を表している。第一の加算器２１１と第一の遅延器２１２が第一の積分器を構成し（伝達関数＝1/(1 - Z^-1)）、第二の加算器２１３と第二の遅延器２１４が第二の積分器を構成する（伝達関数＝Z^-1/(1-Z^-1)）。入力ｉｎ（複数ビットパラレル入力）、出力ｏｕｔ（１ビットシリアル出力）の値をＸ_ｉｎ、Ｘ_ｏｕｔとすると、
第一の加算器２１１の出力は、
(X_in - X_out)×1/(1 - Z^-1)、
第二の遅延器２１４の出力は
{(X_in - X_out)×1/(1 - Z^-1) - X_out}×Z^-1/(1 - Z^-1)
で与えられる。符号判定部２１５の量子化雑音をＥとすると、
{(X_in - X_out)×1/(1 - Z^-1) - X_out}×Z^-1/(1 - Z^-1) + E = X_out
より、
X_out = Z^-1X_in + (1 - Z^-1)²E
で与えられる。

図２Ｂは、図２Ａの構成例（比較例）を説明する図である。２次ΔΣ変調器の入力ｉｎはパラレルＬビット（ＬＳＢ(Least Significant Bit) ０，ＬＳＢ １〜ＬＳＢ Ｌ−１）である。第一群のアキュムレータ（累算器）２２０ａ−ｉ（ｉ＝１,…,Ｌ）と、第二群のアキュムレータ２２０ｂ−ｉ（ｉ＝１,…,Ｌ）と、上位ビット処理部２０３と、遅延器２２１ａ−ｉ、２２１ｂ−ｉ（ｉ＝１,…,Ｌ）、遅延器２２１−ｊ（ｊ＝１,…,Ｌ−１）を備えている。第一群のアキュムレータ２２０ａ−ｉ（ｉ＝１,…,Ｌ）のうちアキュムレータ２２０ａ−１には、入力ビット信号ＬＳＢ ０が入力され、アキュムレータ２２０ａ−ｉ（ｉ＝２,…,Ｌ）には、入力ビット信号ＬＳＢ ｉ−１を遅延器２２１−（ｉ−１）で単位遅延時間Ｄの（ｉ−１）倍遅延させたビット信号が入力される。アキュムレータ２２０ａ−１の繰り上がり入力には０が入力される。アキュムレータ２２０ａ−ｉ（ｉ＝１,…,Ｌ−１）の繰り上がり出力は、遅延器２２１ａ−ｉ（ｉ＝１,…,Ｌ−１）を介して次の段のアキュムレータ２２０ａ−（ｉ＋１）（ｉ＝１,…,Ｌ−１）の繰り上がり入力に供給される。アキュムレータ２２０ａ−Ｌの繰り上がり出力は、遅延器２２１ａ−Ｌを介して上位ビット処理部２０３に第一の繰り上がり入力として入力される。第一群のアキュムレータ２２０ａ−ｉ（ｉ＝１,…,Ｌ）から出力される和ビットは、それぞれ、第二群のアキュムレータ２２０ｂ−ｉ（ｉ＝１,…,Ｌ）に入力される。アキュムレータ２２０ｂ−１の繰り上がり入力には０が入力される。アキュムレータ２２０ｂ−ｉ（ｉ＝１,…,Ｌ−１）の繰り上がり出力は、遅延器２２１ｂ−ｉ（ｉ＝１,…,Ｌ−１）を介して次の段のアキュムレータ２２０ｂ−（ｉ＋１）（ｉ＝１,…,Ｌ−１）の繰り上がり入力に供給される。アキュムレータ２２０ｂ−Ｌの繰り上がり出力は、遅延器２２１ｂ−Ｌを介して上位ビット処理部２０３に第二の繰り上がり入力として入力される。

第一群のアキュムレータ２２０ａ−ｉと第二群のアキュムレータ２２０ｂ−ｉ（ｉ＝１,…,Ｌ）の各アキュムレータは同一構成（図２Ｃ参照）とされる。図２Ｃに示すように、アキュムレータ２２０は、全加算器（フルアダー（Full Adder：ＦＡ））２２０２と、Ｄフリップフロップ２２０１を備えている。全加算器２２０２は入力端子として１ビットのＡ_ＩＮ端子、Ｂ_ＩＮ端子と、前段からの繰り上がり（キャリー）を入力するＣ_ＩＮ端子を有し、出力端子として加算結果（和ビット）を出力するＳ_ＯＵＴ端子と、繰り上がり（キャリー）を出力するＣ_ＯＵＴ端子を有している。なお、全加算器２２０２において２つの入力端子はどちらをＡ_ＩＮ、Ｂ_ＩＮとしてもよい（２つの端子に区別はなく、名前は便宜上付けたものである）。図２Ｄは、全加算器２２０２の動作を説明する真理値表である。全加算器２２０２の出力端子Ｓ_ＯＵＴから出力される加算結果（１ビット）は、アキュムレータ２２０の加算結果として出力され、さらにＤフリップフロップ２２０１のデータ端子に入力される。Ｄフリップフロップ２２０１は、クロック信号ｃｌｋの例えば立ち上がりエッジに同期して、加算結果（１ビット）を全加算器２２０２の入力端子Ａ_ＩＮに供給する。アキュムレータ２２０は加算器と、加算器の出力端子と入力端子間に挿入された遅延器からなる積分器を構成している。

図２Ｂおよび図２Ｃを参照すると、第一群のアキュムレータ２２０ａ−ｉ（ｉ＝１,…,Ｌ）において、全加算器２２０２の出力端子Ｓ_ＯＵＴは、Ｄフリップフロップ２２０１を介して全加算器２２０２の入力端子Ａ_ＩＮに接続されるとともに、それぞれ、第二群のアキュムレータ２２０ｂ−ｉ（ｉ＝１,…,Ｌ）の全加算器２２０２の入力端子Ｂ_ＩＮに接続される。一方、第二群のアキュムレータ２２０ｂ−ｉ（ｉ＝１,…,Ｌ）において、全加算器２２０２の出力端子Ｓ_ＯＵＴは、Ｄフリップフロップ２２０１を介して全加算器２２０２の入力端子Ａ_ＩＮに接続されるが、アキュムレータ２２０ｂ−ｉ（ｉ＝１,…,Ｌ）の外部には接続されない。

図２Ｂにおいて、遅延器２２１−１とＤフリップフロップ２２１ａ−１は、クロック信号の立ち上がりエッジに同期してＬＳＢ１を単位遅延時間Ｄ遅延させた信号とアキュムレータ２２０ａ−１の繰り上がり出力を、アキュムレータ２２０ａ−２の全加算器（図２Ｃの２２０２）の入力端子Ｂ_ＩＮと繰り上がり入力端子Ｃ_ＩＮにそれぞれ供給する。また、アキュムレータ２２０ａ−２での加算結果（１ビット）と、Ｄフリップフロップ２２１ｂ−１からのアキュムレータ２２０ｂ−１の繰り上がり出力が、アキュムレータ２２０ｂ−２の全加算器（図２Ｃの２２０２）の入力端子Ｂ_ＩＮと繰り上がり入力端子Ｃ_ＩＮにそれぞれ供給される。

ＬＳＢ Ｌ−１は、遅延器２２１−（Ｌ−１）で遅延時間（Ｌ−１）×Ｄ遅延されたのち、Ｄフリップフロップ２２１ａ−（Ｌ−１）からの出力とともに、アキュムレータ２２０ａ−Ｌの全加算器（図２Ｃの２２０２）の入力端子Ｂ_ＩＮと繰り上がり入力端子Ｃ_ＩＮに供給される。アキュムレータ２２０ｂ−Ｌには、アキュムレータ２２０ａ−Ｌの出力と、Ｄフリップフロップ２２１ｂ−（Ｌ−１）の出力が供給される。

アキュムレータ２２０ａ−Ｌとアキュムレータ２２０ｂ−Ｌの繰り上がり出力（各１ビット：第一、第二の繰り上がり）は、それぞれＤフリップフロップ２２１ａ−Ｌと２２１ｂ−Ｌに入力され、例えばクロック信号の立ち上がりエッジに同期して、上位ビット処理部２０３の第一の加算器２０３１と第二の加算器２０３３に入力される。

上位ビット処理部２０３において、第一の加算器２０３１と単位遅延器（Ｄフリップフロップ）２０３２は、第一の積分器を構成し、第二の加算器２０３３と単位遅延器（Ｄフリップフロップ）２０３４は、第二の積分器を構成する。第一の加算器２０３１は、Ｄフリップフロップ２０３２の出力と、Ｄフリップフロップ２２１ａ−Ｌの出力（第一の繰り上がり）と、符号判定部２０３５の出力ｏｕｔとを入力し、Ｄフリップフロップ２０３２の出力とＤフリップフロップ２２１ａ−Ｌの出力（第一の繰り上がり）の和から、符号判定部２０３５の出力ｏｕｔを差し引いた値を出力する。第二の加算器２０３３は、Ｄフリップフロップ２０３４の出力と、Ｄフリップフロップ２２１ｂ−Ｌの出力（第二の繰り上がり）と、符号判定部２０３５の出力ｏｕｔとを入力し、Ｄフリップフロップ２０３４の出力とＤフリップフロップ２２１ｂ−Ｌの出力（第二の繰り上がり）の和から、符号判定部２０３５の出力ｏｕｔを差し引いた値を出力する。符号判定部２０３５は、Ｄフリップフロップ２０３４の出力を入力し、符号ビット（最上位ビット）の値を判定し、判定結果（２値）をＯｕｔとして出力する。例えばオフセットバイナリコードでは、最上位ビットが１のとき正となり、２の補数表現では最上位ビットが１のとき負となる。

図２Ｂの構成に、図１に示すような、パイプライン構成を適用したとしても、上位ビット処理部２０３において、多ビットの加減算と符号判定の演算が行われることから、この演算で生じる桁上がりの伝搬遅延に起因した動作速度の低下は回避できない。

以下で説明する例示的な各実施形態は、この課題を解消するものである。以下、例示的ないくつかの実施形態について図面を参照して説明する。

＜実施形態：送信機＞
図３は、本発明の例示的な一実施形態に係る送信機の構成を例示する図である。図３を参照すると、この送信機３は、ベースバンド信号生成器３０１と、１ビット変調器３０２と、Ｄ級パワーアンプ３０３と、バンドパスフィルタ（帯域通過フィルタ）３０４と、アンテナ３０５と、を備える。

ベースバンド信号生成器３０１の出力は、１ビット変調器３０２の入力に接続されている。１ビット変調器３０２の出力は、Ｄ級パワーアンプ３０３の入力に接続されている。

Ｄ級増幅器は、スイッチングモード増幅器であり、一対のスイッチ素子３０３ａ、３０３ｂと、その出力回路としてバンドパスフィルタ３０４を備えている。バンドパスフィルタ３０４の出力はアンテナ３０５に接続されている。一対のスイッチ素子３０３ａ、３０３ｂの一方がオンのとき、他方はオフする。スイッチ素子３０３ａは、例えばソースが電源ＶＤＤに接続され、ゲートが入力に接続され、ドレインが出力に接続されたＰチャネルＦＥＴ（Field Effect Transistor）からなる。スイッチ素子３０３ｂはソースが電源ＶＳＳに接続され、ゲートが入力に接続され、ドレインが出力に接続されたＮチャネルＦＥＴからなる。なお、一対のＦＥＴの極性を同一とし、それぞれのゲートに一方のＦＥＴがオンのとき他方はオフするスイッチング動作を行うように駆動電圧を供給する構成としてもよい。なお、一対のスイッチ素子３０３ａ、３０３ｂをバイポーラ素子等で構成し、一対のスイッチ素子の入力にトランス結合回路を備えた構成としてもよい。

バンドパスフィルタ３０４は、例えばアナログフィルタ回路（インダクタンス（Ｌ）とキャパシタンス（Ｃ）の直列回路）（同調回路）で構成される。バンドパスフィルタ３０４は、一対のスイッチ素子３０３ａ、３０３ｂのスイッチング周波数（基本周波数：キャリア周波数ｆ）に同調していると（リアクタンス成分＝０）、スイッチング周波数を通過させ、スイッチング周波数の高調波成分を除去する。スイッチ素子３０３ａ、３０３ｂの出力は矩形波とされ、バンドパスフィルタ３０４の出力に接続する負荷には、矩形波の基本周波数成分が印加される。高調波成分が無視されることから、負荷（アンテナ３０５）には正弦波電流が流れる。なお、Ｄ級増幅器は、理想的には、効率は１００％であるが、ＦＥＴのオン抵抗、スイッチング時間により、効率は下がる。

ベースバンド信号生成器３０１は、同相（In Phase）信号（Ｉ信号）と、Ｉ信号と位相が９０度異なる直交（Quadrature）信号（Ｑ信号）からベースバンド信号を生成する。ベースバンド信号生成器３０１は、生成したＩ信号とＱ信号を１ビット変調器３０２に送信する。

１ビット変調器３０２は、ベースバンド信号生成器３０１からＩ信号とＱ信号を受信する。１ビット変調器３０２は、受信したＩ信号とＱ信号に対して、２次ΔΣ変調器３０２ａ、３０２ｂにおいて、２次のΔΣ変調を行い、２値のシリアル信号をデジタル直交変調部３０２ｃに供給する。

デジタル直交変調部３０２ｃでは、２次ΔΣ変調器３０２ａ、３０２ｂからの出力信号（例えば、＋１、−１の２値）に対して、それぞれ、周波数をデジタル的にアップコンバートする。局部発振器（local oscillator）３０２ｄは、例えばキャリア周波数ｆｃを４逓倍した周波数で駆動され、４×ｆｃの局発信号(local oscillation signal)を生成する。局発信号は、０、＋１、０、−１（１周期（time period）＝１／（４×ｆｃ））の計４サイクル分の波形パタンを１周期（＝１／ｆｃ）としている。ミキサ（デジタル乗算器）３０２ｅは、局発信号とＩ信号（キャリア周波数）をデジタル乗算する（乗算結果は−１、０、１の３値）。ミキサ（デジタル乗算器）３０２ｆは、局発信号を移相器３０２ｇで９０度移相させた信号とＱ信号をデジタル乗算する（乗算結果は−１、０、１の３値）。なお、移相器３０２ｇの遅延器（Ｚ^-1）は、局発信号を１／（４×ｆｃ）（＝９０度）遅延させる。加算器３０２ｈは、ミキサ３０２ｅの出力Ｉとミキサ３０２ｆの出力Ｑを加算する。加算結果は−１と１の２値となる（ミキサ３０２ｅの出力Ｉが値０をとるとき、ミキサ３０２ｆの出力Ｑは−１か１のいずれかであり、足し合わせると、−１又は１となる。ミキサ３０２ｆの出力Ｑが値０をとるとき、ミキサ３０２ｅの出力Ｉは−１か１のいずれかであり、足し合わせると、−１又は１となる）。１ビット変調器３０２の加算器３０２ｈからの２値のパルス列（１周期＝キャリア周波数ｆｃ）はＤ級パワーアンプ３０３の入力に供給される。

Ｄ級パワーアンプ３０３は、１ビット変調器３０２から２値のパルス列を受信し、受信した２値のパルス列を反転したパタンを出力する。Ｄ級パワーアンプ３０３は、増幅した２値のパルス列をバンドパスフィルタ３０４に送信する。

バンドパスフィルタ３０４は、Ｄ級パワーアンプ３０３から出力される２値のパルス列を受け、該２値のパルス列に含まれる所望帯域（キャリア周波数ｆｃ近傍）以外の低周波成分と高周波成分を除去し、キャリア周波数ｆｃのＲＦ（Radio Frequency）信号を生成する。バンドパスフィルタ３０４が生成したキャリア周波数ｆｃのＲＦ信号はアンテナ３０５に伝送される。アンテナ３０５は、バンドパスフィルタ３０４から伝送されたキャリア周波数ｆｃのＲＦ信号を空中に伝播する。

図３の送信機３に用いられる２次ΔΣ変調器３０２ａ、３０２ｂについていくつかの実施形態を以下に説明する。

＜第１の実施形態：２次ΔΣ変調器＞
本発明の第１の実施形態において、２次ΔΣ変調器３０２ａ、３０２ｂの演算方式は、図２Ａに示した方式に従う。

図４Ａは、図３の送信機３における２次ΔΣ変調器３０２ａ、３０２ｂの構成の一例を例示する図である。２次ΔΣ変調器３０２ａ、３０２ｂは同一構成とされ、各々、Ｌ個のアキュムレータ４００ａ−１〜Ｌ（第一群のアキュムレータ）、Ｌ個のアキュムレータ４００ｂ−１〜Ｌ（第二群のアキュムレータ）と、アキュムレータ４００ａ−ｉおよび４００ｂ−ｉ（ｉ＝１,…,Ｌ）の出力をそれぞれ単位時間Ｄ遅延させる遅延器４０１ａ−ｉおよび４０１ｂ−ｉからなる遅延部４０１−ｉ（ｉ＝１,…,Ｌ）と、入力ビット信号ＬＳＢ （ｊ−１）（ｊ＝２,…,Ｌ）を単位時間Ｄの（ｊ−１）倍遅延させる遅延器４０２−（ｊ−１）（ｊ＝２,…,Ｌ）からなる入力遅延調整部４０２と、並列上位ビット処理部４０３と、を備えている。なお、図４Ａの構成は、図２Ａの上位ビット処理部２０３を、並列上位ビット処理部４０３で置き換えた構成とされる。すなわち、第一群のアキュムレータのうちアキュムレータ４００ａ−１には、入力ビット信号ＬＳＢ ０が入力され、アキュムレータ４００ａ−ｉ（ｉ＝２,…,Ｌ）には、入力ビット信号ＬＳＢ ｉ−１を遅延器４０２−（ｉ−１）で単位遅延時間Ｄの（ｉ−１）倍遅延させたビット信号が入力される。アキュムレータ４００ａ−１の繰り上がり入力には０が入力される。アキュムレータ４００ａ−ｉ（ｉ＝１,…,Ｌ−１）の繰り上がり出力は、遅延器４０１ａ−ｉ（ｉ＝１,…,Ｌ−１）を介して、次の段のアキュムレータ４００ａ−（ｉ＋１）（ｉ＝１,…,Ｌ−１）の繰り上がり入力に供給される。アキュムレータ４００ａ−Ｌの繰り上がり出力は、遅延器４０１ａ−Ｌを介して並列上位ビット処理部４０３に第一の繰り上がり入力として入力される。第一群のアキュムレータ４００ａ−ｉ（ｉ＝１,…,Ｌ）から出力される和ビットは、それぞれ、第二群のアキュムレータ４００ｂ−ｉ（ｉ＝１,…,Ｌ）に入力される。アキュムレータ４００ｂ−１の繰り上がり入力には０が入力される。アキュムレータ４００ｂ−ｉ（ｉ＝１,…,Ｌ−１）の繰り上がり出力は、遅延器４０１ｂ−ｉ（ｉ＝１,…,Ｌ−１）を介して次の段のアキュムレータ４００ｂ−（ｉ＋１）（ｉ＝１,…,Ｌ−１）の繰り上がり入力に供給される。アキュムレータ４００ｂ−Ｌの繰り上がり出力は、遅延器４０１ｂ−Ｌを介して並列上位ビット処理部４０３に第二の繰り上がり入力として入力される。

第一群と第二群のアキュムレータ４００ａ−ｉ、４００ｂ−ｉ（ｉ＝１,…,Ｌ）の各アキュムレータは同一構成（図４Ｂ参照）とされる。図４Ｂに示すように、アキュムレータ４００ａ−ｉ、４００ｂ−ｉ（ｉ＝１,…,Ｌ）は、全加算器（フルアダー（Full Adder：ＦＡ））４００２と遅延器（Delay:Ｄ）４００１によって構成されている。図４Ａにおける遅延器４０１ａ−ｉ、４０１ｂ−ｉ（ｉ＝１,…,Ｌ）と、図４Ｂの遅延器４００１は、例えばデータ端子に入力される信号をクロック信号に同期して出力するＤフリップフロップからなる。

全加算器４００２は、図２Ｃと同様に、入力端子Ａ_ＩＮ、Ｂ_ＩＮ、Ｃ_ＩＮを備えている。Ａ_ＩＮには、全加算器４００２の出力端子Ｓ_ＯＵＴからの和ビット出力であって、遅延器（Ｄフリップフロップ）４００１によって遅延された和ビットが入力される。入力端子Ｂ_ＩＮには、入力信号（１ビット）が入力される。繰り上がり入力端子Ｃ_ＩＮには、繰り上がり（キャリー）ビット信号が入力される。全加算器４００２の動作は、図２Ｄと同様とされる。

第一群のアキュムレータ４００ａ−ｉ（ｉ＝１,…,Ｌ）において、全加算器４００２の出力端子Ｓ_ＯＵＴは、Ｄフリップフロップ４００１を介して全加算器４００２の入力端子Ａ_ＩＮに接続されるとともに、それぞれ、第二群のアキュムレータ４００ｂ−ｉ（ｉ＝１,…,Ｌ）の全加算器４００２の入力端子Ｂ_ＩＮに接続される。一方、第二群のアキュムレータ４００ｂ−ｉ（ｉ＝１,…,Ｌ）において、全加算器４００２の出力端子Ｓ_ＯＵＴは、Ｄフリップフロップ４００１を介して全加算器４００２の入力端子Ａ_ＩＮに接続されるが、アキュムレータ４００ｂ−ｉ（ｉ＝１,…,Ｌ）の外部には接続されない。

図４Ａの２次ΔΣ変調器３０２ａ、３０２ｂの動作について以下に説明する。

図４Ａにおいて、入力遅延調整部４０２は、Ｌ−ビットの入力信号（ビット幅がＬの入力信号）の各桁の遅延量を調整した後、それぞれに対応するアキュムレータ４００ａ−１〜４００ａ−Ｌに入力する。アキュムレータ４００ａ−１〜Ｌから出力される和ビットは、それぞれアキュムレータ４００ｂ−１〜Ｌに入力される。

アキュムレータ４００ａ−１〜Ｌ−１から出力される繰り上がりビットは、それぞれ、単位遅延器４０１ａ−１〜Ｌ−１を介して、上位のアキュムレータ４００ａ−２〜Ｌに入力される。最上位のアキュムレータ４００ａ−Ｌの繰り上がり出力は、単位遅延器４０１ａ−Ｌを介して並列上位ビット処理部４０３に入力される。最下位のアキュムレータ４００ａ−１の全加算器４００２の繰り上がり入力Ｃ_ＩＮは、常に０である。

アキュムレータ４００ｂ−１〜Ｌから出力される繰り上がりビットは、それぞれ、単位遅延器４０１ｂ−１〜Ｌ−１を介して上位のアキュムレータ４００ｂ−２〜Ｌに入力される。最上位のアキュムレータ４００ｂ−Ｌの繰り上がり出力は、単位遅延器４０１ｂ−Ｌを介して、並列上位ビット処理部４０３に入力される。最下位のアキュムレータ４００ｂ−１の全加算器４００２の繰り上がり入力Ｃ_ＩＮは常に０である。アキュムレータ４００ａ−１〜Ｌ、および、アキュムレータ４００ｂ−１〜Ｌの繰り上がり信号の出力は、遅延部４０１−１〜Ｌで設定された遅延量に基づいて遅延され、上位（次の段）のアキュムレータに入力される。これにより、演算の繰り上がりによる伝搬遅延が無効化されて高速動作が可能となる。

なお、図４ＡのＬ個の遅延部４０１−１〜Ｌにおいて、各アキュムレータ間の遅延は、Ｄフリップフロップ１個としているが、遅延時間（Ｄフリップフロップの個数）に関して特に制限はない。なお、高速動作に支障は出るが、遅延を０としてもよい。この遅延部４０１−１〜Ｌの遅延量は、入力遅延調整部４０２と密接に関係しており、遅延部４０１−１〜Ｌの遅延量と、入力信号とが同期するように、入力遅延調整部４０２における各桁（ＬＳＢ ０〜ＬＳＢ Ｌ−１）の遅延が設定される。

なお、Ｌ−ビットの入力信号の値は、上記アキュムレータの構成に適合するために、負の符号がないオフセットバイナリ形式を用いる。ただし、入力信号はオフセットバイナリ形式に限定されず、負の符号を持つ形式も考えられる。その場合は、アキュムレータ４００ａ−１〜４００ａ−Ｌに入力する信号をオフセットバイナリ形式で一旦入力した上で、第一の繰り上がり入力の値から、入力でオフセットした分を常に引いておく処理が行われる。

並列上位ビット処理部４０３は、アキュムレータ４００ａ−Ｌと４００ｂ−Ｌの繰り上がり出力を第一、第二の繰り上がり入力として入力し、１ビットの量子化出力を出力する。

図５は、図４Ａの並列上位ビット処理部４０３の構成例を例示する図である。図５を参照すると、並列上位ビット処理部４０３は、第一乃至第Ｍの加算・判定処理部５００−１〜Ｍと、第一のセレクタ５０１ａと、第二のセレクタ５０１ｂと、遅延器５０２と、を備えている。なお、図５において、破線で囲んだ「繰り上がり」からの「第一」、「第二」は、図４Ａのアキュムレータ４００ａ−Ｌと４００ｂ−Ｌから遅延器４０１ａ−Ｌと遅延器４０１ｂ−Ｌを介してそれぞれ出力される第一、第二の繰り上がり出力を表している。並列上位ビット処理部４０３は、第一の繰り上がり出力、第二の繰り上がり出力を、第一の繰り上がり入力、第二の繰り上がり入力として入力する。

第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々は、
第一の繰り上がり入力、
第二の繰り上がり入力、
第一の状態入力、および、
第二の状態入力、
を入力とする。

そして、第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々は、内部で加算・判定処理を行った結果、
量子化出力、
第一の状態出力、および、
第二の状態出力
を出力する。

なお、第一乃至第Ｍの加算・判定処理部５００−１〜Ｍにおいて、第一の繰り上がり入力と、第二の繰り上がり入力は、図４Ａのアキュムレータ４００ａ−Ｌと４００ｂ−Ｌから、遅延器４０１ａ−Ｌと、４０１ｂ−Ｌを介して入力される第一、第二の繰り上がりが共通に入力される。

第一乃至第Ｍの加算・判定処理部５００−１〜Ｍに入力される第一の状態入力と第二の状態入力の値の組は、Ｍ個の加算・判定処理部５００−１〜Ｍ同士で、互いに異なるように設定される。

第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々から出力される第一の状態出力と第二の状態出力は、第一のセレクタ５０１ａに入力される。

第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々から出力される量子化出力は、第二のセレクタ５０１ｂに入力される。

第一のセレクタ５０１ａは、制御信号（選択制御信号）を基に、複数組の入力信号（Ｍ組の第一の状態出力と第二の状態出力）から、１組を選択して出力する。

第二のセレクタ５０１ｂは、制御信号（選択制御信号）を基に、複数の入力信号（Ｍ個の量子化出力）から１つの信号を選択して出力する。

第一のセレクタ５０１ａおよび第二のセレクタ５０１ｂの制御信号として、第一のセレクタ５０１ａからの出力信号（第一のセレクタ５０１ａで選択された組の第一の状態出力と第二の状態出力）を、遅延器５０２において、１クロック遅延させた信号が用いられる。なお、遅延器５０２は、例えばＤフリップフロップ（Ｄ−ＦＦ）といった遅延器によって実現される。

また、第一のセレクタ５０１ａと第二のセレクタ５０１ｂと遅延器５０２は、所望の量子化出力のビットレートと同じ周波数のクロックで動作する。

第一のセレクタ５０１ａと第二のセレクタ５０１ｂの前段に位置する加算・判定処理部５００−１〜Ｍに関して、動作周波数（あるいは動作周期）に特に規定はない。例えば第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの演算時間は、量子化出力のビットレートと同じ周期以内に収まる必要はない。例えば第一乃至第Ｍの加算・判定処理部５００−１〜Ｍは、その内部にＤフリップフロップを挿入したり、あるいは、所望の量子化出力のビットレートのクロック周波数に対して分周したクロックを用いてもよい。

第一乃至第Ｍの加算・判定処理部５００−１〜Ｍから出力された第一、第二の状態出力を基に、Ｍ組の状態入力として、どれが正しい値の組であったかを、後から判断する。これにより、第一、第二のセレクタ５０１ａ、５０１ｂにおいて、正しい状態入力から得られた量子化出力と状態出力を選択し続けることができる。その結果、正しい量子化出力の結果が、所望のビットレートで得られる。

図６は、図５の第一乃至第Ｍの加算・判定処理部５００−１〜Ｍを説明する図である。加算・判定処理部５００−１〜Ｍは、第一の加算器６０１ａと、第二の加算器６０２ｂと符号判定部６００とを備えている。符号判定部６００は、第二の状態入力を入力として、その値の符号判定を行い、判定結果（２値）を量子化出力として、シリアル出力する。

第一の加算器６０１ａは、第一の状態入力と、第一の繰り上がり入力と、符号判定部６００の出力を入力として、それらの和差算（加減算）：
（第一の状態入力）＋（第一の繰り上がり入力）-（符号判定部６００の出力）
を行い、演算結果を、第一の状態出力として出力するとともに第二の加算器６０１ｂへの入力として供給する。

第二の加算器６０２ｂは、第二の状態入力と、第二の繰り上がり入力と、第一の加算器６０１ａの出力（演算結果）と、符号判定部６００の出力を入力として、それらの和差算（加減算）：
（第二の状態入力）＋（第二の繰り上がり入力）＋（第一の加算器６０１ａの出力）-（符号判定部６００の出力）、
を行い、演算結果を、第二の状態出力として出力する。第一の加算器６０１ａ、第二の加算器６０１ｂにマイナスとして入力される符号判定部６００の出力を、２の補数で入力し、第一の加算器６０１ａ、第二の加算器６０１ｂで、符号判定部６００の出力を加算演算するようにしてもよい。

なお、図６において、第一の状態入力および第二の状態入力の値や、それらの値の組（Ｍ組）の決定の仕方に関しては、ここでは説明していない。以下では、第一乃至第Ｍの加算・判定処理部５００−１〜Ｍにおいて、第一の状態入力および第二の状態入力の値等に関して、どのようにして導き出されるかという原理から説明する。

図７Ａは、図２Ｂを参照して比較例として説明した上位ビット処理部２０３（並列処理を行わず、高速動作は望めない）を説明する図である。図７Ａを参照すると、上位ビット処理部２０３の構成において、遅延を含むフィードバックパスを分断することによって、図６の構成における第一の状態入力および第二の状態入力の値が導かれる。

図６の加算・判定処理部５００−１〜Ｍにおいて、図７Ａの加算器２０３１の出力から加算器２０３１の入力へのフィードバックパス２０３６は、加算器６０１ａへの第一の状態入力と加算器６０１ａからの第一の状態出力に分断されている。また、図６の加算・判定処理部５００−１〜Ｍにおいて、図７Ａの遅延器２０３２は削除されている。

図６の加算・判定処理部５００−１〜Ｍにおいて、図７Ａの加算器２０３３の出力から加算器２０３３の入力へのフィードバックパス２０３７は、加算器６０１ｂへの第二の状態入力と、加算器６０１ｂからの第二の状態出力に分断されている。また、図６の加算・判定処理部５００−１〜Ｍにおいて、図７Ａの遅延器２０３４は削除されている。

よって、図６において、第一の状態入力および第一の状態出力は、図７Ａの加算器２０３１の出力結果と一致している、

また、図６において、第二の状態入力および第二の状態出力は、図７Ａの加算器２０３３の出力結果と一致している。

以上のことから、図６の構成において、第一の状態入力および第一の状態出力と、第二の状態入力および第二の状態出力と、対応するノードがとり得る値をシミュレーションにおいて確認する。その上で、第一の状態入力および第一の状態出力と、第二の状態入力および第二の状態出力と対応するノードがとり得る値のすべての組を、第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの第一の状態入力および第二の状態入力として用いる。

こうすることによって、図７Ａの上位ビット処理部２０３で起こり得る演算のすべてを網羅することが可能となる。図６において、加算器６０１ａへの第一の状態入力と、加算器６０１ａからの第一の状態出力は−１、０、＋１の３通り、加算器６０１ｂへの第二の状態入力と加算器６０１ｂからの第二の状態出力は−７〜＋５の１３通りとされる。この結果を、図７Ａの上位ビット処理部２０３に、第一の状態入力／出力、第二の状態入力／出力として示している。

図５において、第一、第二のセレクタ５０１ａ、５０１ｂが、正しい状態入力を選択し続けることで、高速に量子化出力を得ることが可能となる。

図７Ｂは、図６の加算・判定処理部５００−１〜Ｍの具体例を説明する図である。第一の状態入力および出力が取り得る値は、−１、０、１の３通り、第二の状態入力および出力が取り得る値は、−７〜＋５の整数値で１３通りとなっている。このため、加算・判定処理部５００−１〜Ｍにおける状態入力の組Ｍは、Ｍ＝３×１３＝３９通りとなる。３９個の加算・判定処理部５００−１〜３９によって、高速動作が実現される。

図８は、図６の加算・判定処理部５００−１〜Ｍの動作を説明する図である。なお、説明を簡易化するため、状態入力の組をＭ＝４と設定する。また、開始時は、状態１が正しい状態とする（一番初めは、状態入力として状態１が正しいと分かっている）。

初めのクロックサイクルにおいて、４つの状態入力に対応した加算・判定処理部５００−１〜４の演算が開始され、その結果を待たずして、２番目クロックサイクルにおいて、次の４つの状態入力に対応した加算・判定処理部５００−１〜Ｍの演算を行う。

上記並列動作を行う中で、あるクロックサイクルＴ_ｎの時に、初めのクロックサイクルで開始した加算・判定処理部５００−１〜Ｍの状態１に対応する出力結果が得られ、それが、状態３、且つ、量子化出力が１であったとする。

この時、量子化出力としては１がそのまま出力され、更に、２番目のクロックサイクルで開始した４つの状態入力に対応した加算・判定処理部５００−１〜Ｍの出力結果として、状態３に対応する演算の結果が選択されるように設定される。これらの処理を逐次的に行うことによって、加算・判定処理部５００−１〜Ｍの演算時間に依らず、クロックサイクルごとに、量子化出力の結果が得られる。

＜第二の実施形態の２次ΔΣ変調器＞
前述した第一の実施形態の２次ΔΣ変調器３０２ａ（３０２ｂ）は、図２Ａの構成に基づいている。２次ΔΣ変調器が、図２Ａと異なる場合、図６に示した加算・判定処理部５００−１〜Ｍの構成に変更が生じる。加算・判定処理部５００−１〜Ｍの変更例を第二の実施形態として説明する。

図９は、良く知られた２次ΔΣ変調器の基本的な構成の１つを例示する図ある。図９の２次ΔΣ変調器２１０Ａと、図２Ａの２次ΔΣ変調器２１０との違いは、２次ΔΣ変調器２１０Ａでは、入力信号（ｉｎ）に対して量子化出力（ｏｕｔ）が遅延なく得られることである。すなわち、２次ΔΣ変調器２１０Ａにおいて、図２Ａにおける後段の加算器２１３と符号判定部２１５の間には遅延器２１４は挿入されていない。遅延器２１４は、後段の加算器２１３の出力と符号判定部２１５の入力との接続点と、加算器２１３の入力の間に挿入されている。また、図９では、符号判定部２１５の出力を遅延器２１６で遅延させた信号が前段の加算器２１１と後段の加算器２１３に入力されている。入力ｉｎ（複数ビットパラレル入力）、出力ｏｕｔ（１ビットシリアル出力）の値をＸ_ｉｎ、Ｘ_ｏｕｔ、符号判定部２１５の量子化雑音をＥとすると、
X_out = X_in + (1 - Z^-1)²E
で与えられる。

図９の構成に対応する２次ΔΣ変調器は、前記第一の実施形態の図４Ａの構成とされ、第二の実施形態の並列上位ビット処理部４０３は、前記第一の実施形態の図５の構成とされる。ただし、図９の構成に対応する２次ΔΣ変調器において、図５の第一乃至第Ｍの加算・判定処理部５００−１〜Ｍは、図６の構成と相違している。

図１０Ａは、図９の構成に対応する比較例の上位ビット処理部２０３の変更例を説明する図である。上位ビット処理部２０３Ａは、符号判定部２０３５の出力から加算器２０３１の入力へのフィードバックパス２０３８にＤフリップフロップ２０３９が挿入されている。

図１０Ｂに示す第一乃至第Ｍの加算・判定処理部５００−１〜Ｍは、図１０Ａにおいて、遅延を含むフィードバックを分断することによって導かれる。

第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々において、図１０Ａにおける加算器２０３１の出力から加算器２０３１の入力へのフィードバックパス２０３６は、加算器１００１ａへの第一の状態入力と、加算器１００１ａからの第一の状態出力に分断される。また、図１０Ｂでは、図１０Ａの遅延器２０３２は削除されている。

また、第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々において、図１０Ａにおける加算器２０３３の出力から加算器２０３３の入力へのフィードバックパス２０３７は、第二の加算器１００１ｂへの第二の状態入力と加算器１００１ｂからの第二の状態出力に分断される。また、図１０Ｂでは、図１０Ａの遅延器２０３４は削除されている。

第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々において、第二の状態入力と、第二の加算器１００１ｂの入力（-）との間には、符号判定部１０００ｂが配置されている。符号判定部１０００ｂは、第二の状態入力を入力して第二の状態入力の符号判定結果（１ビット）を第二の加算器１００１ｂの入力（-）に供給する。

第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々において、第一の符号判定部１０００ａと第二の符号判定部１０００ｂと第一の加算器１００１ａと第二の加算器１００１ｂを備えており、第二の符号判定部１０００ｂは、第二の状態入力を入力として、その値の符号判定を行い、結果を第一の加算器１００１ａおよび第二の加算器１００１ｂに出力する。

第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々において、第一の加算器１００１ａは、第一の状態入力、第一の繰り上がり入力、第一の符号判定部１０００ａの出力を入力として、和差演算を行い、その結果を第一の状態出力および第二の加算器１００１ｂの入力に出力する。

第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々において、第二の加算器１００１ｂは、第一の加算器１００１ａの出力、第二の状態入力、第二の繰り上がり入力、第一の符号判定部１０００ａの出力を入力として、和差演算を行い、その結果を第二の状態出力及び、第一の符号判定部１０００ａの入力として出力する。第一の符号判定部１０００ａは、第二の加算器１００１ｂの出力を入力として、その値の符号判定を行い、結果を量子化出力として出力する。

なお、第一乃至第Ｍの加算・判定処理部５００−１〜Ｍにおける、第一の状態入力の値および第二の状態入力の値の決定方針に関して以下に御説明する。

第二の実施形態において、第一乃至第Ｍの加算・判定処理部５００−１〜Ｍは、図１０Ａに示した上位ビット処理部２０３Ａにおける、遅延を含むフィードバックを分断することによって導かれている。

前記第一の実施形態と同様に、図１０Ａの構成で取り得る第一の状態入力／出力と、第二の状態入力／出力の値の組を予め定められたシミュレーションで確認した上で、それらを網羅するように、第一の状態入力の値と第二の状態入力の値の組を決定する。

＜２次ΔΣ変調器の変形例＞
さらに、２次ΔΣ変調器としては、図２Ａや図９の構成以外にも、図１１の構成が知られている。図１１の２次ΔΣ変調器は、図２Ａの遅延器２１２を第一の加算器２１１の出力と第二の加算器２１３の入力の間に挿入し、符号判定部２１５の出力を第一の加算器２１１に入力するとともに、符号判定部２１５の出力の２倍した値を第二の加算器２１３の入力に供給する。入力ｉｎ（複数ビットパラレル入力）、出力ｏｕｔ（１ビットシリアル出力）の値をＸ_ｉｎ、Ｘ_ｏｕｔ、符号判定部２１５の量子化雑音をＥとすると、
X_out = (Z^-1)²X_in + (1 - Z^-1)²Eで与えられる。

図１２Ａは、図１１の構成に対応する比較例の上位ビット処理部２０３の変更例を説明する図である。上位ビット処理部２０３Ｂは、符号判定部２０３５の出力から加算器２０３３の入力へのフィードバックパス２０３８に２倍回路２０４０が挿入されている。２倍回路２０４０は１ビット左シフトするシフタで構成してもよい。第二の繰り上がりは遅延器２０４１で１クロック遅延されて加算器２０３３のマイナス入力に入力される。この遅延器２０４１は、遅延器２０３４で遅延され２倍回路２０４０で２倍された加算器２０３３の出力と、第二の繰り上がりと同一タイミングで加算器２０３３に入力させるものである。

図１２Ｂは、図１１に対応した第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの構成を例示する図である。第一乃至第Ｍの加算・判定処理部５００−１〜Ｍは、符号判定部１２００と第一の加算器１２０１ａと第二の加算器１２０１ｂと遅延器１２０２によって構成されている。

符号判定部１２００は、第二の状態入力を入力として、その値の符号判定を行い、結果を量子化出力として出力する。第一の加算器１２０１ａは、第一の状態入力と第一の繰り上がり入力と符号判定部１２００の出力を入力として、それらの和差演算を行い、結果を第一の状態出力として出力する。

第二の加算器１２０１ｂは、第一の状態入力と、第二の状態入力と、遅延器１２０２によって遅延した第二の繰り上がり入力と、符号判定部１２００の出力を２倍回路１２０３で２倍した値を入力として、それらの和差演算を行い、結果を第二の状態出力として出力する。

図１２Ｂの第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々において、図１２Ａにおける加算器２０３１の出力から加算器２０３１の入力へのフィードバックパス２０３６は、第一の加算器１２０１ａへの第一の状態入力と、第一の加算器１２０１ａからの第一の状態出力に分断される。図１２Ｂでは、図１２Ａの遅延器２０３２は削除されている。

また、図１２Ｂの第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々において、図１２Ａにおける第二の加算器２０３３の出力から第二の加算器２０３３の入力へのフィードバックパス２０３７は、第二の加算器１２０１ｂへの第二の状態入力と、第二の加算器１２０１ｂからの第二の状態出力に分断される。また、図１２Ｂでは、図１２Ａの遅延器２０３４は削除されている。

第一乃至第Ｍの加算・判定処理部５００−１〜Ｍの各々において、第二の繰り上がりと、第二の加算器１２０１ｂの入力との間には、遅延器１２０２が挿入されている。

第二の状態入力と、第二の加算器１２０１ｂの入力（-）との間には、符号判定部１２００が配置されている。符号判定部１２００は、第二の状態入力を入力して第二の状態入力の符号判定結果（１ビット）を第二の加算器１００１ｂの入力（-）に供給する。

図１２Ｂで示される加算・判定処理部５００−１〜Ｍにおける、第一の状態入力の値および第二の状態入力の値の決定方針に関して説明する。前記第一の実施形態と同様に、図１２Ａの構成で取り得る第一の状態入力／出力と第二の状態入力／出力の値の組を予めシミュレーションで確認した上で、それらを網羅するように、第一の状態入力の値と第二の状態入力の値の組を決定する。

なお、２次ΔΣ変調器の構成は、図２Ａや図９や図１１に制限されるものでないことは勿論である。２次ΔΣ変調器の他の構成においても、同様の変形を行うことによって、加算・判定処理部を導くことが可能であり、それらの構成に関しても、本実施形態は適用可能である。

前記第一の実施形態と前記第二の実施形態において、メインの演算ブロックであるアキュムレータ４００ａ−１〜Ｌ、４００ｂ−１〜Ｌや、並列上位ビット処理部４０３の動作速度を抑制することで、全体としての高速動作を実現するタイムインタリーブを適用することが可能である（非特許文献１、２参照）。

＜第三の実施形態＞
第三の実施形態としてタイムインタリーブを適用した場合を説明する。図１３は、タイムインタリーブを含んだ２次ΔΣ変調器の概要を説明する図である。２Ｌ個のタイムインタリーブドアキュムレータ（Ｔｉｍｅ Ｉｎｔｅｒｌｅａｖｅｄ−Ａｃｃｕｍｕｌａｔｏｒ：ＴＩ−Ａ）１３００ａ−１〜Ｌ、１３００ｂ−１〜Ｌと遅延部１３０１と入力遅延調整部１３０２と、ＴＩ−並列上位ビット処理部１３０３と、デマルチプレクサ部（Ｄｅｍｕｘ部）１３０４と、マルチプレクサ部（ｍｕｘ部）１３０５を備えている。

図１３の２次ΔΣ変調器は、その動作に関して、図４Ａを参照して説明した前記第１の実施形態と共通する点が多い。このため、以下では、主に、図４Ａとの相違点について説明する。図４Ａとの相違点は、例えば以下の通りである。

・アキュムレータ４００ａ−１〜Ｌ、アキュムレータ４００ｂ−１〜Ｌが、ＴＩ−アキュムレータ１３００ａ−１〜Ｌ、ＴＩ−アキュムレータ１３００ｂ−１〜Ｌに置き換えられている。
・並列上位ビット処理部４０３が、タイムインタリーブド（ＴＩ）−並列上位ビット処理部１３０３に置き換えられている。
・入力信号の各桁の信号を１：Ｎに、デマルチプレクス処理（Ｄｅｍｕｘ）を行うＤｅｍｕｘ部１３０４を備えている。
・ＴＩ−並列上位ビット処理部１３０３の出力信号を、Ｎ：１にマルチプレクスして出力するｍｕｘ部１３０５を備えている。

入力のサンプル周波数および出力のビットレートをｆ×Ｎとした時、前記第一、第二の実施形態では（図４Ａの場合）、他のブロックの動作周波数もｆ×Ｎを必要とする。

これに対して、第三の実施形態の場合、Ｄｅｍｕｘ部１３０４とｍｕｘ部１３０５間にある機能（ＴＩ−アキュムレータ１３００ａ−１〜Ｌ、１３００ｂ−１〜Ｌ、遅延部１３０１、入力遅延調整部１３０２、ＴＩ−並列上位ビット処理部１３０３）の動作周波数はｆとなり、タイムインタリーブのチャネル数Ｎを増やすと、動作周波数は緩和される。これによって、設計の自由度が増し、全体として高速動作を実現しやすくなる。

次に図１４を参照して、ＴＩ−アキュムレータ１３００ａ−１〜Ｌ、１３００ｂ−１〜Ｌについて説明する。なお、ＴＩ−アキュムレータ１３００ａ−ｉ、１３００ｂ−ｉ（ｉ＝１,…,Ｌ）は下からｉ番目の階層に対応する。

ＴＩ−アキュムレータ１３００ａ−１〜Ｌ、１３００ｂ−１〜Ｌは、Ｎ個の全加算器（ＦＡ）１４００−１〜Ｎと、遅延器（Ｄ）１４０１を備えている。

入力は、Ｄｅｍｕｘ部１３０４によってＮチャネルに束ねられた入力信号：
ＩＮ_ｉ＝［ｉｎ_ｉ，１，ｉｎ_ｉ，２，…，ｉｎ_ｉ，Ｎ］
と、Ｎチャネルのｐ繰り上がり入力：
Ｃｉ＝［ｃ_ｉ，１，ｃ_ｉ，２，…，ｃ_ｉ，Ｎ］
である。

出力は、Ｎチャネルの和ビット：
Ｓ_ｉ＝［ｓ_ｉ，１，ｓ_ｉ，２，…，ｓ_ｉ，Ｎ］
とＮチャネルの繰り上がり出力：
Ｃ_ｉ＋１＝［ｃ_{ｉ＋１，１}，ｃ_{ｉ＋１，２}，…，ｃ_{ｉ＋１，Ｎ}］
である。

全加算器１４００−１〜Ｎは、加算結果に関して、カスケード接続されている。具体的には、全加算器１４００−ｋ（ｋ＝１,…,Ｎ−１）から出力される和ビットＳ_ｉ，ｋは、全加算器１４００−ｋ＋１の入力として用いられる。最終段の全加算器１４００−Ｎから出力される和ビットＳ_ｉ，Ｎは遅延器１４０１で１クロック遅延した後、次のクロックにおいて、初段の全加算器１４００−１の入力として用いられる。

また、ｋ段目の全加算器１４００−ｋ（ｋ＝１,…,Ｎ）の入力は、上記以外にも、各々入力信号から得られる値であるｉｎ_ｉ，ｋとｃ_ｉ，ｋが入力ビットとして用いられ、これらの３ビット入力に対して、和ビットｓ_ｉ，ｋと繰り上がりビットｃ_{ｉ＋１，ｋ}が出力される。

ＴＩ−アキュムレータ１３００ａ−ｉ（ｉ＝１,…,Ｌ）からは、和ビットｓ_ｉ，ｋをすべて束ねたものがＮ個のチャネルの出力和ビットＳ_ｉとして出力される。

また、ＴＩ−アキュムレータ１３００ａ−ｉ（ｉ＝１,…,Ｌ）からは、繰り上がりビットｃ_{ｉ＋１，ｋ}を束ねたものがＮ個のチャネルの出力繰り上がりビットＣ_ｉ＋１として出力される。

図１５は、図１３のＴＩ−並列上位ビット処理部１３０３の構成を説明する図である。図１５を参照すると、Ｔｉ−並列上位ビット処理部１３０３は、Ｍ×Ｎ個の加算・判定処理部１５００−ｉ−ｊ（ｉ＝１,…,Ｍ、ｊ＝１,…,Ｎ）と、Ｎ個の繰り上がりブロック（Ｂ）１５０１−１〜Ｎと、Ｍ個の量子化出力ブロック（Ｂ）１５０４−１〜Ｍと、第一のセレクタ１５０２ａと、第二のセレクタ１５０２ｂと、遅延器１５０３を備える。

なお、加算・判定処理部１５００−ｉ−ｊ（ｉ＝１,…,Ｍ、ｊ＝１,…,Ｎ）に関しては、前記第一、第二の実施形態において用いられた加算・判定処理部（図７Ｂ、図１０Ｂ、図１２Ｂ等参照）と同様のものが用いられることから、その内部の説明は省略する。また、Ｍ組の状態入力の決定方法に関しても、前記第一、第二の実施形態と同様であるため、説明は省略する。以下、図１５の動作について説明する。

加算・判定処理部１５００−ｉ−ｊ（ｉ＝１,…,Ｍ、ｊ＝１,…,Ｎ）は、入力されるＭ種類の状態ごとに、Ｎ列（段）の加算・判定処理部備えている。１列目のＭ個の加算・判定処理部１５００−１−１〜１５００−Ｍ−１、２列目のＭ個の加算・判定処理部を１５００−１−２〜１５００−Ｍ−２・・・、Ｎ列目のＭ個の加算・判定処理部１５００−１−Ｎ〜１５００−Ｍ−Ｎを有する。

１列目のＭ個の加算・判定処理部１５００−１−１〜１５００−Ｍ−１は、繰り上がりブロック１５０１−１から出力される第一の繰り上がり入力と第二の繰り上がり入力を共通に入力し、予め決められた異なるＭ組の第一の状態入力と第二の状態入力を入力とする。加算・判定処理部１５００−１−１〜１５００−Ｍ−１は内部演算の結果、量子化出力と、第一の状態出力と第二の状態出力を出力する。この時、量子化出力は、予め決められたＭ組の状態入力に対応して割り当てられた、Ｍ個の量子化出力ブロック１５０４−１〜Ｍに各々入力される。また、第一の状態出力および第二の状態出力は、２列目の加算・判定処理部１５００−１−２〜１５００−Ｍ−２に各々入力される。

ｋ（ｋ：２〜Ｎ−１の整数）列目のＭ個の加算・判定処理部１５００−１−ｋ〜１５００−Ｍ−ｋは、繰り上がりブロック１５０１−ｋから出力される第一の繰り上がり入力と第二の繰り上がり入力を共通に入力し、（ｋ−１）列目から出力される第一の状態出力と第二の状態出力（ｋ列目の各々第一の状態入力、第二の状態入力に対応）を入力する。加算・判定処理部１５００−１−ｋ〜１５００−Ｍ−ｋは、内部演算の結果、量子化出力、第一の状態出力および第二の状態出力を出力する。この時、量子化出力は、予め決められたＭ組の状態入力に対応して割り当てられた、Ｍ個の量子化出力ブロック１５０４−１〜Ｍに各々入力される。また、第一の状態出力および第二の状態出力は、（ｋ＋１）列目のＭ個の加算・判定処理部１５００−１−（ｋ＋１）〜１５００−Ｍ−（ｋ＋１）に各々入力される。

Ｎ列目の加算・判定処理部１５００−1−Ｎ〜１５００−Ｍ−Ｎは、繰り上がりＢ−Ｎから出力される第一の繰り上がり入力と第二の繰り上がり入力を共通に入力し、（Ｎ−１）列目の加算・判定処理部１５００−1−（Ｎ−１）〜１５００−Ｍ−（Ｎ−１）から出力される第一の状態出力と第二の状態出力（Ｎ列目の各々第一の状態入力、第二の状態入力に対応）を入力する。

この時、量子化出力は、予め決められたＭ組の状態入力に対応して割り当てられた、Ｍ個の量子化出力ブロック１５０４−１〜Ｍに各々入力される。また、Ｎ列目の加算・判定処理部１５００−1−Ｎ〜１５００−Ｍ−Ｎから出力される第一の状態出力および第二の状態出力は、第一のセレクタ１５０２ａに入力される。

なお、この構成において、加算・判定処理部の各段においてＤフリップフロップ等の遅延器を置くことが可能である。加算・判定処理部の各段においてＤフリップフロップを配置することによって、複数の加算・判定処理部にかかる演算時間を、１つの加算・演算処理部に１クロックと分割することが可能である。

この遅延器の配置によって、繰り上がりブロック１５０１−１〜Ｎと量子化出力ブロック１５０４−１〜Ｍが影響を受けるが、その詳細は後述する。

量子化出力ブロック１５０４−ｉ（ｉ＝１，…，Ｍ）は、初期のＭ組の状態入力に応じて割り当てられており、例えば図１７に示されるように、各々のＮ個加算・判定処理部１５００−ｉ−１，…，１５００−ｉ−Ｎの量子化出力を入力として、Ｎチャネルに束ねた信号を第二のセレクタ１５０２ｂに出力する。

第一のセレクタ１５０２ａは制御信号を基に、Ｍ組の第一、第二の状態出力の中から、１つの状態出力を選択する。第二のセレクタ１５０２ｂも同様に、制御信号を基に、Ｍ組の量子化出力Ｂから出力されたＮチャネルの信号の中から、１組のＮチャネルのＴＩ−量子化出力信号を選んで出力する。

第一のセレクタ１５０２ａおよび第二のセレクタ１５０２ｂの制御信号としては、第一のセレクタ１５０２ａの出力信号を遅延器１５０３で１クロック遅延させた信号が用いられる。

図１６は、図１５の繰り上がりブロック（Ｂ）１５０１−１〜Ｎを説明する図である。図１６を参照して、繰り上がりブロック（Ｂ）１５０１−１〜Ｎにおける第一の繰り上がり入力信号と第二の繰り上がり入力信号の処理について説明する。

ＴＩ−並列上位ビット処理部１３０３の入力信号である、Ｎチャネル分の第一の繰り上がり入力：
ＣＡ＝［ＣＡ_１，ＣＡ_２，…，ＣＡ_Ｎ］
と、Ｎチャネル分の第二の繰り上がり入力：
ＣＢ＝［ＣＢ_１，ＣＢ_２，…，ＣＢ_Ｎ］
において、各々のｋ（ｋ＝１,…,Ｎ）番目の信号ＣＡ_ｋ、ＣＢ_ｋを繰り上がりブロック１５０１−ｋの第一の繰り上がり入力および第二の繰り上がり入力とする。

なお、図１５の遅延器１５０３は、Ｄフリップフロップといった遅延器によって実現され、また、第一のセレクタ１５０２ａと第二のセレクタ１５０２ｂと遅延器１５０３は、所望のＴＩ−量子化出力のビットレート（図１３におけるｆ）と同じ周波数のクロックで動作する。加算・判定処理部１５００−ｉ−ｊ（ｉ＝１,…,Ｍ、ｊ＝１,…,Ｎ）に関しては、特に規定はなく、その演算時間も、ＴＩ−量子化出力のビットレートと同じ周期以内に収まる必要はない。

＜変形例＞
加算・判定処理部１５００−ｉ−ｊ（ｉ＝１,…,Ｍ、ｊ＝１,…,Ｎ）は、いずれかにＤフリップフロップを配置したり、所望の量子化出力のビットレートのクロック周波数に対して分周したクロックを用いたりしてもよい。以下に一例を説明する。

図１８は、第三の実施形態の変形例を説明する図である。図１８を参照すると、図１５で示されたＴＩ−並列上位ビット処理部１３０３の構造において、状態入力の組（Ｍ組）ごとに構成された加算・判定処理部の出力ごとにＤフリップフロップを配置した上、図１８の回路のすべてを、ＴＩ−量子化出力のビットレートｆと同じ周波数のクロックで動作される場合の構成例を例示する図である。繰り上がりブロック１５０１−１〜Ｎおよび量子化出力ブロック１５０４−１〜Ｍは、例えば図１９、図２０のような構成とされる。

繰り上がりブロック１５０１−１〜Ｎに関しては、図１９に示すように、繰り上がりＢ−ｋ（ｋ＝２,…,Ｎ）の信号は、（ｋ−１）分のＤフリップフロップによって遅延され、対応する加算処理判定部１５００−ｉ−ｊ（ｉ＝１,…,Ｍ、ｊ＝２,…,Ｎ）に入力される。

量子化出力ブロック１５０４−１〜Ｍは、図２０に示すように、ｋ段目（ｋは１,…,Ｎ−１の整数）の量子化出力の信号は（Ｎ−ｋ）個のＤフリップフロップによって遅延させてから信号を束ねる（パラレルに出力する）。

これらの操作によって、加算・判定処理部に要求される演算時間が大幅に緩和されて、その結果、全体として高速動作が実現される。

なお、上記非特許文献１、２の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

なお、上記した実施形態は、例えば以下のように付記される（ただし、以下に制限されない）。

（付記１）
入力ビット信号を入力とする第一のアキュムレータと、
前記第一のアキュムレータの和ビット出力を入力とする第二のアキュムレータと、
前記第一および第二のアキュムレータからの第一および第二の繰り上がり出力を第一および第二の繰り上がり入力として入力し、量子化出力を出力する並列上位ビット処理部と、
を少なくとも備え、
前記並列上位ビット処理部は、
各々が、前記第一および第二の繰り上がり入力と、第一および第二の状態入力とを入力とし、量子化出力と、第一および第二の状態出力とを出力とする第一乃至第Ｍ（Ｍは２以上の整数）の加算・判定処理部と、
前記第一乃至第Ｍの加算・判定処理部から出力されるＭ組の前記第一および第二の状態出力を入力とし、制御信号に基づき一つの組を選択して出力する第一のセレクタと、
前記第一乃至第Ｍの加算・判定処理部から出力されるＭ個の量子化出力を入力とし、前記制御信号に基づき、一つの量子化出力を選択して出力する第二のセレクタと、
を備え、前記第一のセレクタと前記第二のセレクタにおける前記制御信号として、前記第一のセレクタの出力を用いる、ことを特徴とする２次デルタシグマ変調器。

（付記２）
前記加算・判定処理部は、
少なくとも、前記第一の状態入力と前記第一の繰り上がり入力とを入力とし、演算結果である前記第一の状態出力を出力する第一の加算器と、
少なくとも、前記第二の状態入力と前記第二の繰り上がり入力とを入力とし、演算結果である前記第二の状態出力を出力する第二の加算器と、
前記第二の状態入力又は前記第二の出力状態を入力とし、入力した信号の値の符号判定結果を出力する符号判定部と、
を備え、
前記符号判定部の出力を前記加算・判定処理部の量子化出力としてなる、ことを特徴とする付記１に記載の２次デルタシグマ変調器。

（付記３）
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、前記符号判定部の出力を入力とし、入力した前記第一の状態入力、前記第一の繰り上がり入力、および前記符号判定部の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力、前記第二の繰り上がり入力に加えて、前記第一の加算器からの前記第一の状態出力と、前記符号判定部の出力とを入力とし、
前記第二の状態入力、前記第二の繰り上がり入力、前記第一の状態出力、および前記符号判定部の出力に基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記２に記載の２次デルタシグマ変調器。

（付記４）
前記加算・判定処理部は、
前記第二の状態入力を入力として、前記第二の状態入力の値の符号を判定して出力する第二の符号判定部をさらに備え、
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記第二の符号判定部の出力を入力とし、
前記第一の状態入力と前記第一の繰り上がり入力と、前記第二の符号判定部の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力と前記第二の繰り上がり入力とに加えて、さらに、前記第一の加算器の出力と、前記第二の符号判定部の出力とを入力とし、
前記第二の状態入力と前記第二の繰り上がり入力と前記第一の加算器の出力と前記第二の符号判定部の出力とに基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態出力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記２に記載の２次デルタシグマ変調器。

（付記５）
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記符号判定部の出力を入力とし、
前記第一の状態入力と、前記第一の繰り上がり入力と、前記符号判定部の出力とに基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力と、前記第二の繰り上がり入力とに加えて、さらに、前記第一の状態入力と、前記符号判定部の出力を２倍した信号とを入力とし、
前記第一の状態入力と、前記第二の状態入力と、前記第二の繰り上がり入力と、前記符号判定部の出力を２倍した信号とに基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記２に記載の２次デルタシグマ変調器。

（付記６）
前記第一および第二のアキュムレータの各アキュムレータは、
加算対象とされる二つのビット信号を受ける第一の入力端子および第二の入力端子と、繰り上がり入力を入力する繰り上がり入力端子と、前記二つのビット信号の加算結果の繰り上がり出力を出力する繰り上がり出力端子と、前記加算結果の和ビットを出力する出力端子とを備えた全加算器と、
前記全加算器からの和ビット出力を、前記全加算器の前記第二の入力端子に帰還入力する遅延器と、
を備え、
複数ビットの入力に対応して複数段の前記第一のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第一のアキュムレータ群と、
前記第一のアキュムレータ群での各和ビット出力をそれぞれ入力とする複数段の前記第二のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第二のアキュムレータ群と、
を備え、
初段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり入力端子には０が設定され、
最終段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり出力端子からの繰り上がり出力が、前記並列上位ビット処理部に、前記第一、第二の繰り上がり入力として供給される、ことを特徴とする付記１乃至５のいずれか一に記載の２次デルタシグマ変調器。

（付記７）
入力ビットをシリアルに入力し並列Ｎビット（Ｎは２以上の整数）に変換するデマルチプレクサを各ビットに対して備え、
前記第一のアキュムレータの各々には、前記並列Ｎビットが入力され、
前記並列上位ビット処理部は、
各群が、第一乃至第Ｍの前記加算・判定処理部を備え、前記第一、第二アキュムレータからのＮ組の第一および第二の繰り上がり出力の各１ビットを、それぞれ前記第一および第二の繰り上がり入力として入力とする、第一乃至第Ｎ群の前記加算・判定処理部を備え、
前記第ｉ群（ｉは１〜Ｎ−１）の前記加算・判定処理部における第一乃至第Ｍの前記加算・判定処理部は、前記第一および第二の状態出力を、前記第（ｉ＋１）群の前記加算・判定処理部における第一乃至第Ｍの前記加算・判定処理部に対して前記第一および第二の状態入力として供給し、
前記第一のセレクタは、前記第Ｎ群の第一乃至第Ｍの前記加算・判定処理部からのＭ組の前記第一および第二の状態出力を入力とし、前記制御信号に基づき、一つの組を選択し、
前記第２のセレクタは、前記第一乃至第Ｎ群の第一乃至第Ｍの前記加算・判定処理部からの、Ｍ個の各Ｎビットの量子化出力を入力とし、前記制御信号に基づき、一つのＮビット量子化出力を選択し、
前記並列上位ビット処理部から出力されるＮビットの量子化出力を１ビットシリアル変換して出力するマルチプレクサを備えた、ことを特徴とする付記１乃至５のいずれか一に記載の２次デルタシグマ変調器。

（付記８）
前記第一および第二のアキュムレータの各アキュムレータは、
演算結果である和ビットを後段に伝える第一乃至第Ｎの全加算器を備え、前記第Ｎの全加算器の和ビット出力は、前記第一の全加算器の入力に帰還され、
前記第一乃至第Ｎの全加算器のＮビットの繰り上がり出力は、次段のアキュムレータの対応する全加算器の繰り上がり入力端子に供給され、
初段のアキュムレータの前記全加算器の繰り上がり入力には０が設定され、
前記第一のアキュムレータの第一乃至第Ｎの全加算器のＮビットの和ビット出力は、前記第二のアキュムレータの入力に供給される、ことを特徴とする付記７に記載の２次デルタシグマ変調器。

（付記９）
前記第一乃至第Ｎ群の加算・判定処理部における前記第一乃至第Ｍの加算・判定処理部の出力の後段に、遅延器を備え、
前記第一乃至第Ｎ群の加算・判定処理部が入力するＮ組の前記第一及び第二の繰り上がりと、前記第一乃至第Ｎ群の加算・判定処理部の前記第一乃至第Ｍの加算・判定処理部におけるＮ組の量子化出力とのうちの各（Ｎ−１）個の組に対して、組ごとに遅延時間の異なる遅延器を備える、ことを特徴とする付記７又は８に記載の２次デルタシグマ変調器。

（付記１０）
付記１乃至９のいずれか一に記載の２次デルタシグマ変調器を備えた送信装置。

（付記１１）
ベースバンド信号を生成するベースバンド信号生成器と、
前記ベースバンド信号生成器からの同相ベースバンド信号、直交ベースバンド信号を受ける第１、第２の２次デルタシグマ変調器と、
前記第１、第２の２次デルタシグマ変調器の出力を直交変調する直交変調部と、
前記直交変調部の出力信号を電力増幅してアンテナに供給する増幅器を含み、
前記第１、第２の２次デルタシグマ変調器の各々が、
入力ビット信号を入力とする第一のアキュムレータと、
前記第一のアキュムレータの和ビット出力を入力とする第二のアキュムレータと、
前記第一および第二のアキュムレータからの第一および第二の繰り上がり出力を第一および第二の繰り上がり入力として入力し、量子化出力を出力する並列上位ビット処理部と、
を少なくとも備え、
前記並列上位ビット処理部は、
各々が、前記第一および第二の繰り上がり入力と、第一および第二の状態入力とを入力とし、量子化出力と、第一および第二の状態出力とを出力とする第一乃至第Ｍ（Ｍは２以上の整数）の加算・判定処理部と、
前記第一乃至第Ｍの加算・判定処理部から出力されるＭ組の前記第一および第二の状態出力を入力とし、制御信号に基づき一つの組を選択して出力する第一のセレクタと、
前記第一乃至第Ｍの加算・判定処理部から出力されるＭ個の量子化出力を入力とし、前記制御信号に基づき、一つの量子化出力を選択して出力する第二のセレクタと、
を備え、前記第一のセレクタで選択された前記第一および第二の状態出力を遅延させて、前記第一のセレクタと前記第二のセレクタにおける前記制御信号とする、ことを特徴とする送信装置。

（付記１２）
前記加算・判定処理部は、
少なくとも、前記第一の状態入力と前記第一の繰り上がり入力とを入力とし、演算結果である前記第一の状態出力を出力する第一の加算器と、
少なくとも、前記第二の状態入力と前記第二の繰り上がり入力とを入力とし、演算結果である前記第二の状態出力を出力する第二の加算器と、
前記第二の状態入力又は前記第二の出力状態を入力とし、入力した信号の値の符号判定結果を出力する符号判定部と、
を備え、
前記符号判定部の出力を前記加算・判定処理部の量子化出力としてなる、ことを特徴とする付記１１に記載の送信装置。

（付記１３）
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、前記符号判定部の出力を入力とし、入力した前記第一の状態入力、前記第一の繰り上がり入力、および前記符号判定部の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力、前記第二の繰り上がり入力に加えて、前記第一の加算器からの前記第一の状態出力と、前記符号判定部の出力とを入力とし、
前記第二の状態入力、前記第二の繰り上がり入力、前記第一の状態出力、および前記符号判定部の出力に基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記１２に記載の送信装置。

（付記１４）
前記加算・判定処理部は、
前記第二の状態入力を入力として、前記第二の状態入力の値の符号を判定して出力する第二の符号判定部をさらに備え、
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記第二の符号判定部の出力を入力とし、
前記第一の状態入力と前記第一の繰り上がり入力と、前記第二の符号判定部の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力と前記第二の繰り上がり入力とに加えて、さらに、前記第一の加算器の出力と、前記第二の符号判定部の出力とを入力とし、
前記第二の状態入力と前記第二の繰り上がり入力と前記第一の加算器の出力と前記第二の符号判定部の出力とに基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態出力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記１２に記載の送信装置。

（付記１５）
前記第一の加算器は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記符号判定部の出力を入力とし、
前記第一の状態入力と、前記第一の繰り上がり入力と、前記符号判定部の出力とに基づき、前記第一の状態出力を出力し、
前記第二の加算器は、
前記第二の状態入力と、前記第二の繰り上がり入力とに加えて、さらに、前記第一の状態入力と、前記符号判定部の出力を２倍した信号とを入力とし、
前記第一の状態入力と、前記第二の状態入力と、前記第二の繰り上がり入力と、前記符号判定部の出力を２倍した信号とに基づき、前記第二の状態出力を出力し、
前記符号判定部は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記１２に記載の送信装置。

（付記１６）
前記第一および第二のアキュムレータの各アキュムレータは、
加算対象とされる二つのビット信号を受ける第一の入力端子および第二の入力端子と、繰り上がり入力を入力する繰り上がり入力端子と、前記二つのビット信号の加算結果の繰り上がり出力を出力する繰り上がり出力端子と、前記加算結果の和ビットを出力する出力端子とを備えた全加算器と、
前記全加算器からの和ビット出力を、前記全加算器の前記第二の入力端子に帰還入力する遅延器と、
を備え、
複数ビットの入力に対応して複数段の前記第一のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第一のアキュムレータ群と、
前記第一のアキュムレータ群での各和ビット出力をそれぞれ入力とする複数段の前記第二のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第二のアキュムレータ群と、
を備え、
初段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり入力端子には０が設定され、
最終段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり出力端子からの繰り上がり出力が、前記並列上位ビット処理部に、前記第一、第二の繰り上がり入力として供給される、ことを特徴とする付記１１乃至１５のいずれか一に記載の送信装置。

（付記１７）
入力ビットをシリアルに入力し並列Ｎビット（Ｎは２以上の整数）に変換するデマルチプレクサを各ビットに対して備え、
前記第一のアキュムレータの各々には、前記並列Ｎビットが入力され、
前記並列上位ビット処理部は、
各群が、第一乃至第Ｍの前記加算・判定処理部を備え、前記第一、第二アキュムレータからのＮ組の第一および第二の繰り上がり出力の各１ビットを、それぞれ前記第一および第二の繰り上がり入力として入力とする、第一乃至第Ｎ群の前記加算・判定処理部を備え、
前記第ｉ群（ｉは１〜Ｎ−１）の前記加算・判定処理部における第一乃至第Ｍの前記加算・判定処理部は、前記第一および第二の状態出力を、前記第（ｉ＋１）群の前記加算・判定処理部における第一乃至第Ｍの前記加算・判定処理部に対して前記第一および第二の状態入力として供給し、
前記第一のセレクタは、前記第Ｎ群の第一乃至第Ｍの前記加算・判定処理部からのＭ組の前記第一および第二の状態出力を入力とし、前記制御信号に基づき、一つの組を選択し、
前記第２のセレクタは、前記第一乃至第Ｎ群の第一乃至第Ｍの前記加算・判定処理部からの、Ｍ個の各Ｎビットの量子化出力を入力とし、前記制御信号に基づき、一つのＮビット量子化出力を選択し、
前記並列上位ビット処理部から出力されるＮビットの量子化出力を１ビットシリアル変換して出力するマルチプレクサを備えた、ことを特徴とする付記１１乃至１５のいずれか一に記載の送信装置。

（付記１８）
前記第一および第二のアキュムレータの各アキュムレータは、
演算結果である和ビットを後段に伝える第一乃至第Ｎの全加算器を備え、前記第Ｎの全加算器の和ビット出力は、前記第一の全加算器の入力に帰還され、
前記第一乃至第Ｎの全加算器のＮビットの繰り上がり出力は、次段のアキュムレータの対応する全加算器の繰り上がり入力端子に供給され、
初段のアキュムレータの前記全加算器の繰り上がり入力には０が設定され、
前記第一のアキュムレータの第一乃至第Ｎの全加算器のＮビットの和ビット出力は、前記第二のアキュムレータの入力に供給される、ことを特徴とする付記１７に記載の送信装置。

（付記１９）
入力ビット信号を入力とする第一のアキュムレータと、前記第一のアキュムレータの和ビット出力を入力とする第二のアキュムレータからの第一および第二の繰り上がり出力を第一および第二の繰り上がり入力として入力し、量子化出力を出力する並列上位ビット処理工程を含み、
前記並列上位ビット処理工程は、
各々が、前記第一および第二の繰り上がり入力と、第一および第二の状態入力とを入力とし、量子化出力と、第一および第二の状態出力とを出力とする第一乃至第Ｍ（Ｍは２以上の整数）の加算・判定処理工程と、
前記第一乃至第Ｍの加算・判定処理から出力されるＭ組の前記第一および第二の状態出力を入力とし、制御信号に基づき一つの組を選択出力する第一の選択工程と、
前記第一乃至第Ｍの加算・判定処理から出力されるＭ個の量子化出力を入力とし、遅延された前記制御信号に基づき、一つの量子化出力を選択出力する第二の選択工程と、
前記第一のセレクタで選択された前記第一および第二の状態出力を遅延させて、前記第一のセレクタと前記第二のセレクタにおける前記制御信号とする工程と、
を含む、ことを特徴とする２次デルタシグマ変調方法。

（付記２０）
前記加算・判定処理工程は、
少なくとも、前記第一の状態入力と前記第一の繰り上がり入力とを入力とし、演算結果である前記第一の状態出力を出力する第一の加算工程と、
少なくとも、前記第二の状態入力と前記第二の繰り上がり入力とを入力とし、演算結果である前記第二の状態出力を出力する第二の加算工程と、
前記第二の状態入力又は前記第二の出力状態を入力とし、入力した信号の値の符号判定結果を出力する符号判定工程と、
を備え、
前記符号判定工程の出力を前記加算・判定処理の量子化出力としてなる、ことを特徴とする付記１９に記載の２次デルタシグマ変調方法。

（付記２１）
前記第一の加算工程は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、前記符号判定工程の出力を入力とし、入力した前記第一の状態入力、前記第一の繰り上がり入力、および前記符号判定工程の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算工程は、
前記第二の状態入力、前記第二の繰り上がり入力に加えて、前記第一の加算器からの前記第一の状態出力と、前記符号判定工程の出力とを入力とし、
前記第二の状態入力、前記第二の繰り上がり入力、前記第一の状態出力、および前記符号判定工程の出力に基づき、前記第二の状態出力を出力し、
前記符号判定工程は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記２０に記載の２次デルタシグマ変調方法。

（付記２２）
前記加算・判定処理工程は、
前記第二の状態入力を入力として、前記第二の状態入力の値の符号を判定して出力する第二の符号判定工程をさらに備え、
前記第一の加算工程は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記第二の符号判定工程の出力を入力とし、
前記第一の状態入力と前記第一の繰り上がり入力と、前記第二の符号判定工程の出力に基づき、前記第一の状態出力を出力し、
前記第二の加算工程は、
前記第二の状態入力と前記第二の繰り上がり入力とに加えて、さらに、前記第一の加算工程の出力と、前記第二の符号判定工程の出力とを入力とし、
前記第二の状態入力と前記第二の繰り上がり入力と前記第一の加算工程の出力と前記第二の符号判定工程の出力とに基づき、前記第二の状態出力を出力し、
前記符号判定工程は、
前記第二の状態出力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記２０に記載の２次デルタシグマ変調方法。

（付記２３）
前記第一の加算工程は、
前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記符号判定工程の出力を入力とし、
前記第一の状態入力と、前記第一の繰り上がり入力と、前記符号判定工程の出力とに基づき、前記第一の状態出力を出力し、
前記第二の加算工程は、
前記第二の状態入力と、前記第二の繰り上がり入力とに加えて、さらに、前記第一の状態入力と、前記符号判定工程の出力を２倍した信号とを入力とし、
前記第一の状態入力と、前記第二の状態入力と、前記第二の繰り上がり入力と、前記符号判定工程の出力を２倍した信号とに基づき、前記第二の状態出力を出力し、
前記符号判定工程は、
前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする付記２０に記載の２次デルタシグマ変調方法。

３ 送信機
２０３、２０３Ａ、２０３Ｂ 上位ビット処理部
２１０、２１０Ａ ２次ΔΣ変調器
２１１ 第一の加算器
２１２、２１４、２１６ 遅延器
２１３ 第二の加算器
２１５ 符号判定部
２２０ａ−１,…,２２０ａ−Ｌ、２２０ｂ−１,…,２２０ｂ−Ｌ アキュムレータ
２２１−１,…,２２１−（Ｌ−１） 遅延器
２２１ａ−１,…,２２１ａ−Ｌ、２２１ｂ−１,…,２２１ｂ−Ｌ 遅延器（Ｄフリップフロップ）
３０１ ベースバンド信号生成器
３０２ １ビット変調器
３０２ａ、３０２ｂ ２次ΔΣ変調器
３０２ｃ デジタル直交変調部
３０２ｄ 局部発振器
３０２ｅ、３０２ｆ 乗算器
３０２ｇ 移相器
３０２ｈ 加算器
３０３ Ｄ級パワーアンプ
３０３ａ、３０３ｂ スイッチ素子（ＦＥＴ）
３０４ バンドパスフィルタ
３０５ アンテナ
４００ａ−１〜４００ａ−Ｌ、４００ｂ−１〜４００ｂ−Ｌ アキュムレータ
４０１ａ−１〜４００ａ−Ｌ、４０１ｂ−１〜４００ｂ−Ｌ 遅延器（Ｄフリップフロップ）
４０１ 遅延部
４０２ 入力遅延調整部
４０２−１〜４０２−（Ｌ−１） 遅延器
４０３ 並列上位ビット処理部
５００−１〜５００−Ｍ 加算・判定処理部
５０１ａ 第一のセレクタ
５０１ｂ 第二のセレクタ
５０２ 遅延器
６００ 符号判定部
６０１ａ 第一の加算器
６０１ｂ 第二の加算器
１０００ａ、１０００ｂ、１２００ 符号判定部
１００１ａ、１２０１ａ 第一の加算器
１００１ｂ、１２０１ｂ 第二の加算器
１２０２ 遅延器
１２０３ ２倍回路
１３００ ＴＩ−並列上位ビット処理部
１３００ａ−１〜１３００ａ−Ｌ、１３００ｂ−１〜１３００ｂ−Ｌ ＴＩ−アキュムレータ
１３０１−１〜１３０１−Ｌ、１３０１ａ−１〜１３０１ａ−Ｌ、１３０１ｂ−１〜１３０２ｂ−Ｌ 遅延器
１３０２ 入力遅延調整部
１３０２−１〜１３０２−１−（Ｌ−１） 遅延器
１３０３ ＴＩ−並列上位ビット処理部
１３０４ デマルチプレクサ部
１３０４−１〜１３０４−Ｌ デマルチプレクサ
１３０５ マルチプレクサ
１４００−１〜１４００Ｎ−１ 全加算器
１４０１ 遅延器
１５００−１−１〜１５００−Ｍ−Ｎ 加算・判定処理部
１５０１−１〜１５０１−Ｎ 繰り上がりブロック
１５０２ａ 第一のセレクタ
１５０２ｂ 第二のセレクタ
１５０３ 遅延器
１５０４−１〜１５０４−Ｍ 量子化出力ブロック
２０３１ 第一の加算器
２０３２、２０３４ 遅延器
２０３３ 第二の加算器
２０３５ 符号判定部
２０３６、２０３７、２０３８ フィードバックパス
２０３９、２０４１ 遅延器
２０４０ ２倍回路
２２０１ Ｄフリップフロップ
２２０２ 全加算器（全加算器：ＦＡ）
４００１ Ｄフリップフロップ
４００２ 全加算器（全加算器：ＦＡ）

Claims (10)

1. 入力ビット信号を入力とする第一のアキュムレータと、
   前記第一のアキュムレータの和ビット出力を入力とする第二のアキュムレータと、
   前記第一および第二のアキュムレータからの第一および第二の繰り上がり出力を第一および第二の繰り上がり入力として入力し、量子化出力を出力する並列上位ビット処理部と、
   を少なくとも備え、
   前記並列上位ビット処理部は、
   各々が、前記第一および第二の繰り上がり入力と、第一および第二の状態入力とを入力とし、量子化出力と、第一および第二の状態出力とを出力とする第一乃至第Ｍ（Ｍは２以上の整数）の加算・判定処理部と、
   前記第一乃至第Ｍの加算・判定処理部から出力されるＭ組の前記第一および第二の状態出力を入力とし、制御信号に基づき、前記Ｍ組の前記第一および第二の状態出力のうちの一組を選択して出力する第一のセレクタと、
   前記第一乃至第Ｍの加算・判定処理部から出力されるＭ個の量子化出力を入力とし、前記制御信号に基づき、前記Ｍ個の量子化出力のうち一つの量子化出力を選択して出力する第二のセレクタと、
   を備え、前記第一のセレクタと前記第二のセレクタにおける前記制御信号として、前記第一のセレクタの出力を用いる、ことを特徴とする２次デルタシグマ変調器。
2. 前記加算・判定処理部は、
   少なくとも、前記第一の状態入力と前記第一の繰り上がり入力とを入力とし、演算結果である前記第一の状態出力を出力する第一の加算器と、
   少なくとも、前記第二の状態入力と前記第二の繰り上がり入力とを入力とし、演算結果である前記第二の状態出力を出力する第二の加算器と、
   前記第二の状態入力又は前記第二の状態出力を入力とし、入力した信号の値の符号判定結果を出力する符号判定部と、
   を備え、
   前記符号判定部の出力を前記加算・判定処理部の量子化出力としてなる、ことを特徴とする請求項１に記載の２次デルタシグマ変調器。
3. 前記第一の加算器は、
   前記第一の状態入力と前記第一の繰り上がり入力に加えて、前記符号判定部の出力を入力とし、入力した前記第一の状態入力、前記第一の繰り上がり入力、および前記符号判定部の出力に基づき、前記第一の状態出力を出力し、
   前記第二の加算器は、
   前記第二の状態入力、前記第二の繰り上がり入力に加えて、前記第一の加算器からの前記第一の状態出力と、前記符号判定部の出力とを入力とし、
   前記第二の状態入力、前記第二の繰り上がり入力、前記第一の状態出力、および前記符号判定部の出力に基づき、前記第二の状態出力を出力し、
   前記符号判定部は、
   前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする請求項２に記載の２次デルタシグマ変調器。
4. 前記加算・判定処理部は、
   前記第二の状態入力を入力として、前記第二の状態入力の値の符号を判定して出力する第二の符号判定部をさらに備え、
   前記第一の加算器は、
   前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記第二の符号判定部の出力を入力とし、
   前記第一の状態入力と前記第一の繰り上がり入力と、前記第二の符号判定部の出力に基づき、前記第一の状態出力を出力し、
   前記第二の加算器は、
   前記第二の状態入力と前記第二の繰り上がり入力とに加えて、さらに、前記第一の加算器の出力と、前記第二の符号判定部の出力とを入力とし、
   前記第二の状態入力と前記第二の繰り上がり入力と前記第一の加算器の出力と前記第二の符号判定部の出力とに基づき、前記第二の状態出力を出力し、
   前記符号判定部は、
   前記第二の状態出力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする請求項２に記載の２次デルタシグマ変調器。
5. 前記第一の加算器は、
   前記第一の状態入力と前記第一の繰り上がり入力に加えて、さらに、前記符号判定部の出力を入力とし、
   前記第一の状態入力と、前記第一の繰り上がり入力と、前記符号判定部の出力とに基づき、前記第一の状態出力を出力し、
   前記第二の加算器は、
   前記第二の状態入力と、前記第二の繰り上がり入力とに加えて、さらに、前記第一の状態入力と、前記符号判定部の出力を２倍した信号とを入力とし、
   前記第一の状態入力と、前記第二の状態入力と、前記第二の繰り上がり入力と、前記符号判定部の出力を２倍した信号とに基づき、前記第二の状態出力を出力し、
   前記符号判定部は、
   前記第二の状態入力を入力とし、前記第二の状態入力の値の符号判定結果を出力する、ことを特徴とする請求項２に記載の２次デルタシグマ変調器。
6. 前記第一および第二のアキュムレータの各アキュムレータは、
   加算対象とされる二つのビット信号をそれぞれ受ける第一の入力端子および第二の入力端子と、繰り上がり入力を入力する繰り上がり入力端子と、前記二つのビット信号の加算結果の繰り上がり出力を出力する繰り上がり出力端子と、前記加算結果の和ビットを出力する出力端子とを備えた全加算器と、
   前記全加算器からの和ビット出力を遅延させて前記全加算器の前記第二の入力端子に帰還入力する遅延器と、
   を備え、
   前記２次デルタシグマ変調器は、
   複数ビットの入力に対応して複数段の前記第一のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第一のアキュムレータ群と、
   前記第一のアキュムレータ群での各和ビット出力をそれぞれ入力とする複数段の前記第二のアキュムレータを備え、各々の繰り上がり出力を次段に繰り上がり入力として供給する第二のアキュムレータ群と、
   を備え、
   初段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり入力端子には０が設定され、
   最終段の第一、第二のアキュムレータの前記全加算器の前記繰り上がり出力端子からの繰り上がり出力が、前記並列上位ビット処理部に、前記第一、第二の繰り上がり入力として供給される、ことを特徴とする請求項１乃至５のいずれか１項に記載の２次デルタシグマ変調器。
7. 入力ビットをシリアルに入力し並列Ｎビット（Ｎは２以上の整数）に変換するデマルチプレクサを各ビットに対して備え、
   前記第一のアキュムレータの各々には、前記並列Ｎビットが入力され、
   前記並列上位ビット処理部は、
   各群が、第一乃至第Ｍの前記加算・判定処理部を備え、前記第一および第二アキュムレータからのＮ組の第一および第二の繰り上がり出力の各１ビットを、それぞれ前記第一および第二の繰り上がり入力として入力する、第一乃至第Ｎ群の前記加算・判定処理部を備え、
   前記第ｉ群（ｉは１〜Ｎ−１）の前記加算・判定処理部における第一乃至第Ｍの前記加算・判定処理部は、前記第一および第二の状態出力を、前記第（ｉ＋１）群の前記加算・判定処理部における第一乃至第Ｍの前記加算・判定処理部に対して前記第一および第二の状態入力として供給し、
   前記第一のセレクタは、前記第Ｎ群の第一乃至第Ｍの前記加算・判定処理部からのＭ組の前記第一および第二の状態出力を入力とし、前記制御信号に基づき、前記Ｍ組の前記第一および第二の状態出力のうちの一つの組を選択し、
   前記第二のセレクタは、前記第一乃至第Ｎ群の第一乃至第Ｍの前記加算・判定処理部からの、Ｍ個の各Ｎビットの量子化出力を入力とし、前記制御信号に基づき、前記Ｍ個のＮビット量子化出力のうち一つのＮビット量子化出力を選択して出力し、
   前記並列上位ビット処理部から出力される前記一つのＮビット量子化出力を１ビットシリアル変換して出力するマルチプレクサをさらに備えた、ことを特徴とする請求項１乃至５のいずれか１項に記載の２次デルタシグマ変調器。
8. 前記第一および第二のアキュムレータの各アキュムレータは、
   演算結果である和ビットを後段に伝える第一乃至第Ｎの全加算器を備え、
   前記第Ｎの全加算器の和ビット出力は遅延器で遅延されて前記第一の全加算器の入力に帰還され、
   前記第一乃至第Ｎの全加算器のＮビットの繰り上がり出力は、次段のアキュムレータの対応する全加算器の繰り上がり入力端子に供給され、
   初段のアキュムレータの前記全加算器の繰り上がり入力には０が設定され、
   前記第一のアキュムレータの第一乃至第Ｎの全加算器のＮビットの和ビット出力は、前記第二のアキュムレータの入力に供給される、ことを特徴とする請求項７に記載の２次デルタシグマ変調器。
9. 前記第一乃至第Ｎ群の加算・判定処理部における前記第一乃至第Ｍの加算・判定処理部の出力の後段に、遅延器を備え、
   前記第一乃至第Ｎ群の加算・判定処理部が入力するＮ組の前記第一及び第二の繰り上がりと、前記第一乃至第Ｎ群の加算・判定処理部の前記第一乃至第Ｍの加算・判定処理部におけるＮ組の量子化出力とのうちの各（Ｎ−１）個の組に対して、組ごとに遅延時間の異なる遅延器を備える、ことを特徴とする請求項７又は８に記載の２次デルタシグマ変調器。
10. 請求項１乃至９のいずれか１項に記載の２次デルタシグマ変調器を備えた送信装置。

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