JP6569681B2 - デジタル変調装置、無線送信機、及び、デジタル変調方法 - Google Patents

Description

本願発明は、携帯電話システムや無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）システム等における通信機や放送機器等として用いられるデジタル変調装置等に関する。

携帯電話システムや無線ＬＡＮシステム等における通信機や放送機器等として用いられる送信機には、送信電力の大きさに依存することなく、送信波形を高精度に維持しつつ、低消費電力で動作することが求められる。特に送信機の最終段に設けられる送信用の電力増幅器は、大きな電力を消費するため、高い電力効率が求められる。

近年、高い電力効率が期待される電力増幅器として、スイッチング増幅器が注目されている。スイッチング増幅器は、入力信号としてパルス波形信号が入力されることが規定されており、そのパルス波形を維持した状態のまま電力を増幅する。スイッチング増幅器によって増幅されたパルス波形信号は、フィルタ素子によって所望の無線信号における帯域以外の周波数成分が除去されたのち、無線信号としてアンテナから放射される。

図１３は、このようなスイッチング増幅器の代表例であるＤ級もしくはＳ級増幅器と呼ばれる（以下これらを総称してＤ級増幅器と称する）増幅器の構成例を示すブロック図である。図１３は、論理「１」または「０」という２値の信号を増幅するＤ級増幅器の構成例を示している。

図１３に示すＤ級増幅器５０には、電源と出力端子との間、並びに、出力端子と接地電位との間に、スイッチ素子５１及び５２が挿入されている。スイッチ素子５１及び５２には、開閉制御信号として相補的なパルス信号が入力され、いずれか一方のスイッチ素子のみがオンになるように制御される。Ｄ級増幅器５０は、スイッチ素子５１がオン、スイッチ素子５２がオフのときに、電源電圧が示す電位（ハイレベル：論理「１」）を出力する。Ｄ級増幅器５０は、スイッチ素子５１がオフ、スイッチ素子５２がオンのときに、接地電位（ローレベル：論理「０」）を出力する。

このＤ級増幅器５０は、バイアス電流を必要としないため、理想的には電力損失を零にすることができる。スイッチング素子５１及び５２としては、電界効果トランジスタ、あるいはバイポーラトランジスタ等を用いることができる。

図１３に示したＤ級増幅器５０を用いる一般的な送信機の第１の例として、図１４に示す送信機が知られている。この送信機は、非特許文献１に記載された、ベースバンド信号を２値信号に変換するデルタシグマ（ΔΣ）変調器を組み合わせた２値送信機である。本送信機では、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号生成器６０が備えるデルタシグマ変調器６１及び６２が、デジタルベースバンドシグナルジェネレータ８０が生成したＩ（Ｉｎ−ｐｈａｓｅ）Ｑ（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）信号をデルタシグマ変調する。そして、ＲＦ信号生成器６０は、デジタルアップコンバートを行い、ＲＦ帯デジタル信号を生成する。本送信機では、ＲＦ信号生成器６０によって生成されたＲＦ帯デジタル信号を、Ｄ級増幅器５０が所望のレベルにまで増幅する。増幅されたＲＦデジタル信号は、バンドパスフィルター８２を介してアンテナ８３から無線信号として出力される。

図１５は、特許文献１に記載された、図１３に示したＤ級増幅器５０を用いる一般的な送信機の第２の例である。本送信機では、デジタルベースバンドシグナルジェネレータ８０が振幅信号と位相信号を生成したのち、ＲＦ信号生成器７０が備えるデルタシグマ変調器７１が、当該振幅信号をデルタシグマ変調する。ＲＦ信号生成器７０は、デジタルベースバンドシグナルジェネレータ８０が生成した位相信号をデジタルアップコンバートすることによって、ＲＦ帯位相信号を生成する。ＲＦ信号生成器７０は、デルタシグマ変調器７１が出力した信号を、生成したＲＦ帯位相信号と乗算することによって、ＲＦ帯デジタル信号を生成する。

また、携帯電話システムや無線ＬＡＮシステム等における通信精度に対する要求は、年々厳しさが増している。したがって、このような送信機に関して、信号対雑音電力比（ＳＮＲ）を効率的に向上する技術への期待が益々高まってきている。

このような技術の一例として、特許文献２には、同一のベースバンド信号をデルタシグマ変調して出力する複数のデジタル送信機を備えた送信機が開示されている。この送信機は、複数のデジタル送信機からの出力信号を合成して出力する合成器と、デジタル送信機毎に異なる外部信号を生成する制御部と、を備えている。そして、この送信機は、デジタル送信機毎に備えるデルタシグマ変調器における入力端子あるいは内部ノードに、デジタル送信機毎に異なる外部信号を入力する。

また、特許文献３には、デルタシグマ変調器を並列に接続し、ぞれぞれのデルタシグマ変調器が位相を時間的にすらしたクロックにより動作するシグマデルタＡ（Ａｎａｌｏｇ）Ｄ（Ｄｉｇｉｔａｌ）変換器が開示されている。このシグマデルタＡＤ変換器は、複数のデルタシグマ変調器からの出力を、マルチプレクサ回路等によって結合する。

特許第5360232号公報 国際公開第2014/042270号 特開平6-209266号公報

A. Frappe, B. Stefanelli, A. Flament, A. Kaiser and A. Cathelin, "A digital ΔΣ RF signal generator for mobile communication transmitters in 90nm CMOS," in IEEE RFIC Symp., pp.13-16, June 2008.

図１４、及び、図１５に示す送信機が備えるデルタシグマ変調器は、入力信号に関する周波数より十分に高い周波数で動作することによって、入力信号を２値化する際に発生する量子化雑音を、所望帯域近傍において大きく低減させることができる。

図１６に、一般的なデルタシグマ変調器として、１次のデルタシグマ変調器の構成例を示す。デルタシグマ変調器６１は、アダー（加算器）６１０、遅延器６１１及び６１２、量子化器６１３を備えている。デルタシグマ変調器６１が処理する信号に関する伝達関数は、入力信号をＩＮ（ｚ）、出力信号をＯＵＴ（ｚ）として、下記の式の通り表される。

Out(z) ＝ IN(z) ＋ (1− z^-1)・N(z)
・・・・・・（式１）

z ＝ exp(j・f/fs)
・・・・・・（式２）

上記式において、Ｎ（ｚ）は、量子化器６１３において発生する量子化雑音である。ｆは、処理する信号に関する周波数領域である。ｆｓは、デルタシグマ変調器６１に関する動作周波数である。また、上記式において、「・」は乗算を示す演算子、「／」は除算を示す演算子であり、「ｅｘｐ」は指数関数を示す。

式１が示すように、量子化雑音Ｎ（ｚ）には、係数として(1− z^-1)が掛け合わされている。このことは、デルタシグマ変調器６１に関する動作速度ｆｓが、入力信号に関する周波数領域ｆに比較して大きいほど、式２に示す通りz^-1が１に近づく結果、出力信号に含まれる雑音成分が低減されるので、ＳＮＲが向上することを意味する。

デルタシグマ変調器に関する動作速度限界は、デルタシグマ変調器を集積化するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のデバイスに関する速度性能に依存する。一般的に、ＣＭＯＳデバイスの微細化が進むほど、ＣＭＯＳデバイスに関する速度性能は向上するが、現状、数ＧＨｚ（ギガヘルツ）前半程度が、速度性能に関する限界である。

その一方で、近年におけるデータ通信に関する需要の拡大により、携帯電話、あるいは、無線ＬＡＮ規格に割り当てられる信号帯域は増加傾向にある。このため、十分なＳＮＲを確保するためには、デルタシグマ変調器が数ＧＨｚ後半以上の周波数で動作することが求められる。したがって、現在のＣＭＯＳデバイスを用いたデルタシグマ変調器では、十分に高いＳＮＲを実現することが困難になりつつある。

特許文献１乃至３、及び、非特許文献１が開示する技術は、この問題を効率的に解決するには不十分である。本願発明の主たる目的は、この問題をより効率的に解決したデジタル変調装置等を提供することである。

本願発明の一態様に係るデジタル変調装置は、設定手段と、Ｎ個（Ｎは２以上の整数）のデルタシグマ変調手段と、シリアル出力手段と、を備え、前記設定手段は、前記Ｎ個のデルタシグマ変調手段に対して、互いに異なる初期値を設定し、前記Ｎ個のデルタシグマ変調手段は、入力信号を第一のクロック信号が示すクロック周期ごとにデルタシグマ変調処理することによって、前記初期値に応じて値が変化する雑音信号を包含する変調後信号を出力し、前記シリアル出力手段は、前記Ｎ個のデルタシグマ変調手段が出力した前記変調後信号を、クロック周期が前記第一のクロック信号のＮ分の１である第二のクロック信号が示すクロック周期ごとに順にシリアル化して出力する。

上記目的を達成する他の見地において、本願発明の一態様に係るデジタル変調方法は、設定手段が、Ｎ個のデルタシグマ変調手段に対して、互いに異なる初期値を設定し、前記Ｎ個のデルタシグマ変調手段が、入力信号を第一のクロック信号が示すクロック周期ごとにデルタシグマ変調処理することによって、前記初期値に応じて値が変化する雑音信号を包含する変調後信号を生成し、シリアル出力手段が、前記変調後信号を、クロック周期が前記第一のクロック信号のＮ分の１である第二のクロック信号が示すクロック周期ごとに順にシリアル化する。

本願発明は、デルタシグマ変調器に関する動作周波数を高めずに、信号対雑音電力比を効率的に向上することを可能とする。

本願発明の第１の実施形態に係るデジタル変調装置の構成を示すブロック図である。 本願発明の第１の実施形態に係る信号Rect(t)及びRect_k(t)に関するタイムチャートを例示する図である。 本願発明の第１の実施形態に係る分周器の構成を例示する図である。 本願発明の第１の実施形態に係る分周器の構成が図３に示す場合において、分周器がデルタシグマ変調器へ入力するクロック信号に関するタイムチャートを例示する図である。 本願発明の第１の実施形態に係る複相クロック生成器の構成を例示する図である。 本願発明の第１の実施形態に係る複相クロック生成器の構成が図５に示す場合において、複相クロック生成器がデルタシグマ変調器へ入力するクロック信号に関するタイムチャートを例示する図である。 本願発明の第１の実施形態に係るデジタル変調装置の動作を示すフローチャートである。 本願発明の第２の実施形態に係るデジタル変調装置の構成を示すブロック図である。 本願発明の第２の実施形態に係る初期値入力デルタシグマ変調器の構成を例示する図である。 本願発明の第３の実施形態に係る無線送信機の構成を示すブロック図である。 本願発明の第３の実施形態に係るスイッチングアンプの構成を例示する図である。 本願発明の第４の実施形態に係るデジタル変調装置の構成を示すブロック図である。 一般的なＤ級増幅器の構成を例示する図である。 一般的なＤ級増幅器を用いた送信機に関する第１の構成例を示す図である。 一般的なＤ級増幅器を用いた送信機に関する第２の構成例を示す図である。 一般的なデルタシグマ変調器の構成を例示する図である。 本願発明の第１の実施形態に係るデジタル変調装置のその他の構成を示すブロック図である。

以下、本願発明の実施の形態について図面を参照して詳細に説明する。

＜第１の実施形態＞
図１は、第１の実施形態に係るデジタル変調装置１０の構成を概念的に示すブロック図である。本実施形態に係るデジタル変調装置１０は、設定部１１、Ｎ個（Ｎは２以上の任意の整数）のデルタシグマ変調器（ΔΣ変調器）１２−１乃至１２−Ｎ、マルチプレクサ（シリアル出力部）１３、及び、分周器１４を備えている。

設定部１１は、Ｎ個の切替スイッチ１１０−１乃至１１０−Ｎを備えている。切替スイッチ１１０−１乃至１１０−Ｎは、２つの入力の何れかを選択して出力するスイッチである。切替スイッチ１１０−１乃至１１０−Ｎにおける第１の入力には、順に、デルタシグマ変調器１２−１乃至１２−Ｎに設定する初期値である初期値１乃至Ｎが記憶されたメモリ１１１−１乃至１１１−Ｎが接続されている。尚、初期値１乃至Ｎは、互いに異なる値が設定されていることとする。切替スイッチ１１０−１乃至１１０−Ｎにおける第２の入力には、入力信号を入力する信号パスが接続されている。切替スイッチ１１０−１乃至１１０−Ｎは、デジタル変調装置１０が初期状態であるときは、当該第１の入力を出力し、デジタル変調装置１０が動作を開始した（すなわち、デジタル変調装置１０が入力信号を受信した）のちは、当該第２の入力を出力する。切替スイッチ１１０−１は、出力を、デルタシグマ変調器１２−１に入力する。切替スイッチ１１０−２乃至１１０−Ｎも同様に、出力を、デルタシグマ変調器１２−２乃至１２−Ｎに入力する。

マルチプレクサ１３は、Ｎ本の入力信号パスと１本の出力信号パスとを備えるＮ対１のマルチプレクサである。マルチプレクサ１３は、クロック周波数がＡ（Ａは任意の正の数）である外部クロック信号ＣＬＫ−Ａと同期して動作する。マルチプレクサ１３は、デルタシグマ変調器１２−１乃至１２−Ｎからの出力信号を、クロックサイクルごとに、順番に切り替えて出力する。マルチプレクサ１３は、デルタシグマ変調器１２−Ｎからの出力信号を出力したのち、デルタシグマ変調器１２−１からの出力信号から順番に出力する動作を繰り返し実行する。

分周器１４は、外部クロック信号ＣＬＫ−ＡをＮ倍に分周したクロック信号を生成し、生成したクロック信号を、デルタシグマ変調器１２−１乃至１２−Ｎに入力する。すなわち、デルタシグマ変調器１２−１乃至１２−Ｎが動作する周波数は、Ａ／Ｎである。そして、デルタシグマ変調器１２−１乃至１２−Ｎに入力されるクロック信号は同相である。

Ｎの値が４であるときの、分周器１４の構成例を図３に示す。この場合、図３に示す通り、分周器１４は、帰還構成を有する２個のＤＦＦ（Ｄ型Ｆｌｉｐ Ｆｌｏｐ）１４０及び１４１により実現される。ＤＦＦ１４０に対して、図４（ａ）に示すクロック信号が入力された場合、ＤＦＦ１４１から、図４（ｂ）に示す通り、クロック信号を４倍に分周した信号が出力される。尚、分周器１４の構成は、図３に示す構成に限定されない。Ｎの値が４以上である場合、分周器１４は、ＤＦＦの数を増やすことにより実現できる。

図１に示す通り、デルタシグマ変調器１２−１乃至１２−Ｎは、入力信号をデルタシグマ変調処理したのち、マルチプレクサ１３に入力する。

ここで、デルタシグマ変調器１２−ｋからの出力信号を、DSMout_k(t)とする。なお、ｋは、１乃至Ｎのいずれかの整数である。ｔは、時刻を表す変数である。マルチプレクサ１３は、デルタシグマ変調器１２−１乃至１２−Ｎから出力される信号を、周波数Ａのクロックサイクルごとに順に切り替えて出力する動作をするので、マルチプレクサ１３からの出力信号MUXoutは式３の通り表される。

・・・・・・（式３）

なお、Rect_k(t)は、パルス幅が１／Ａ、周期がＮ／Ａであるパルス源信号Rect(t)に対して、図２と式４及び５に示す通り、値(k−1)/Aが示す時間遅延を持つ信号である。
Rect(t) ＝ 1 for m・N/A ＜＝t＜ (m・N ＋1)/A
ただし、mは０以上の整数
＝ 0 for それ以外
・・・・・・（式４）
Rect_k(t) ＝ Rect(t−(k−1)/A)
・・・・・・（式５）
Rect(t)は、直流成分(１周期の時間平均値)が１／Ｎ、周期がＮ／Ａであるので、式６に示す通りフーリエ級数展開できる。

・・・・・・（式６）
式６において、「ｓｉｎ」及び「ｃｏｓ」は、順に、三角関数における正弦と余弦を表す。

したがって、式５及び６より、Rect_k(t)は式７の通り表される。

・・・・・・（式７）

よって、式３は、式８に示す通り書き換えることができる。

・・・・・・（式８）

式８の右辺第２項は、右辺第１項に、時間tを位相項に含む正弦関数や余弦関数を掛け合わせて生成される信号に相当する。すなわち、右辺第２項の信号は、右辺第１項の信号を高周波帯にアップコンバートした信号に相当する。よって、右辺第１項の信号が存在する低周波数帯においては、式９に示す近似式が成立する。

・・・・・・（式９）

すなわち、マルチプレクサ１３からの出力は、デルタシグマ変調器１２−１乃至１２−Ｎからの出力信号の和を、値Ｎにより除算した値に等しい。ここで、デルタシグマ変調器１２−１乃至１２−Ｎが、図１４に示す１次のデルタシグマ変調器６１と同等である場合、図１６に示すアダー６１０からの出力Ｙ（ｎ）、及び、デルタシグマ変調器６１からの出力ＯＵＴ（ｎ）は、式１０及び１１の通り表される。

・・・・・・（式１０）
OUT(n) ＝ Y(n) ＋ N(n)
・・・・・・（式１１）

ここで、ｎは時系列を表す変数であり、例えば、ＩＮ（１）は入力信号の初期値である。また、N(n)は、量子化器６１３において発生する量子化雑音である。式１０及び１１は、式１２及び１３に示す通り展開できる。

・・・・・・（式１２）

・・・・・・（式１３）

式１３は、デルタシグマ変調器６１に入力される初期値IN(1)に依存して、N(n)が変化することを示している。式１０及び１１をz変換することによって、式１４及び１５が導かれる。

Y(z) ＝ z^-1 Y(z) ＋ IN(z) − z^-1 OUT(z)
・・・・・・（式１４）

OUT(z) ＝ Y(z) ＋ N(z)
・・・・・・（式１５）

式１４及び１５から式１６が導かれる。

OUT(z) ＝ IN(z) ＋ (1 − z^-1)・N(z)
・・・・・・（式１６）

式１７は、出力の時間波形out(t)を、入力信号in(t)および雑音成分nn(t)により表した式である。

OUT(t) ＝ IN(t) ＋ NN(t)
・・・・・・（式１７）

なお、式１７において、NN(t)は、離散時間領域にてｚ変換することにより、式１６における、右辺第２項である、(1 − z^-1)・N(z)となる。ここで、デルタシグマ変調器１２−ｋからの出力信号DSMout_k(t)は、入力信号をIN(t)とすると、式１８の通り表される。

DSMout_k(t) ＝ IN(t) ＋ NN_k(t)
・・・・・・（式１８）

式１８において、NN_k(t)は、式１７の右辺第２項であり、デルタシグマ変調器１２−ｋにおいて発生する雑音成分を示している。デルタシグマ変調器１２−ｋからの出力信号に関する信号対雑音電力比SNR_kは、入力信号および雑音信号について、それぞれの２乗成分の時間平均値の比をとることにより、式１９の通り表される。

・・・・・・（式１９）

マルチプレクサ１３からの出力MUXout(t)は、式９及び１８より、式２０の通り表される。

・・・・・・（式２０）

マルチプレクサ１３からの出力信号に関する信号対雑音比SNR_MUXは、式２０における右辺の第１項と第２項について２乗した値の比をとることにより、式２１の通り表される。

・・・・・・（式２１）

ここで、式１３に示したように、デルタシグマ変調器１２−１乃至１２−Ｎからの出力信号に含まれる雑音信号は、デルタシグマ変調器１２−１乃至１２−Ｎに入力される初期値IN(1)に依存して変化する。よって、Ｎ個のNN_k(t) (k＝1、2、・・、N)は、設定部１１において、デルタシグマ変調器１２−１乃至１２−Ｎに設定する初期値を互いに異なる値に設定することによって、異なる信号となる。また、これらＮ個のNN_k(t)を互いに無相関とすることによって、互いの雑音信号の積の時間平均値は、いずれも近似的にゼロとなる。したがって、式２１から、式２２が導かれる。

・・・・・・（式２２）

ここで、デルタシグマ変調器１２−１乃至１２−Ｎにおいて発生する雑音信号に関する２乗時間平均値であるNK_k(t)²の平均値は、いずれも等しく、その値としてNNaveとする。この場合、式１９及び２２に示した、個々のデルタシグマ変調器からの出力信号に関するSNRであるSNR-k、及び、マルチプレクサ１３からの出力信号に関するSNRであるSNR_MUXは、順に、式２３及び２４の通り表される。

・・・・・・（式２３）

・・・・・・（式２４）

式２３及び２４が示す通り、マルチプレクサ１３からの出力信号に関するＳＮＲは、個々のデルタシグマ変調器１２−１乃至１２−Ｎからの出力信号に関するＳＮＲと比較して、Ｎ倍向上する。このことは、デルタシグマ変調器の数に比例して、ＳＮＲが向上することを意味している。

次に図７のフローチャートを参照して、本実施形態に係るデジタル変調装置１０の動作（処理）について詳細に説明する。

設定部１１は、デルタシグマ変調器１２−１乃至１２−Ｎに、互いに異なる初期値を設定する（ステップＳ１０１）。デジタル変調装置１０が入力信号を受信していない場合（ステップＳ１０２でＮｏ）、デジタル変調装置１０はそのまま待機する。デジタル変調装置１０が入力信号を受信した場合（ステップＳ１０２でＹｅｓ）、設定部１１は、切替スイッチ１１０−１乃至１１０−Ｎにおける入力を、初期値の入力側から入力信号の入力側に切替える（ステップＳ１０３）。

デルタシグマ変調器１２−１乃至１２−Ｎは、入力信号を入力する（ステップＳ１０４）。デルタシグマ変調器１２−１乃至１２−Ｎは、入力信号をデルタシグマ変調処理し、その処理結果をマルチプレクサ１３へ入力する（ステップＳ１０５）。マルチプレクサ１３は、デルタシグマ変調器１２−１乃至１２−Ｎから入力された信号をシリアル化し、その後、そのシリアル信号を出力して（ステップＳ１０６）、全体の処理は終了する。

本実施形態に係るデジタル変調装置１０は、デルタシグマ変調器に関する動作周波数を高めずに、信号対雑音電力比を効率的に向上することができる。その理由は、設定部１１が、デルタシグマ変調器１２−１乃至１２−Ｎに、互いに異なる初期値を設定し、マルチプレクサ１３が、デルタシグマ変調器１２−１乃至１２−Ｎが入力信号をデルタシグマ変調処理した結果を、シリアル化することにより、シリアル信号として出力するからである。

以下に、本実施形態に係るデジタル変調装置１０によって実現される効果について、詳細に説明する。

一般に、デルタシグマ変調器が生成する信号に関するＳＮＲは、デルタシグマ変調器に関する動作周波数を高くすることにより向上できる。一方で、この動作周波数の速度限界は、デバイス性能により律速されるので、ＳＮＲは、デバイス性能に応じて決定される。

これに対して、本実施形態に係るデジタル変調装置１０は、デルタシグマ変調器に関する動作周波数を高くせずに、ＳＮＲを向上することができる。即ち、本実施形態に係るデジタル変調装置１０においては、マルチプレクサ１３は、デルタシグマ変調器１２−１乃至１２−Ｎに対してＮ倍高速に動作する必要がある。しかしながら、マルチプレクサ１３の構成は、デルタシグマ変調器１２−１乃至１２−Ｎと比較して非常に簡易的であることから、マルチプレクサ１３に関する速度限界は、十分に高い。したがって、本実施形態に係るデジタル変調装置１０は、ＳＮＲが高いデジタル信号を、デルタシグマ変調器に関する動作速度を上げずに生成することができる。

なお、各デルタシグマ変調器に供給するクロック信号の位相をずらして時間多重化する方法がある。この方法では、実効的なサンプルレートを、デルタシグマ変調器のサンプルレートとデルタシグマ変調器の数の積に等しい値に上昇させることにより、ＳＮＲを向上させる。しかし、この方法では、位相が異なる複数のクロック信号を供給する回路が必要となる。これに対して本実施形態では、デルタシグマ変調器１２−１乃至１２−Ｎに供給するクロック信号が同一（共通）であるので、クロック信号を供給する回路構成は、簡易的であり、上述した方法と比べて、回路規模や消費電力を低く抑えることができる。

また、本実施形態の変形例において、図１７に示すように、分周器１４を複相クロック生成器１５に置き換えてもよい。この場合、上述した時間多重化する方式と同様、デルタシグマ変調器１２−１乃至１２−Ｎに供給するクロック信号の位相をずらし、実効的なサンプルレートを上げることも可能である。複相クロック生成器１５は、分周器１４と比較して、回路規模及び消費電力が大きくなる。しかしながらこの場合、デジタル変調装置１０は、初期値設定によるＳＮＲ向上効果と実効的なサンプルレートに関する向上効果とを組み合わせることによって、さらにＳＮＲを向上させることが可能である。

複相クロック生成器１５の構成例として、４相のクロックを生成する場合の構成例を図５に示す。図５に示す複相クロック生成器１５は、ＤＦＦ１５０乃至１５２を備えている。ＤＦＦ１５１及び１５２における出力Ａ乃至Ｄは、図６に示す、位相が異なる４相のクロックを出力する。即ち、図６は、複相クロック生成器１５の構成が図５に示す場合において、複相クロック生成器１５がデルタシグマ変調器１２−１乃至１２−Ｎへ入力するクロック信号に関するタイムチャートを例示する。複相クロック生成器１５は、図３に示す分周器１４と比較して、ＤＦＦの数が１つ多くなるので、その回路規模及び消費電力は大きくなる。

また、本実施形態に係るデジタル変調装置１０においては、マルチプレクサ１３が、デルタシグマ変調器１２−１乃至１２−Ｎのいずれかからの出力を選択する。これにより、デジタル変調装置１０からの出力がとりうる値の数、もしくは、ビット幅の値は、個々のデルタシグマ変調器からの出力がとりうる値の数、もしくは、ビット幅の値と等しい。

ＳＮＲに関する向上効果は、デルタシグマ変調器１２−１乃至１２−Ｎからの出力を足し合わせた信号によって得られる。これに加えて、ＳＮＲは、その信号のとりうる値、もしくは、ビット幅の値は、足し合わすデルタシグマ変調器の数に応じて増加する。すなわち、本実施形態に係るデジタル変調装置１０は、出力値の数、もしくは、ビット幅の値に関して、個別のデルタシグマ変調器と同じ値を維持したまま、ＳＮＲを向上することもできる。したがって、例えば、本実施形態に係るデジタル変調装置１０が、２値出力型のデルタシグマ変調器を備えたデジタル変調装置である場合、図１３に示す、２値動作のＤ級増幅器に、本実施形態に係るデジタル変調装置１０からの出力を入力することができる。

＜第２の実施形態＞
図８は、第２の実施形態に係るデジタル変調装置２０の構成を概念的に示すブロック図である。本実施形態に係るデジタル変調装置２０は、下記の構成について、第１の実施形態に係るデジタル変調装置１０と異なる。
・第１の実施形態に係るデルタシグマ変調器１２−１乃至１２−Ｎが、初期値入力デルタシグマ変調器２２−１乃至２２−Ｎに置換されている。
・第１の実施形態に係る設定部１１の機能を、初期値入力デルタシグマ変調器２２−１乃至２２−Ｎが備える。すなわち、初期値入力デルタシグマ変調器２２−１乃至２２−Ｎは、順に、初期値を格納したメモリ２２０−１乃至２２０−Ｎを備える。

本実施形態に係る、マルチプレクサ２３、及び、分周器２４は、順に、第１の実施形態に係る、マルチプレクサ１３、及び、分周器１４と同等の機能を備えている。

図９に、初期値入力デルタシグマ変調器２２−１の具体的な構成例を示す。初期値入力デルタシグマ変調器２２−２乃至２２−Ｎの構成も、初期値入力デルタシグマ変調器２２−１と同様である。図９に示す通り、本構成例に係る初期値入力デルタシグマ変調器２２−１は、外部から内部ノードＹに初期値信号を入力可能な切替スイッチ６１４を備えている。初期値入力デルタシグマ変調器２２−１が、アダー６１０、遅延器６１１及び６１２、量子化器６１３を備えている構成は、図１６に構成を示すデルタシグマ変調器６１と同様である。

本実施形態に係るデジタル変調装置２０は、デルタシグマ変調器に関する動作周波数を高めずに、信号対雑音電力比を効率的に向上することができる。その理由は、初期値入力デルタシグマ変調器２２−１乃至２２−Ｎが、互いに異なる初期値を入力し、マルチプレクサ２３が、初期値入力デルタシグマ変調器２２−１乃至２２−Ｎが入力信号をデルタシグマ変調処理した結果を、シリアル化することにより、シリアル信号として出力するからである。

以下に、本実施形態に係るデジタル変調装置２０によって実現される効果について、詳細に説明する。

前述した式１３は、デルタシグマ変調器からの出力信号に含まれる雑音信号は、内部ノードＹに関する初期値に依存することを示している。したがって、本実施形態に係る初期値入力デルタシグマ変調器２２−１乃至２２−Ｎにおいて、互いに異なる初期値をノードＹに与えることにより、初期値入力デルタシグマ変調器２２−１乃至２２−Ｎからの出力信号に含まれる雑音信号は、第１の実施形態に係るデジタル変調装置１０と同様に、互いに異なる信号となる。

したがって、前述した式２３及び２４が示すように、本実施形態に係るデジタル変調装置２０が出力する出力信号に関するＳＮＲは、初期値入力デルタシグマ変調器２２−１乃至２２−Ｎの各々からの出力に関するＳＮＲと比較して、Ｎ倍向上する。このことは、初期値入力デルタシグマ変調器の数に比例して、デジタル変調装置２０に関するＳＮＲが向上することを意味している。すなわち、本実施形態に係るデジタル変調装置２０は、一般的なデルタシグマ変調器に比較して、ＳＮＲが高いデジタル信号を、デルタシグマ変調器に関する動作速度を上げずに生成することができる。

なお、初期値入力デルタシグマ変調器２２−１乃至２２−Ｎに対する、外部から初期値を入力する場所は、図９に示すノードＹのほか、その他の内部ノード、あるいは、入力ノードなどでもよい。また、回路規模が大きい高次のデルタシグマ変調器に関しても、外部から初期値を入力する場所は、その内部ノード、あるいは、入力ノードのいずれでもよい。

また、デルタシグマ変調器に対して、外部から初期値を入力する方法としては、互いに異なる初期値をヘッダ部に持つ入力信号を用いる方法もある。この場合、第１の実施形態に係る設定部１１、および、第２の実施形態に係る切替スイッチ６１４のような、変調処理を行う対象である入力信号に関する入力と初期値入力とを切り替える機能は不要となる。

＜第３の実施形態＞
図１０は、第３の実施形態に係る無線送信機３の構成を概念的に示すブロック図である。本実施形態に係る無線送信機３は、デジタル変調装置３０、デジタルベースバンドシグナルジェネレータ８０、スイッチングアンプ８１、バンドパスフィルター８２、及び、アンテナ８３を備えている。

デジタル変調装置３０は、デルタシグマ変調器３２−１乃至３２−Ｎ、マルチプレクサ３３、分周器３４、ＲＦ位相信号生成器３６、及び、ミキサー（乗算部）３７を備えている。デルタシグマ変調器３２−１乃至３２−Ｎ、マルチプレクサ３３、及び、分周器３４は、第１の実施形態に係るデジタル変調装置１０、あるいは、第２の実施形態に係るデジタル変調装置２０が備える構成要素と同等の機能を備えている。すなわち、デジタル変調装置３０は、デジタル変調装置１０、あるいは、デジタル変調装置２０と少なくとも同等の機能を備えている。

デジタルベースバンドシグナルジェネレータ８０は、デジタル変調装置３０に、無線信号が包含する振幅信号及び位相信号を入力する。ＲＦ位相信号生成器３６は、デジタルベースバンドシグナルジェネレータ８０から入力された位相信号を基に、矩形RF位相信号を生成し、マルチプレクサ３３及び分周器３４に、生成した矩形ＲＦ位相信号をクロック信号として入力する。ＲＦ位相信号生成器３６は、当該矩形ＲＦ位相信号を、ミキサー３７へも入力する。

本実施形態に係る無線送信機３は、図１５に示す一般的な無線送信機において、デルタシグマ変調器７１を、第１の実施形態に係るデジタル変調装置１０、あるいは、第２の実施形態に係るデジタル変調装置２０に置き換えた構成に相当する。

無線信号RF(t)は、一般的に、式２５及び２６に示すように、振幅信号r(t)と、位相信号θ(t)とを用いて表される。

RF(t) ＝ r(t)・RF_θ(t)
・・・・・・（式２５）

RF_θ(t) ＝ cos(ωc・t ＋ θ(t))
・・・・・・（式２６）

ここで、ω_Cは、キャリア周波数fcに２π（πは円周率）を乗じた、角周波数である。本実施形態では、デジタルベースバンドシグナルジェネレータ８０が、振幅信号r(t)、及び、位相信号θ(t)を生成する。位相信号θ(t)は、ＲＦ位相信号生成器３６によって、ＲＦ帯にアップコンバートされることにより、ＲＦ位相信号、すなわち、式２５及び２６が示すRF_θ(t)に変換される。

ＲＦ位相信号は、ＲＦ位相信号生成器３６において、ゼロを閾値として大小を比較する量子化器３６０によって矩形化される。すなわち、ＲＦ位相信号は、式２７に示す、矩形ＲＦ位相信号RF_rec_θ(t)に変換される。デジタル変調装置３０は、この矩形ＲＦ位相信号を、クロック信号として使用する。

RF_rec_θ(t) ＝ RF_θ(t) ＋ HM(t)
・・・・・・（式２７）

式２７におけるHM(t)は、RF位相信号RF_θ(t)が含む高調波成分である。

振幅信号r(t)は、デジタル変調装置３０に入力される。デジタル変調装置３０におけるマルチプレクサ３３からの出力信号Dmod(t)は、式２０の右辺において、IN(t)に、r(t)を代入した信号であり、式２８の通り表される。

・・・・・・（式２８）

ミキサー３７は、デジタル変調装置３０におけるマルチプレクサ３３からの出力信号Dmod(t)と、矩形ＲＦ位相信号とを乗算することによって、式２９に表すデジタルＲＦ信号 RFdig(t)を生成する。

・・・・・・（式２９）

式２９における右辺第１項は、式２５が示す通り、無線信号RF(t)である。無線送信器３は、このデジタルＲＦ信号を、スイッチングアンプ８１によって増幅したのち、所望成分のみを通過させる。言い換えれば、このデジタルＲＦ信号は、式２９における右辺第２項以降を除去するバンドパスフィルター８２を介して、アンテナ８３から放射される。

ここで、デジタル変調装置３０におけるデルタシグマ変調器３２−１乃至３２−Ｎが内部に備える量子化器が２値（high/low）出力タイプである場合、デジタル変調装置３０におけるマルチプレクサ３３からの出力は２値である。矩形ＲＦ位相信号も２値であるので、２値（high/low）を、順に、「１」と「０」に対応させることによって、両者の積であるミキサー３７からの出力もまた、「１」と「０」の２値となる。この場合、ミキサー３７からの出力を、図１３に示した、バイアス電流が不要であり、高効率動作が可能なＤ級増幅器である、スイッチングアンプ８１に入力することができる。

なお、デルタシグマ変調器３２−１乃至３２−Ｎからの出力が、「０」を含んだＭ値（0、a_1、a_2、・・・、a_(M-1)）であり、矩形ＲＦ信号の２値を「１」と「０」に割り当てた場合、ミキサー３７からの出力もまた、デルタシグマ変調器３２−１乃至３２−Ｎの出力と同様に、Ｍ値となる。この場合、ミキサー３７からの出力は、図１１に示す通り、デコーダ８１０を介して、多電源であるスイッチングアンプ８１が備える、Ｍ個のスイッチ素子８１１−０乃至８１１−（Ｍ−１）に入力される。このＭ個という値は、ミキサー３７から出力されるＭ値の数と等しい。デコーダ８１０は、ミキサー３７から出力された値に応じて、スイッチ素子８１１−０乃至８１１−（Ｍ−１）のうちのいずれか一つのみをオンの状態にする。スイッチングアンプ８１は、このように動作することによって、ミキサー３７からの出力を、増幅して出力する。

なお、式２９において、ＲＦ位相信号であるHM(ｔ)を含んだ項は、所望帯域より高い周波数成分であるので、バンドパスフィルター８２により容易に除去できる。したがって、アンテナ８３から出力される信号Ant(t)は、式３０の通り、近似的に表される。

・・・・・・（式３０）

信号Ant(t)に関するＳＮＲであるSNR_antは、右辺第２項のカッコ内部の２つの項の比をとることによって、式３１の通り表される。

・・・・・・（式３１）

式３１は、式２１におけるIN(t)をr(t)に置換した式である。したがって、式２１から、式２３及び２４を導出した過程と同様の計算を行うことにより、SNR_ant_conv、及び、SNR_antを求めることができる。SNR_ant_convは、一般的なデルタシグマ変調装置を用いた無線送信機がアンテナから出力する信号に関するＳＮＲである。SNR_antは、本実施形態に係る無線送信機３が、アンテナ８３から出力する信号に関するＳＮＲである。SNR_ant_conv、及び、SNR_antは、順に、式３２及び３３の通り表される。

・・・・・・（式３２）

・・・・・・（式３３）

本実施形態に係るデジタル変調装置３０は、デルタシグマ変調器に関する動作周波数を高めずに、信号対雑音電力比を効率的に向上することができる。その理由は、デルタシグマ変調器３２−１乃至３２−Ｎが、互いに異なる初期値を入力し、マルチプレクサ３３が、デルタシグマ変調器３２−１乃至３２−Ｎが入力信号をデルタシグマ変調処理した結果を、シリアル化することにより、シリアル信号として出力するからである。

式３２及び３３が示す通り、本実施形態に係る無線送信機３は、一般的な無線送信機と比較して、アンテナから出力するＳＮＲがＮ倍高い。すなわち、本実施形態に係る無線送信機３は、一般的な無線送信機と比較して、ＳＮＲが高い無線信号を、デルタシグマ変調器に関する動作速度を上げずに生成することができる。

＜第４の実施形態＞
図１２は、第４の実施形態に係るデジタル変調装置４０の構成を概念的に示すブロック図である。

本実施形態に係るデジタル変調装置４０は、設定部４１、Ｎ個（Ｎは２以上の整数）のデルタシグマ変調部４２−１乃至４２−Ｎ、及び、シリアル出力部４３を備える。

設定部４１は、Ｎ個のデルタシグマ変調部４２−１乃至４２−Ｎに対して、互いに異なる初期値を設定する。

デルタシグマ変調部４２−１乃至４２−Ｎは、入力信号を第一のクロック信号が示すクロック周期Ｔごとにデルタシグマ変調処理することによって、当該初期値に応じて値が変化する雑音信号を包含する変調後信号を出力する。

シリアル出力部４３は、デルタシグマ変調部４２−１乃至４２−Ｎが出力した変調後信号を、クロック周期が第一のクロック信号のＮ分の１である第二のクロック信号が示すクロック周期Ｔ／Ｎごとに順にシリアル化して出力する。

本実施形態に係るデジタル変調装置４０は、デルタシグマ変調器に関する動作周波数を高めずに、信号対雑音電力比を効率的に向上することができる。その理由は、デルタシグマ変調部４２−１乃至４２−Ｎが、互いに異なる初期値を入力し、シリアル出力部４３が、デルタシグマ変調部４２−１乃至４２−Ｎが入力信号をデルタシグマ変調処理した結果を、シリアル化することにより、シリアル信号として出力するからである。

以上、上述した実施形態を模範的な例として本願発明を説明した。しかしながら、本願発明は、上述した実施形態には限定されない。即ち、本願発明は、本願発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。

この出願は、２０１４年９月３０日に出願された日本出願特願２０１４−１９９５０３を基礎とする優先権を主張し、その開示の全てをここに取り込む。

１０ デジタル変調装置
１１ 設定部
１１０−１乃至１１０−Ｎ 切替スイッチ
１１１−１乃至１１１−Ｎ メモリ
１２−１乃至１２−Ｎ デルタシグマ変調器
１３ マルチプレクサ
１４ 分周器
１４０及び１４１ ＤＦＦ
１５ 複相クロック生成器
１５０乃至１５２ ＤＦＦ
２０ デジタル変調装置
２２−１乃至２２−Ｎ 初期値入力デルタシグマ変調器
２２０−１乃至２２０−Ｎ メモリ
２３ マルチプレクサ
２４ 分周器
３ 無線送信機
３０ デジタル変調装置
３２−１乃至３２−Ｎ デルタシグマ変調器
３３ マルチプレクサ
３４ 分周器
３６ ＲＦ位相信号生成器
３６０ 量子化器
３７ ミキサー
４０ デジタル変調装置
４１ 設定部
４２−１乃至４２−Ｎ デルタシグマ変調部
４３ シリアル出力部
５０ Ｄ級増幅器
５１及び５２ スイッチ素子
６０ ＲＦ信号生成器
６１及び６２ デルタシグマ変調器
６１０ アダー
６１１及び６１２ 遅延器
６１３ 量子化器
６１４ 切替スイッチ
７０ ＲＦ信号生成器
７１ デルタシグマ変調器
８０ デジタルベースバンドシグナルジェネレータ
８１ スイッチングアンプ
８１０ デコーダ
８１１−０乃至８１１−（Ｍ−１） スイッチ素子
８２ バンドパスフィルター
８３ アンテナ

Claims (10)

1. 入力手段と、
   Ｎ個（Ｎは２以上の整数）のデルタシグマ変調手段と、
   出力手段と、
   を備え、
   前記入力手段は、前記Ｎ個のデルタシグマ変調手段に対して、互いに異なる初期値を入力したのち、前記Ｎ個のデルタシグマ変調手段に対して同一の第一の信号を入力し、
   前記Ｎ個のデルタシグマ変調手段の個々は、前記第一の信号を第一のクロック周期ごとにデルタシグマ変調処理することによって、第二の信号を出力し、
   前記出力手段は、個々の前記第二の信号を、前記第一のクロック周期のＮ分の１である第二のクロック周期ごとに順に出力する、
   デジタル変調装置。
2. 前記Ｎ個のデルタシグマ変調手段の個々は、互いに位相が異なるクロック信号によって動作する、
   請求項１に記載のデジタル変調装置。
3. 前記入力手段は、入力ノード、及び、前記入力ノード以外の１以上の内部ノードを備える前記デルタシグマ変調手段における、前記入力ノード、及び、前記１以上の内部ノードのうちの少なくとも何れかに、前記初期値を入力する、
   請求項１または２に記載のデジタル変調装置。
4. 前記入力手段は、前記Ｎ個のデルタシグマ変調手段に、前記互いに異なる初期値をヘッダ部に包含する前記同一の第一の信号を入力する、
   請求項１乃至３のいずれかに記載のデジタル変調装置。
5. 前記Ｎ個のデルタシグマ変調手段は、同相であるクロック信号によって動作する、
   請求項１に記載のデジタル変調装置。
6. 前記第二のクロック周期のクロック信号を分周することによって、前記第一のクロック周期のクロック信号を生成し、生成した前記第一のクロック周期のクロック信号を、前記Ｎ個のデルタシグマ変調手段へ入力する分周手段をさらに備える、
   請求項５に記載のデジタル変調装置。
7. 乗算手段をさらに備え、
   前記Ｎ個のデルタシグマ変調手段は、振幅成分及び位相成分を含む無線信号に関して、前記振幅成分を前記第一の信号として入力し、
   前記乗算手段は、前記出力手段が出力した信号と、前記無線信号が含む前記位相成分と、を乗算して出力する、
   請求項１乃至６のいずれかに記載のデジタル変調装置。
8. 請求項１乃至７のいずれかに記載のデジタル変調装置を備える、
   無線送信機。
9. 入力手段が、Ｎ個（Ｎは２以上の整数）のデルタシグマ変調手段に対して、互いに異なる初期値を入力したのち、前記Ｎ個のデルタシグマ変調手段に対して同一の第一の信号を入力し、
   前記Ｎ個のデルタシグマ変調手段の個々が、前記第一の信号を第一のクロック周期ごとにデルタシグマ変調処理することによって、第二の信号を生成し、
   出力手段が、個々の前記第二の信号を、前記第一のクロック周期のＮ分の１である第二のクロック周期ごとに順に出力する、
   デジタル変調方法。
10. 前記Ｎ個のデルタシグマ変調手段の個々が、互いに位相が異なるクロック信号によって動作する、
    請求項９に記載のデジタル変調方法。

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