JPH02145009A - ドレインバイアスドトランスレジスタンス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は種々のアナログ信号処理機能を実現するのに有
用な可同調抵抗装置及び特に可同調周波数応答を有する
フィルタを提供する能動連続時間フィルタ内のドレイン
バイアスドトランスレジスタンス装置に関するものであ
る。

特に、本発明は各々ドレイン電極及びゲート電極を有す
る第１及び第２ＭＯ３トランジスタと、第１及び第２Ｍ
０３）ランジスタのドレイン電極にそれぞれ結合された
第１及び第２入力端子と、出力手段とを有する差動増幅
器と、 前記差動増幅器の出力手段をその第１及び第２入力端子
の少なくとも一方に結合する帰還回路とを具えた装置に
関するものである。斯る装置はｒｌＥＥＥ　Ｊｏｕｒｎ
ａｌ　ｏｆ　５ｏｌｉｄ　５ｔａｔｅ　Ｃｉｒｃｕｉｔ
ＳＪＶｏｗ。

５Ｃ−２１，Ｎｏ、１．１９８６年２月、第１５〜２９
頁の論文ｒｃｏｎｔｉｎｕｏｕｓ−Ｔｉｍｅ　ＭＯＳＦ
ＥＴ−ＣＦｉｌｔｅｒｓ　ｉｎ　ＶＬＳＩ　Ｊから既知
である。

（従来の技術） アナログ信号処理の分野においては、プロセス条件の変
化や温度の変動にもかかわらず精密で、安定で、且つ制
御可能なＲＣ時定数をモノリシック回路で発生し得るこ
とが重要である。ＲＣ時定数は時間遅延やフィルタ周波
数のような重要な値を決定する。精密なＲＣ時定数が、
電荷パケットを精密なりロック周波（［。ｋ）でサンプ
リングし転送する電荷結合装ｆｆｉ　（ＣＣＤ）　やス
イッチトキャパシタフィルタのようなスイッチング技術
とコンパチブルなＶＬＳＩ内にモノリシックに実現され
てきている。スイッチトキャパシタ技術では抵抗（Ｒ）
をデータサンプリングにより発生させ、ＲＣを固定のク
ロック周波数に追従させることができる（１／ｆｃｋ）
。スイッチトキャパシタ技術は！ＡＯＳアナログ信号処
理の分野、特にモノリシックフィルタの開発においてポ
ピユラーになってきている。その一つの理由は、積分器
のような基本フィルタ構成ブロックのＲＣ時定数は変化
するプロセス及び温度範囲に亘って精密に制御すること
ができるためである。

しかし、あいにくスイノチトキャパシタ技術では信号周
波数が増大しクロック周波数に近づくにつれて精度が悪
化し、高周波用途においてその使用が制限される。スイ
ッチトキャパシタ技術は、例えばベースバンドへの雑音
の折り返えし、フィルタのアンチエリアシング及び平滑
化の必要性、スイッチによる電荷注入、及びスイッチン
グ雑音の存在のような多数の欠点を伴う。これらの欠点
は信号周波数が増大するにつれて顕著になる。

モノリシック高周波アプリケーションの場合には、連続
時間技術がスイッチングの問題がないために主流になっ
てきている。連続時間技術によれば電荷をキャパシタに
制御した態様で連続的に流すことができる。このキャパ
シタを充電するのに要する時間を用いて回路の時定数を
決定する。しかし、斯る技術には克服すべき２つの問題
があり、１つはＲＣ時定数の精密な再現性であり、もう
１つは十分にリニアな大きな動作レンジを達成して信号
対雑音比を十分大きく維持することである。これらの問
題の最初の問題は電圧制御能動素子を用いてＲ値を発生
させることにより解決することができる。この場合には
ＲＣｆａの自動チューニングを、このような１つの可同
調抵抗素子からの信号の位相を外部基準クロック信号、
一般に石英クリスタル発振器の信号と比較する位相ロッ
クループによって得る。両信号の周波数の差を平滑化し
、これを帰還信号として用いて他の可同調抵抗素子の値
を制御する。このようにするとクロック周波数の多数倍
に等しい時定数を発生させることができる。

第２の問題に対しては能動素子を線形化する試みがなさ
れている。しかし、高信頼度の線形化を達成するのに必
要とされる追加の回路が回路の高周波性能を悪化してし
まう。

良好な周波数特性を有する線形可同調抵抗素子を得る問
題の１つの解決方法はＭＯＳトランジスタを電圧制御抵
抗として用いるものである。１対の斯るトランジスタ（
！、１１及びλ１２）を差動的に動作させることにより
積分器動作における２次の非線形項を消去することがで
きる。ゲート電圧を用いてＲの値を、正しいＲＣ時定数
になるまで同調即ち変化させる。このような解決方法は
既知の装置に見られる。

（発明が解決しようとする課題） この最后の解決方法により精密且つリニアな動作を達成
することができるが、依然としていくつかの固有の制限
が存在する。第１に、両トランジスタＭ１及びＭ２を常
時それらの３極管領域に維持する必要があるために、人
力信号の電圧スイッチングをゲート電圧より少くともし
きい値電圧だけ低い値に維持する必要がある。これは最
大許容リニアレンジを著しく制限しく代表的には電源電
圧の約１７３に制限する）、特別のプリスケーラ及びポ
ストスケーラ回路を必要とする。第２に、人力信号をト
ランジスタのソースドレイン接合に供給するため、入力
抵抗値が不所望に低い。即ち、全てのＭＯ３環境では低
抵抗負荷を駆動するのに好適な演算増幅器を設計するこ
とは本質的に困難である。

第３に、自動チューニングのためにＰＬＬを用い、これ
は可同調ＲＣ発振器、位相比較器及び大きな平滑フィル
タのような機能ブロックを含むために本質的に大きなチ
ップ面積を必要とする。

本発明の目的は、種々の高周波数アナログ信号処理機能
を与えるのに特に好適なＲＣ構成ブロックの一部分とし
ての電気被制御抵抗素子を提供することにある。

本発明の他の目的は、非線形ＭＯ３装置を新規な態様で
用いて広い範囲に亘って連続的にリニアな抵抗ｆａ（Ｒ
）を有する装置を達成することにある。

本発明の更に他の目的は、その抵抗値が広いダイナミッ
クレンジに亘って連続的に且つ線形に可変であって、良
好な高周波数特性、オンチップチューニング、高い入力
インピーダンス及び広い入力レンジに亘る良好な直線性
を与える電気的に制御可能なＭＯＳ　　）ランジスタ装
置を提供することにある。

本発明の更に他の目的は、種々のアナログ信号処理機能
、例えばフィルタリング機能を実現するために精密且つ
制御可能なＲＣ（ａを発生させる新しい方法を提供する
ことにある。

本発明の更に他の目的は、入力信号に対し高い人力イン
ピーダンスを呈する高周波数連続時間）ィルタに好適な
一組の新規な構成ブロックを提供することにある。

本発明の更に他の目的は、単一半導体チップ上に完全に
集積化し得る高周波連続時間フィルタを提供することに
ある。

本発明の更に他の目的は、位相ロックループを用いない
でＲＣＯ値がクロック周波数に自動的に追従するように
したＲＣ構成ブロックを提供することにある。

（課題を解決するための手段） 本発明は頭書に記載したタイプの装置において、更に、 第１及び第２可調整バイアス電流源と、前記第１電流源
と前記第１トランジスタを供給電圧源の端子間に、ドレ
イン電極を第１電流源に接続して、直列に接続する手段
と、 前記第２電流源と前記第２トランジスタを供給電圧源の
端子間に、ドレイン電極を第２電流源に・接続して、直
列に接続する手段と、 前記第１及び第２トランジスタのそれぞれのゲート電極
に接続された１対の信号入力端子と、前記第１及び第２
バイアス電流源により前記第１及び第２トランジスタに
供給されるバイアス電流の値を調整してこれらトランジ
スタをそれらの３極管領域にバイアスする手段とを具え
、前記バイアス電流源の調整により前記トランジスタの
バイアス電流を変化させ、これにより前記トランジスタ
のドレイン電圧を変化させて前記トランジスタの実効抵
抗値を直線的に変化させるようにしたことを特徴とする
。

本発明によれば、本発明の上述の目的及び他の目的並び
に利点は３極管領域内で動作する！ＪＯ３トランジスタ
の直線的なトランスレジスタンス変化を用いるドレイン
バイアスドトランスレジスタンスＭＯＳトランジスタ装
置によって達成される。人力信号はＭＯＳ　　）ランジ
スクのゲートに供給され、その実効抵抗値をこのトラン
ジスタのドレインに供給される可調整バイアス電流によ
りそのドレイン電圧を制御することによって同ｍ（又は
調整）することができる。

本発明によれば高周波連続時間フィルタ構成ブロックの
ような種々の高周波アナログ信号処理用に好適な基本Ｒ
Ｃ可制御装置のファミリーを提供することができる。

本発明の好適実施例は、ソース接地形に接続された１対
の整合ＭＯＳトランジスタを用い、これらトランジスタ
をそれらのドレイン電極に結合された１対の整合電流源
によりバイアスしてドレイン電圧の値を調整可能にする
。整合ＭＯＳトランジスタ対のドレイン電圧をそられの
３極管領域内にバイアスすることによってこのＭＯＳ　
　トランジスタ対の差動トランスレジスタンスにより形
成される連続的に可変のリニア抵抗値Ｒが得られる。Ｍ
ＯＳ　　）ランジスタのドレイン電圧は抵抗値Ｒを決定
し、このドレイン電圧はバイアス電流発生回路により半
導体チップ上に発生されるバイアス電流（ｒＲ）により
制御される。このバイアス電流発生器はＲＣ積がクロッ
ク周波数に比例する（例えば１／ｆｃｋ）ように構成す
ることができる。

従って、本発明はＶＬＳＩコンパチブル連続時間アナロ
グフィルタ（例えばアンチエイリアシングフィルタ又は
平滑フィルタ）、データ伝送装置内の変調器／復調器及
びオーディオシステム内のステレオデコーダのような種
々の高周波アナログ信号処理装置用の基本構成ブロック
としての新規なドレインバイアスドトランスレジスタン
ス（ＤＢＴ）　１置を提供するものである。一般に、Ｄ
ＢＴフィルタは、現在スイッチトキャパシタフィルタが
用いられる用途、例えば音声分析、移動トランシーバレ
ーダ及びソナー装置、直交変換、自動検査システム等に
使用することができる。

本発明の新規な［ｌＢＴ装置は良好なＲＣ可制御性、高
周波応答、大きなリニア人力レンジ（実験装置では電源
電圧の約２７３）、高人力インピーダンス、調整が簡単
、全ビデオ信号処理機能を単一チップ上に集積化してコ
ストを節減し信頼度を向上させることができること、及
び位相ロックループを用いないでＲＣを１／［ｃｋに追
従させることができること等の利点をもたらす。

（実施例） 図面につき本発明の詳細な説明する。

第１図は高周波数連続時間フィルタ及び他の高周波数ア
ナログ信号処理装置内の基本構成ブロックとして用いる
のに好適な基本ＤＢＴ（ドレインバイアスドトランスレ
ジスタンス）回置ＩＲｃ素子を示す。第１図の回路は基
本ＤＢＴ素子のシングルエンデツド型のものを示す。こ
の回路はソース接地形に接続されたＭＯＳ　　）ランジ
スタＭ１及びＭ２の整合対から成る。第１及び第２の整
合電流源１ａをそれぞれトランジスタＭ１及びＭ２と直
列に、ＤＣ電源電圧ｖａｎと共通接地点との間に接続す
る。これら電流源はトランジスタＭ１及びＭ２のドレイ
ン電圧を電圧値ｖ×にセットする。バイアス電流Ｉ！ｌ
の値は、トランジスタＭ１及びＭ２が３極管領域内の深
いところで動作するように調整して大きなリニア動作レ
ンジが得られるようにする。

人力信号（Ｖい）の信号源をＭＯＳ　　）ランジスタＭ
１及びＭ２のそれぞれのゲート電極に結合する。零入力
電圧Ｖ。Ｘ（代表的にはｖ［ｌｔｌ／２）を端子２から
各ゲート電極に供給する。トランジスタＭ１のドレイン
電極を演算増幅器３の反転入力端子（−）に接続し、ト
ランジスタＭ２のドレイン電極を演算増幅器３の非反転
入力端子（＋）に接続する。帰還回路４により演算増幅
器３の出力端子をその反転入力端子に結合する。電流１
．と電圧ｖｘとの関係はＩｎ　”β（（Ｖｅｘ−Ｖｔｈ
）ＶＸ−１／２　ｖｘ２）　　　　（１）で表わされ、
ここでβ及びＶＬｈはＭＯＳ　　）ランジスタの利得係
数及びしきい値電圧である。

信号源１からの入力信号Ｖ０．．がｖｃｔ＋に加えられ
てトランジスタＭ１のゲートに印加されると、Ｉ。

より大きい電流がトランジスタ１１１を経て流れる。

演算増幅器３はその両入力端子間に同一の電圧を維持す
るために、トランジスタＭ１を流れる電流はＩ、ｌｌ−
β［（Ｖｉ、、＋Ｖｃｘ　ＶＬｈ）ＶＸ　１／２　ＶＸ
’　）　　（２）になる。

電流ｒｘ＋とＩ、との電流差△Ｉは帰還素子４から供給
され、この電流差は △ｌ　＝　　１．、−１８＝βｖ、ｎｖｘ　　　　　　
　　（３）で与えられる。

この式（３）は、△ＩとＶｌ、、との間に直線的な関係
が存在することを示し、この関係はトランジスタＭ１及
びＭ２が３極管領域内にある限り満足される。

従って、この回路の実効抵抗値Ｒは になる。

この抵抗値Ｒはｖｘの値を調整することにより電気的に
調整することができ、本例ではＶＸはバイアス電流ｌ１
ｌｌ　により式（１）に従って制御される。

第１図のシングルエンデツドＤＢＴ素子は負の信号成分
をトランジスタＭ２のゲートに供給すると共に完全な差
動演算増幅器の２つの出力端子と２つの入力端子との間
に２重帰還路を設けることにより完全な差動型に構成す
ることができる。

第２図は基本可変抵抗ＤＢＴ素子を示し、本例では抵抗
値Ｒを、同様にソース接地形に接続され且つｐチャネル
トランジスタＭ３及びＭ４がら成る第１及び第２可調整
電流源によりそれぞれバイアスされるＭＯＳ　　）ラン
ジスタＭ１及びＭ２の整合対の直線的な相互コンダクタ
ンスを利用して差動的に発生させる。トランジスタＭ３
及びＭ４はＤＣ電源電圧ＶＤ［＋と大地との間に、トラ
ンジスタＭ１及びＩ４２とそれぞれ直列に接続する。

固定の同相モード電圧Ｖ。うを入力信号Ｖｉｄと一緒に
トランジスタＭｌ及びＭ２のゲート電極に供給する。バ
イアス電流ＩＢの大きさは端子５からトランジスタＭ３
及びＭ４のゲート電極に供給するバイアス電圧ＶＢの共
通電圧源により制御する。帰還回路６により差動演算増
幅器７の第１及び第２出力端子をその入力端子（＋）及
び（−）にそれぞれ結合する。帰還回路６はトランジス
タＭ１及びＭ２のドレイン電極の電圧ｖｘを等しく維持
する。出力信号電圧Ｖ。は出力端子８，９間から取り出
す。

ドレイン電圧ＶＸはバイアス電流ＩＢ　とトランジスタ
Ｍ１及びＭ２のオン抵抗値との積により決まり、十分率
さい値に維持して、トランジスタ！４１及びＭ２のゲー
ト電極に大きな差動入力端子が供給されるときでもこれ
らトランジスタＭ１及びＭ２がともにそれらの３極管領
域内に維持されるようにする。この特徴は大きなリニア
動作レンジの達成を可能にする。

第２図の回路の簡単な解析によってその伝達関数の直線
性が証明される。差動入力信号ＶｌｄがトランジスタＭ
１及びＭ２のゲート電極に供給されると、Ｍｌ及びＭ２
のゲート電圧はそれぞれＶ。う＋ｖＩｄ／２及びＶｃｘ
　Ｌ、＋／２になる。この場合、トランジスタＭ１及び
Ｍ２のドレイン電流は になり、そこでβ及びＶｔｈはトランジスタＭ１及びＭ
２の利得係数及びしきい値電圧である。両型流を減算す
ることによりｖｘの２乗項が相殺される。こノ結果、△
Ｉ（：ＩＭＩ−■、４２）とＶｌｄとの間に、△１＝β
ｖｔ、ｖｘ　　　　　　　　（７）の直線関係が得られ
る。

差電流△Ｉは２つの帰還素子を経て流れる。これにより
差動出力電圧は△Ｉと帰還回路６のインピーダンスとの
積に等しくなる。この回路の人力ゲート電圧と出力ドレ
イン電流との比であるこの回路の実効トランスレジスタ
ンスは で与えられる。

これがため、Ｒの値はｖｘ及びＩ８の値を変えることに
より調整することができる。式（８）はトランジスタ！
４１及びＭ２がそれらの３極管領域内にある限り大きな
信号に対しても成り立つ。

帰還素子６を変更することによって種々の一般機能を発
生させることができる。モノリシックアナログフィルタ
は積分器、固定利得増幅器及び減衰積分器のような多数
の一般構成ブロックにより合成することができる。これ
らの構成ブロックの各々は第２図のＤＢＴ素子において
適当な帰還素子を用いることにより実現することができ
る。

負積分器の完全な差動型の例を第３図に示す。

第３図の反転ＲＣ積分器は、第２図の帰還回路を演算増
幅器７の出力端子から各別のキャパシタ１０゜１１を経
てそれぞれ非反転入力端子（＋）及び反転入力端子（−
）に至る第１及び第２の容量性帰還路を構成するように
変更することにより達成される。Ｍｌ及びＭ２からの差
動電流△Ｉは演算増幅器の帰還作用により帰還キャパシ
タ１０．１１に供給される。このとき積分器の出力は になり、ここでＣｆはキャパシタ１０及び１１のキャパ
シタンス及びＶｉｄはトランジスタＭ１及びＭ２のゲー
ト電極間に供給される人力差動電圧である。この積分器
の実効ＲＣ時定数は Ｃ１ τ＝　　　　　　　　　　　　　　　　（１０）βｖｘ で与えられる。自動調整技術によりｖ１１バイアスを適
切に調整することにより、この時定数をプロセス及び温
度の変化と無関係にすることができる。

バイアス電流Ｉ。の大きさは、Ｍｌ及びＭ２が両方とも
それらの３極管領域内の深いところで動作するのに十分
な大きさにする。差動入力信号を（同相モード電圧Ｖ。

８と一緒に）トランジスタＭ１及び）、１２のゲートに
供給すると、式（５）〜（８）の関係が第３図の回路に
も当てはまる。この場合、式（８）のＲの値が大きな信
号に対して成り立つ。

第４図は他の基本構成ブロック、即ちＤＯＴ固定利得増
幅器を示す。この固定利得反転増幅器は第３図のＤＢＴ
　積分器の帰還キャパシタの代りにもう１対のドレイン
バイアストＭＯ３トランジスタＭＩＦ及びＭ２Ｆを配置
することにより実現される。帰還トランジスタＭＩＦは
トランジスタＭ１と並列に、帰還トランジスタＭ２Ｆは
トランジスタＭ２と並列に接続する。第４図の増幅器回
路の他の部分は第３図の積分器回路と同一である。

人力トランジスタ対Ｍ１及びＭ２により供給される△Ｉ
雷電流帰還トランジスタ対ＭＩＦ及びＭ２Ｆにより補償
されるため、 △１、＝△Ｉ、　　　　　　　　　（ｕ）になり、ここ
で△Ｉ＋及び△ｌｒ　はそれぞれ入力トランジスタ対及
び帰還トランジスタ対と関連する電流である。式（７）
及び（１１）から、ＶｌｄとＶ。

との間に次の関係が成立する。

β＋ＶｔｄＶＸ　＝−βｒＶｏＶＸ　　　　（１２）式
（１３）は、この回路は大きな信号に対しても一定の利
得を与えることを示す。ｖｘの値をブロックからブロッ
クへと一定に保つためには帰還装置；４１Ｆ及びＭ２Ｆ
の存在をバイアス電流ＩＢの適切な増大により補償する
必要がある。これは電流源Ｍ３及び）４４のＷ／Ｌ比を
増大させることにより達成される。

ＤＢＴ減衰積分器を実現する回路を第５図に示す。

反転減衰積分器は第３及び４図に示す回路の帰還素子の
組合せによって得られる。これがため、ＤＯＴ減衰積分
器は第４図の並列配置の帰還トランジスタＭＩＦ及びＭ
２Ｆと組合わせて第３図の帰還キャパシタ１０．１１を
具えている。この基−零回路の伝達関数は き書き表わせる。

完全に差動型であるため、上述の３つの反転型の構成ブ
ロックのどれも、２つの差動出力／−ドを入れ替える又
は反転させることにより非反転型の等価な構成ブロック
に変えることができる。従って、６個の基本ＤＢＴ構成
ブロックが種々のモノリシックアナログフィルタ及び他
の高周波アナログ信号処理機能を実現するのに使用し得
る可同調素子のファミリーを構成する。

良好な周波数特性が上述の構成ブロックにより達成され
る。各々の場合において、演算増幅器は見かけの接地状
態をＭｌとＭ２のドレイン間に存在させる。これにより
信号路から高インピーダンスノードが有効に除去され、
従ってミラー効果による周波数応答の劣化が阻止される
。

［ＩＢＴ技術の機能を証明するために、標準の素子を用
いてシングルエンデツド型のＤＢＴ固定利得増幅器及び
ＤＢＴ積分器を構成した。シングルエンデツド型は２次
の非直線性が有効に相殺されない点を除いて差動型に機
能的に等価である。ＤＯＴ　シングルエンデツド型固定
利得増幅器を試験し、試験波形を−１の利得を有する増
幅器の入出力端子において測定した。ＩＯＶ　電源を用
い、ＶＣＸを５ｖにセットしたところ、出力信号のリニ
アレンジは６Ｖ。

即ち電源電圧の約２７３であった。測定リニアレンジの
下限値及び上限値はトランジスタＭｌ及び！、ＩＩＦ（
第４図）がそれらの３極管領域から出る点により決定さ
れた。出力波形の極めて僅かな歪みが検出され、これは
上下限値において１０％以下の非直線性に相当した。

この波形の歪みはシングルエンデツドＤＢＴ増幅器の出
力にのみ存在し、トランジスタＭ１及びＭＩＦ間のゲー
ト電圧の差に起因する。ゲート電圧の差は移動度β１及
びβ、の差を生じ、式（１３）の比β、／β、を変化さ
せる。完全な差動回路では、回路の両川力に同一の非直
線性が現われ、出力を差動的に取り出す際に互に打ち消
し合うためにこのエラー源は問題にならなくなる。

矩形波入力の場合にも、ＤＯＴ積分器の出力波形は少く
とも６ｖスイングに亘ってリニアであった。

バイアス電圧Ｖ、を変えるだけで回路のＲＣ時定数を調
整し、３角出力波の高さを変化させることができた。ド
レイン電圧ｖ×の値は０．２Ｖ、　０．３５Ｖ及び０゜
５ｖの値に調整した。達成された実験結果は極めて良好
であった。

自動チューニングを達成する古典的方法は位相ロックル
ープ（ＰＬＬ）を用いるものである。固定周波数（ｆ−
Ｍｔ　）のクロック電圧を位相比較器の第１入力端子に
供給する。位相比較器の出力を平滑フィルタの入力端子
に供給し、このフィルタの出力端子に半導体チップ上の
全ての可同調ＲＣ素子のための共通バイアス電圧（ＶＢ
）を発生させる。このバイアス電圧Ｖ、を制御入力電圧
としてＲＣ発振器にも供給しくこの発振器はＤＢＴ素子
を用いて実現することもできる）、この発振器の周波数
を制御する。この発振器の周波数ｆ。における出力電圧
を位相比較器の第２入力端子に供給する。この位相比較
器、平滑フィルタ及びＲＣ発振器から成る帰還ループが
平衡に達すると、ｆｏがｆ。ｔに等しくなり、チップ上
の全てのＲＣ素子のＲＣ値が１／　ｆ、、ｔに比例した
値になる。ｆｅｘｔは精密に制御されるため、全てのＲ
Ｃ値が精密になる。ＰＬＬ技術の一つの欠点は位相比較
器の出力を略々直流値（ｖ８）に変換する必要がある点
にある。これはＰＬＬ　自動チュニング方法に用いる平
滑フィルタに高い要件を課す。

第６図に示す新規な自動チューニング回路は位相比較及
び平滑を必要とせず、従ってＰＬＬ方法より小さいチッ
プ面積を用いることができる自動チューニング方法を与
えるものである。半導体チップ上の全てのＤＢＴ素子の
ＲＣ時定数は共通のバイアス電圧Ｖ、により同時に制御
される。

第６図のバイアス電圧発生器は第１及び第２積分器１２
及び１３を含んでいる。各積分器は入力端子１４を経て
外部クロック源に接続される。外部クロック源のクロッ
クは周期Ｔｅｘｔを有する。各積分器は各別の電流源１
５．１６に接続された第２入力端子を有し、この電流源
は精密である必要のない電流Ｌ＋を供給する。これら積
分器はキャパシタンス値Ｃうを有するキャパシタ１７．
１８　も含んでいる。

これら積分器の出力端子をスイッチング装置１９を経て
０８７段の一部であるＭＯＳ　　）ランジスタＭＩＫ及
びＭ２にのゲート電極に接続する。

トランジスタＭＩＫ及びＭ２には電源電圧とアースとの
間に、それぞれＭＯＳ　　）ランジスタＭ３Ｋ及びＭ４
にと直列に接続する。電流源２０はトランジスタＭＩＫ
のドレインに電流ｌｘを供給する。トランジスタＭＩＫ
及びＭ２にのドレイン電極を演算増幅器２１の非反転入
力端子（十）と反転入力端子（＝）にそれぞれ接続する
。この演算増幅器の出力は種々の他の可同調ＤＢＴ　Ｒ
Ｃ素子２２．２３等に、これらＲＣ素子の各々のバイア
ス電流Ｉ８を制御するバイアス電圧Ｖ、を供給する。出
力電圧Ｖ、はトランジスタ！４３Ｋ及び１．１４　Ｋの
ゲート電極にも供給してトランジスタＭＩＫ及びＭ２に
のドレインバイアス電流及び従ってそれらのドレイン電
圧を制御する。

両積分器はそれらのキャパシタを交互に充電及び放電し
て連続的に動作し、平滑フィルタの使用を不要にする。

各積分器はそのキャパシタ１７．１８をその電流源１５
．１６から充電させる。端子１４に結合された外部クロ
ック源（図示せず）の周期Ｔ。。

中、キャパシタンスＣ８のキャパシタ１７又は１８は電
位ｖ、： に充電される。

νつがＤＢＴ素子λＩＩＫ−Ｍ４にの差動入力端子に供
給されると、トランジスタＭＩＫ、　Ｍ２に間の差動電
流は △Ｉ＝　β、シｋＶＸ　　　　　　　　　（１６）にな
る。

閉ループ状態の下では電流１．がＭＩＫのドレインに流
れ込み、△ＩはＩＫに等しい。これがため、ＩＸ　＝　
△ｌ＝β、　ＶＫ　ＶＸ　　　　（１７）になる。式（
１５）を式（１７）に代入すると、ｘ ＩＫ”　βＸＴ、、、ＬＶＸ　　　　　（１８）になり
、これは に簡単化でき、これは演算増幅器の出力ＶＢにより決ま
るバイアス電流１８がトランジスタＭ２Ｋに流れるとき
に平衡するための必要条件である。

ＶＢの値が、式（１９）の状態を満足するようになると
、この電圧ＶＢを全ての他のＤＢＴ素子２２．２３等の
共通バイアスとして用いることができる。これら索子の
時定数の各々は式（１９）を各ＲＣブロックの時定数（
τ）の式（１０）に代入することにより得られる。この
結果は になる。ここで、τの各位は２つのβの比と、２つのＣ
の比とＴｅｘｔ　との積である点に注意されたい。これ
らのパラメータ比は通常極めて精密に制御できるため、
Ｔｅｘｔを安定且つ制御可能なパラメータとすれば、フ
ィルタ内の全てのＲＣ素子の時定数を安定且つ制御可能
にし得る。

第７図は２次回置副バンドパス／ローパスエリブチイッ
クフィルタを示す。これは本発明による複数個の可同調
ＤＢＴ素子を組み合わせることにより実現し得る多くの
フィルタの一例にすぎない。

このフィルタは２個の差動演算増幅器２４．２５と、４
個のＤＢＴ素子２６〜２９と、４個のキャパシタ３０〜
３３とを具えている。各演算増幅器は出方同相モード電
圧をＶＣ）ｌにセットする局部帰還回路を含んでいる。

このフィルタの公称帯域の端層波数は２０ＫＨｚにある
。バイアス電圧ＶＢを調整することによりこの周波数を
約１０ＫＨｚから４０ＫＨｚまで変化させることができ
る。バンドパス応答出力及びローパス応答出力はそれぞ
れ出力端子３４（ＶＯＲＰ　）及び３５（ＶＯＬＰ　）
から得られる。電源電圧ｖＤＤ＝８ｖニ対し、電源電圧
の約２７３のリニアレンジがブリスケＩＪングの必要な
しに達成することができる。そしてこの回路は完全に差
動型であるため、有効信号レンジは１０ｖ程度にするこ
とができる。

以上の説明から、本発明のＤＢＴ素子は多くの利点並び
に特徴を有し、精密な可制御ＲＣ値を発生して種々の高
周波アナログ信号処理機能、特にこれに限定されないが
高周波連続時間アナログフィルタを実現することができ
る。上述の好適実施例には多くの変形や変更が本発明の
技術思想から逸脱することなく可能であり、これらの変
形や変更も本発明の範囲に含むものである。

【図面の簡単な説明】

第１図は本発明の基本思想を説明するシングルエンデツ
ド型のＤＢＴ素子を示す回路図、第２図はＲＣフィルタ
等の基本構成ブロックとして使用し得る本発明の差動型
のＤＢＴ可同調素子を示す回路図、 第３図は可同調ＤＢＴ素子を用いる基本ゲート入力連続
ＲＣ積分器を示す回路図、 第４図はＤＯＴ固定利得増幅器の差動型の実施例を示す
回路図、 第５図はＤＢＴ反転減衰減衰器を示す回路図、第６図は
複数個の可同調ＤＢＴ−ＲＣ素子用の自動チューニング
を行なうＤＢＴ　システムを示す回路図、第７図は２次
回同調ＤＢＴフィルタを示す回路図である。 Ｍｌ、ｌＪ２・・・ＭＯＳ　　）ランジスタ対ＩＢ・・
・バイアス電流源 ■・・・入力信号源 ２・・・同相モード電圧入力端子 ３・・・演算増幅器　　　　４・・・帰還回路Ｍ３．　
Ｍ４　、・・・可調整定電流源ｖ８・・・バイアス電圧
　　Ｖｌｄ・・・入力信号６・・・帰還回路　　　　　
７・・・差動演算増幅器８．９・・・出力端子　　　　
１０．１１・・・帰還キャパシタＭＩＦ、　Ｍ２Ｆ・・
・帰還ＭＯＳトランジスタ１２、１３・・・積分器 １４・・・外部クロック信号入力端子 １５、１６．２０・・・電流源 ＭＩＫ、　Ｍ２に、　Ｍ３に、　？、Ｉ４Ｋ　−−−Ｍ
ＯＳ　　）　ランジスタ２１・・・演算増幅器 ２２．２３　・・・回向：ＪＲＤＢＴ　ＲＣ素子２４、
２５・・・差動演算増幅器

Claims (1)

1. 【特許請求の範囲】 １、各々ドレイン電極及びゲート電極を有する第１及び
   第２ＭＯＳトランジスタと、 第１及び第２ＭＯＳトランジスタのドレイン電極にそれ
   ぞれ結合された第１及び第２入力端子と、出力手段とを
   有する差動増幅器と、前記差動増幅器の出力手段をその
   第１及び 第２入力端子の少なくとも一方に結合する帰還回路とを
   具えた装置において、 更に、 第１及び第２可調整バイアス電流源と、 前記第１電流源と前記第１トランジスタを 供給電圧源の端子間に、ドレイン電極を第１電流源に接
   続して、直列に接続する手段と、前記第２電流源と前記
   第２トランジスタを 供給電圧源の端子間に、ドレイン電極を第２電流源に接
   続して、直列に接続する手段と、前記第１及び第２トラ
   ンジスタのそれぞれ のゲート電極に接続された１対の信号入力端子と、 前記第１及び第２バイアス電流源により前 記第１及び第２トランジスタに供給されるバイアス電流
   の値を調整してこれらトランジスタをそれらの３極管領
   域にバイアスする手段とを具え、前記バイアス電流源の
   調整により前記トランジスタのバイアス電流を変化させ
   ：これにより前記トランジスタのドレイン電圧を変化さ
   せて前記トランジスタの実効抵抗値を直線的に変化させ
   るようにしたことを特徴とするドレインバイアスドトラ
   ンスレジスタンス装置。 ２、前記第１及び第２トランジスタは整合ＭＯＳトラン
   ジスタであり、前記第１及び第２電流源はそれらのゲー
   ト電極が可調整バイアス電圧源（Ｖ＿Ｂ）用の端子に共
   通に接続された第３及び第４の整合ＭＯＳトランジスタ
   であることを特徴とする特許請求の範囲１記載の装置。 ３、前記差動増幅器の出力手段は前記帰還回路の第１及
   び第２入力端子に接続された第１及び第２出力端子を具
   え、前記帰還回路は前記差動増幅器の第１及び第２入力
   端子にそれぞれ結合し、当該装置は更に前記差動増幅器
   の第１及び第２出力端子に接続された第１及び第２出力
   端子を具えていることを特徴とする特許請求の範囲２記
   載の装置。 ４、キャパシタンスＣ＿ｆを有する第１及び第２の帰還
   キャパシタと、 前記第１キャパシタを前記帰還回路の第１ 入力端子とその第１出力端子との間に接続すると共に前
   記第２キャパシタを前記帰還回路の第２入力端子とその
   第２出力端子との間に接続する手段とを更に具えている
   ことを特徴とする特許請求の範囲３記載の装置。 ５、前記差動増幅器の第１及び第２出力端子に接続され
   た第１及び第２出力端子を具え、且つ回路パラメータを
   、積分装置の実効ＲＣ時定数（τ）が τ＝Ｃ＿ｆ／βＶＸ ここで、βはトランジスタの利得係数 ＶＸは第１及び第２トランジスタのドレ イン電圧 となるように定めてあることを特徴とする特許請求の範
   囲４記載の装置。 ６、前記第１ＭＯＳトランジスタと並列に接続された第
   ５ＭＯＳトランジスタと、 前記第２ＭＯＳトランジスタと並列に接続された第６Ｍ
   ＯＳトランジスタと、 前記差動増幅器の第１及び第２出力端子を 前記第５及び第６トランジスタのそれぞれのゲート電極
   に接続する手段と、 前記差動増幅器の第１及び第２出力端子に 接続された第１及び第２出力端子とを更に具えているこ
   とを特徴とする特許請求の範囲２記載の装置。 ７、回路パラメータを、回路の伝達関数が Ｖ＿ｏ／Ｖ＿ｉ＿ｄ＝−β＿ｉ／β＿ｆ ここで、Ｖ＿ｏは装置の第１及び第２出力端子間の出力
   信号電圧 Ｖ＿ｉ＿ｄは装置の信号入力端子間の入力 信号電圧 β＿ｉは第１及び第２トランジスタの 利得係数 β＿ｆは第５及び第６トランジスタの 利得係数 となるように定めてあることを特徴とする特許請求の範
   囲６記載の装置 ８、第１及び第２帰還キャパシタと、 該第１帰還キャパシタを前記差動増幅器の 第１出力端子とその第１入力端子との間に接続し、該第
   ２帰還キャパシタを前記差動増幅器の第２出力端子とそ
   の第２入力端子との間に接続する手段とを更に具えてい
   ることを特徴とする特許請求の範囲６又は７記載の装置
   。 ９、各装置の少なくとも第１トランジスタのゲート電極
   がクロック信号を受信する端子に接続されている特許請
   求の範囲４に記載された第１及び第２の装置と、 各々ドレイン電極及びゲート電極を有する 第５及び第６整合ＭＯＳトランジスタと、 各々ゲート電極を有する第７及び第８整合 ＭＯＳトランジスタと、 前記第５及び第７トランジスタを供給電圧 源の端子間に、第５トランジスタのドレイン電極が第７
   トランジスタの一つの電極と共通接続点を形成するよう
   に直列に接続する手段と、 前記第６及び第８トランジスタを供給電圧 源の端子間に、第６トランジスタのドレイン電極が第８
   トランジスタの一つの電極と共通接続点を形成するよう
   に直列に接続する手段と、 前記第５及び第６トランジスタのゲート電 極を前記第１及び第２装置の出力端子に結合するスイッ
   チング手段と、 前記第５及び第６トランジスタのドレイン 電極にそれぞれ接続された第１及び第２入力端子を有す
   る差動増幅器と、 該差動増幅器の出力端子を前記第７及び第 ８トランジスタのゲート電極に接続すると共に１個以上
   の可同調ＲＣ素子のバイアス電圧入力端子に接続して該
   ＲＣ素子のＲＣ時定数及び前記第５及び第６トランジス
   タのバイアス電流を調整する手段とを具えていることを
   特徴とする可同調ＲＣ素子用自動チューニング装置。 １０、各装置がそれぞれの差動増幅器の第１及び第２出
   力端子に接続された第１及び第２出力端子を有している
   特許請求の範囲２に記載された第１、第２、第３及び第
   ４の装置と、 各々第１及び第２入力端子と、第１及び第 ２出力端子と、それぞれ第１入出力端子間及び第２入出
   力端子間に接続された第１及び第２キャパシタとを有す
   る第１及び第２の演算増幅器と、 前記第１の装置と前記第２の演算増幅器を 信号入力端子対と第１のフィルタ出力端子対との間に縦
   続接続する手段と、 前記第２の装置を前記第１の演算増幅器の 第１及び第２出力端子とその第１及び第２入力端子との
   間に結合する手段と、 前記第３の装置と前記第２の演算増幅器を 前記第１のフィルタ出力端子対と第２のフィルタ出力端
   子対との間に縦続接続する手段と、前記第４の装置を前
   記第２のフィルタ出力 端子対と前記第１の装置の第１及び第２出力端子との間
   に結合する手段とを具えていることを特徴とする可同調
   フィルタ。