JPH0373616A - Ｄ／ａ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はｆ）／Ａ変換回路に関し、特に容量素子を用い
たＤ／Ａ変換回路に関する。

〔従来の技術〕

従来、かかるＤ／Ａ変換回路としては、種々のものがあ
るが、その１つとして、例えば容量素子とスイッチおよ
び演算増幅回路を用いた１）／入変換器が知られている
。

第４図はかかる従来の一例を示すＤ／入変換回路図であ
る。

第４図に示すように、従来は容量素子を用いたＤ／Ａ変
換回路が知られている。１ず、等しい容量値Ｃを持つ容
量素子ｉｈよび２はそれぞれ一方の電極が接地されてい
る。第一乃至第三のスイ。

チ３〜５はＤ／Ａ変換回路のディジタル入力信号及びＤ
／Ａ変換回路の制御信号によりオン・オフが制御される
スイッチである。この第一のスイ。

チ３は第一、第二の容量素子１．２の接地されていない
他方の電極相互を接続し、第二のスイッチ４は第一の容
量素子ｌの接地されていない他方の電極をディジタル入
力信号により基準電位（ＶＲ）か、接地電位に接続し、
また第三のスイッチ５は第二の容量素子２の接地されて
いない他方の電極を接地電位に接続する。尚、第４図に
）いて各スイッチ３〜５を制御するための制御信号線は
省略している。更に、演算増幅回路（Ａｒ）６はその非
反転入力端子（＋）は第二の容量素子２の接地されてい
ない他方の電極に接続されてかり、ボルテージフォロワ
でもってＡＩの出力がＤ／Ａ変換回路の出力（Ｖｏ）と
して低インピーダンスで外に取り出される。

以下、第５図に基づきＮビットの場合について上述した
Ｄ／Ａ変換回路の動作を説明する。

第５図は第４図に示す各スイッチの動作タイくング図で
ある。

第５図に示すように、かかるＤ／Ａ変換回路にかいては
、ＬＳＢからＭＳＢｔでのディジタル入力信号がシリア
ルに与えられる。ここではディジタル入力信号Ｄｌ、Ｄ
、、−−−ｔＤＮ　と、第一乃至第三のスイッチ３〜５
の制御信号とを示し、論理がハイレベル＋７）時にスイ
ッチオン、ロウレベルの時にスイッチオフとする。但し
、第二のスイッチ４については、制御信号が／％イレペ
ルで且つディジタル入力信号が１１“の時にＶＲ側に導
通し、Ｏ“の時には接地側に導通し、しかも制御信号が
ロウレベルではＶＲ側・接地側共にスイッチオフとする
。

先づ、時刻ｔ０〜ｔ１にＬＳＢのディジタル入力が与え
られ、第三のスイッチ５はオンとなるので、第二の容量
素子２に蓄えられている電荷は放電により零にリセット
される。會た、第二のスイッチ４はディジタル入力信号
がＮｋｌ“の時ＶＲ側に導通して第一の容量素子ｌを充
電し逆にＶ″Ｏ“の時は接地側に導通して第一の容量素
子ｌに蓄えられている電荷を放電により零にする。従っ
て、この時第−の容量素子ｌに蓄えられる電荷ＱばＱ＝
ＣｖＲＤ１（Ｄｌ：ＬＳＢディジタル入力ｖ″ｌ“あル
イはＯ“）と表わすことができ、第５図の例の場合はＱ
＝ＣＶＲとなる。

次に、時刻ｔ１〜ｔ２では第一のスイッチ３がオン、第
二、第三のスイクチ４，５はオフとなる。

この時、時刻ｔｏ−ｔｘに蓄えられた電荷が再配分され
、第二の容量素子２の接地されていない電極の電位（Ｖ
ｘ）は、 Ｖｚ　＝　−ＶＢ　Ｘ　Ｄ　１　　　　　　　　　　　
・・’　・”　（１）である。尚、第三のスイッチ５は
以後２回目のＤ／Ａ変換が開始される迄オフの筐まであ
る。すなわち、第三のスイッチ５による第二の容量素子
２の電荷リセクトの動作は１回のＤ／Ａ変換にかいて最
初に１回必要となる。

次に、時刻ｔ２〜ｔ３では（Ｎ−１）８Ｂのディジタル
が与えられ、第一、第二のスイッチ３，４は１ｏ＝１１
の時と同様な動作をする。筐た、第一第二のスイッチ３
，４の時刻ｔ３〜ｔ４にかける動作は時刻ｔ１〜ｔ２と
同様であり、時刻１０−１２で第二の容量素子２に再配
分により蓄えられている電荷外も保存されているので、 尚、Ｄ２は（Ｎ−１）８Ｂディジタル人力“１“あるい
は１０”である。

以下同様にＭＯＢ迄変換が繰り返され、最終的にｉ　ｏ
　””　Ｌ　２Ｎで一置換が終了し、・・・・・・（３
〉 （ＤＮ：Ｍ８Ｂ％ＤＮ−１：　２８　Ｂ、−一−−Ｄ、
：ＬＳＢディジタル入力） となυ、この（３）式で与えられる電圧がボルテージフ
ォロワのＡｌにより低出力インピーダンスでＤ／Ａ変換
回路の出力として外に取り出される。

上述した従来のＤ／Ａ変換回路にかいて、その変換精度
は第一、第二の容量素子１．２の容量値の比精度によっ
て決する。従って、製造上のばらつき等による変換精度
への影響は２つの容量に関してだけあるので、変換誤差
への要因が少ないという特長がある。

〔発明が解決しようとする課題〕

上述した従来のＬ）／Ａ変換回路は、出力を低インピー
ダンスで取り出す際にボルテージフォロワの演算増幅回
路を用いているので、出力に演算増幅回路の持つオフセ
ット電圧が加わってくる。

すなわち、演算増幅回路の持つオフセット電圧をＯＦＦ
とすると、出力ｖｏは（３）式でなく、Ｖｏ　＝Ｖｚ　
＋ＶＯＦＦ　　　　　　　　　　　−・・・・・（４）
となり、Ｄ／Ａ変換回路のゼロスケールオフセ。

トやフルスケールオフセットを含む絶対誤差が悪くなる
という欠点がある。

例えば、基準電圧ｌ■で８ビツトの変換回路とすると、
１ＬｓＢ＝３．９ｍＶであるが、通常ＭＯ８演算増幅回
路だと、数ｍＶ〜十数ｍＶのオフセット電圧を持つので
、演算増幅回路のオフセット電圧だけでｘｌ’３Ｂ以上
のゼロスケールオ７セ。

トやフルスケールオフセットが発生する。

本発明の目的は、かかる＋！ロスケールオフセ。

トやフルスケールオフセットカよび絶対誤差の悪化を改
善することのできるＤ／Ａ変換回路を提供することにあ
る。

〔課題を解決するための手段〕

本発明のＤ／Ａ変換回路は、等しい容量値を有し且つ一
方の電極が共に接地されている第−釦よび第二の容量素
子と、前記第一および第二の容量素子の接地されていな
い他方の電極間を接続する第一のスイッチと、前記第一
のスイッチが接続された前記第一の容量素子の電極をデ
ィジタル入力信号に基づき基準電位か接地電位に接続す
る第二のスイッチと、前記第二の容量素子の接地されて
いない側の電極を接地電位に接続する第三のスイッチと
、非反転入力端子が接地された演算増幅回路と、前記演
算増幅回路の反転入力端子に一方の電極がそれぞれ接続
された第三および第四の容量素子と、前記第三の容量素
子の他方の電極を接地電位か前記演算増幅回路の出力に
接続する第四のスイッチと、前記第四の容量素子の他方
の電極を接地電位か前記第二の容量素子の接地されてい
ない電極へ接続する第五のスイッチと、前記第四の容量
素子および前記第五のスイッチの接続点と前記演算増幅
回路の反転入力端子間に接続された第六のスイッチとを
有し、前記演算増幅回路の出力を変換出力端子に接続し
て構成される。

すなわち、本発明は演算増幅回路の反転入力端子に一方
の電極を接続した二つの容量素子に演算増幅回路のオフ
セット電圧に比例した電荷を蓄えてかき、出力に加わる
演算増幅回路のオフセット電圧をキャンセルさせる回路
である。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示すＤ／Ａ変換回路図
である。

第１図に示すように、本実施例は、一方の電極が共に接
地され且つ等しい容量値を持つ第一および第二の容量素
子ｉｊ？よび２と、２つの容量素子１．２の接地されて
いない電極同志を接続する第一のスイッチ３と、第一の
容量素子ｌの接地されていない電極をディジタル入力信
号によう基準電位か接地電位に接続する第二のスイッチ
４と、第二の容量素子２の接地されていない電極を接地
電位に接続する第三のスイッチ５と、非反転入力端子（
＋）が接地された演算増幅回路６と、この演算増幅回路
６の反転入力端子（−）に一方の電極がそれぞれ接続さ
れた第三卦よび第四の容量素子７および８と、第三の容
量素子７の他方の電極に接続され且つその切う替わシ先
が演算増幅回路６の出力か接地電位である第四のスイッ
チ９と、第四の容量素子８の他方の電極に接続され且つ
その切り替わり先が第二の容量素子２の接地されていな
い電極か接地電位である第五のスイッチ１０と、第四の
容量素子８と第五のスイッチ１０の接続点および演算増
幅回路６の反転入力端子←）間に接続される第六のスイ
ッチ１１とを有し、演算増幅回路６の出力が変換出力端
子１２に接続されている。

尚、第１図にかいて前述した第４図に示す従来例と同じ
番号を付したものは従来例と同等なものである。

１ず、第一および第二の容量素子１．２は等しい容量値
Ｃを有し、第一乃至第三のスイッチ３〜５はディジタル
入力信号及びＤ／Ａ変換回路の図示省略している制御信
号によりオン・オフが制御されるスイッチであり、その
動作は前述の従来例と同様である。また、演算増幅回路
６はその非反転入力端子（＋）は接地されておυ、反転
入力端子（−）には一方の電極がそれぞれ接続された第
三および第四の容量素子７，８が設けられてかう、その
容量値はそれぞれＡ、Ｂである。この第三の容量素子７
の他方の電極には、その切り替わり先が演算増幅回路６
の出力（Ｖｏ）か接地電位である第四のスイッチ９が接
続されている。更に、第四の容量素子８の他方の電極に
は、その切す替わシ先が第二の容量素子２の接地されて
いない電極か接地電位である第五のスイッチｌＯが設け
られてかυ、第六のスイッチ１１は第三および第四の容
量素子７．８に蓄えられている電荷を零にリセットする
ために設けられている。これらのスイッチ３〜５および
９〜１１を制御する信号線は前述したように第１図から
省略されている。このよりにして、演算増幅回路６の出
力ｖｏがｉ）／Ａ変換回路の出力として取り出される。

第２図はｌＥｘ図に示す各スイッチの動作タイピング図
である。

第２図に示すように、ディジタル入力信号ＤＩｙＤ、、
−−−−、ＤＮは第二のスイッチ４から供給され、第一
乃至第六のスイッチの制御信号がＳｌ−Ｓ６に示されて
いる。これらスイッチのうち、第一乃至第三のスイッチ
３〜５のオン・オフについては、前述の従来例にかける
第５図のタイミング図と同じである。筐た、第四のスイ
ッチ９については、制御信号がハイレベルの時Ｖｏ側に
導通し、ロウレベルの時に接地側に導通するとする。一
方、第五のスイッチ１０については、制御信号がハイレ
ベルの時に第二の容量素子２の接地されていない電極に
導通し、ロウレベルの時に接地側に導通するものとする
。尚、Ｄ／Ａ変換開始に先立ち第六のスイッチ１１がオ
ンとなり、第四および第五のスイッチ９．ｌＯが接地側
に導通して第三、第四の容量素子７，８に蓄えられてい
る電荷を零にリセットする。この第三、第四の容量素子
７，８をリセットする動作はＤ／Ａ変換を開始する前に
一度だけ必要である。

筐ず、時刻１．からｉ）／Ａ変換が開始される。

第一乃至第三のスイッチ３〜５の動作は前述の従来例と
同じであるので、ここでは省略する。また、時刻ｔ・〜
ｔｊＪＮ迄は第四乃至第六のスイッチ９〜１１の接続は
変わらない。

次に、時刻ｔ　２Ｎ　”””　ｔ　２Ｎ＋１では、第六
のスイッチ１０はオフ、第五のスイッチｌＯは接地側か
ら第二の容量素子２の接地されていない電極側に切シ替
わυ、第四のスイッチ９の接続は変わらない。

この時、第三、第四の容量素子７．８の反転入力端子（
−）側に蓄えられる電荷Ｑは演算増幅回路６のオフセッ
ト電圧をＶＯＦＦ　　とすると、Ｑ＝　ＡＶＯＩＦＦ＋
　Ｂ　（ＶＯＦＦ−ＶＸ　）　　　　　°”°（５）と
なる。

！た、時刻１２Ｎ＋１〜ｔ　２Ｎ＋２では、第四のスイ
ッチ９が接地電位からＶｏ側へ切υ替わり、第五のスイ
ッチ１０が接地側へ接続を切り替える。この時、第三、
第四の容量素子７，８の反転入力端子（−）側に蓄えら
れている電荷Ｑ′は Ｑ”＝　Ａ　（ＶＯＦＦ　−Ｖ６　）　＋　ＢＹＯＦＦ
　　　　・・・−（６）となる。

すなわち、時刻ｔ　ＫＮ　””　ｔ　２Ｎ＋１　＆よび
ｔ２Ｎ＋１〜ｔ２Ｎ＋２で電荷は保存された！！なので
、ＡＶＯＦＦ　十Ｂ（ＶＯＦＦ　−ＶＸ）　＝Ａ（ＶＯ
ＦＦ　−Ｖｏ）＋ＢＶｏｙｒ・・・・・・（７） となる。

従って、 ・・・・・・（８） が得られる。

これからもわかると釦Ｄ１前述した従来例では、（４）
式で表わされるように、Ｄ／Ａ変換回路の出力ｖｏに増
幅回路（Ａｔ）６の持つオフセット電圧ＶＯＦＦが現わ
れるが、本実施例ではＡ、のオフセ、ト電圧ＶＯＦＦは
出力ｖｏに現われず、Ａｌのオフセット電圧によりゼロ
スケールオフセットあるいはフルスケールオフセットを
含む絶対誤差が悪くなるということがない。

尚、２回目以降のＤ／Ａ変換は時刻ｔ　Ｏ””　ｔｌＮ
＋１の繰り返しである。

第３図は本発明の第二の実施例を説明するための各スイ
ッチのタイぐング図である。

第３図に示すように、本実施例の回路構成は第１図と同
じ回路構成であるが、第四および第五のスイッチ９．１
０の制御が前述した第一の実施例と違うので、Ｄ／Ａ変
換回路の出力特性は大きく異なってくる。

先づ、Ｄ／Ａ変換開始に先立ち第六のバイクチ１１がオ
ンとなり１第四、第五のスイッチ９，１０が接地側に導
通することにより１前述の第一の実施例と同様に第三、
第四の容量素子７．８に蓄えられている電荷を零にリセ
ットする。

まず、時刻１．からＤ／Ａ変換が開始されるが、時刻ｔ
　ｏ　−ｔ　ＺＮ迄は前述の第一の実施例と同じである
。

次に、時刻ｔ　２Ｎ　”　ｔ　２Ｎ＋１にかいては、第
六のスイッチ１１がオフし、第四、第五のスイッチ９゜
ｌＯは前の状態のま筐である。この時、第三、第四の容
量素子７，８の演算増幅回路６０反転入力端子側に蓄え
られる電荷Ｑは、 Ｑ　＝　Ａ　ＶＯＦＦ　＋　Ｂ　ＹＯＦＦ　　　　　　
　　　−−（９）となる。

また、時刻ｔ　２Ｎ＋１〜ｔ　２Ｎ＋２では、第四のス
イ。

チ９はＶｏ側へ、第五のスイッチｌＯは第二の容量素子
２の接地されていない電極側に切り替わる。

この時、第三、第四の容量素子７，８の反転入力端子側
に蓄えられている電荷Ｑ′は、 Ｑ’＝Ａ（Ｖｏｒｙ−Ｖｏ）＋Ｂ（Ｖｏｙｒ−Ｖｘ）　
　−（１０）となる。

しかるに、時刻ｔ２Ｎ〜ｔ２Ｎ＋１とｔ２Ｎ＋１ゞｔ　
２Ｎ＋２では、電荷が保存されたま筐であるので、ＡＶ
ＯＦＦ　＋ＢＶ□ｙｙ　＝Ａ　（ＶＯＦＦ−Ｖｏ　）　
＋Ｂ　（Ｖｏｒｒ−Ｖｘ）７セツトやフルスケールオフ
セット及ヒ絶対誤差を小さくすることができるという効
果がある。

・・・・・・（１１） となり、やばりＤ／Ａ変換回路の出力Ｖｏに演算増幅回
路（Ａｔ）６の持つオフセット電圧は表われず、前述の
第一の実施例とは反対の極性の電圧が得られる。従って
、第１図に示す１つの回路構成でもって、ディジタル入
力信号の他にＤ／Ａ変換の制御を第一の実施例か本実施
例あるいは両方を組み合わせることにより、正・負両極
性の出力が可能なり／Ａ変換回路が得られる。

〔発明の効果〕

以上説明したように、本発明の１）／Ａ変換回路は演算
増幅回路の反転入力端子に一方の電極を接続した２つの
容量素子に演算増幅回路のオフセット電圧に比例した電
荷を蓄えてかくことにより１出力に加わる演算増幅回路
のオフセット電圧をキャンセルすることができるので、
ゼロスケール第

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すＤ／Ａ変換回路図
、第２図は第１図に示す各スイッチの動作タイピング図
、第３図は本発明の第二の実施例を説明するための各ス
イッチのタイぐング図、第４図は従来の一例を示すＤ／
Ａ変換回路図、第５図は第４図に示す各スイッチの動作
タイゼング図である。 １．２，７，８・・・・・・容量素子、３〜５，９〜１
１・・・・・・スイッチ、６・・・・・・演算増幅回路
、１２・・・・・・変換出力端子。

Claims (1)

【特許請求の範囲】
1. 等しい容量値を有し且つ一方の電極が共に接地されてい
   る第一および第二の容量素子と、前記第一および第二の
   容量素子の接地されていない他方の電極間を接続する第
   一のスイッチと、前記第一のスイッチが接続された前記
   第一の容量素子の電極をディジタル入力信号に基づき基
   準電位か接地電位に接続する第二のスイッチと、前記第
   二の容量素子の接地されていない側の電極を接地電位に
   接続する第三のスイッチと、非反転入力端子が接地され
   た演算増幅回路と、前記演算増幅回路の反転入力端子に
   一方の電極がそれぞれ接続された第三および第四の容量
   素子と、前記第三の容量素子の他方の電極を接地電位か
   前記演算増幅回路の出力に接続する第四のスイッチと、
   前記第四の容量素子の他方の電極を接地電位か前記第二
   の容量素子の接地されていない電極へ接続する第五のス
   イッチと、前記第四の容量素子および前記第五のスイッ
   チの接続点と前記演算増幅回路の反転入力端子間に接続
   された第六のスイッチとを有し、前記演算増幅回路の出
   力を変換出力端子に接続することを特徴とするＤ／Ａ変
   換回路。