JPH10293999A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
- Publication number
- JPH10293999A JPH10293999A JP9103097A JP10309797A JPH10293999A JP H10293999 A JPH10293999 A JP H10293999A JP 9103097 A JP9103097 A JP 9103097A JP 10309797 A JP10309797 A JP 10309797A JP H10293999 A JPH10293999 A JP H10293999A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- sample
- measured
- switch element
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】被測定電圧側の出力インピーダンスと基準電圧
側の出力インピーダンスとが異なる場合においても、正
確なサンプルホールドを可能にする。 【解決手段】基準電圧Ｖａを供給する回路の出力インピ
ーダンスがＺａ、被測定電圧Ｖｂを供給する回路の出力
インピーダンスがＺｂであるとき、スイッチ素子１１ａ
がオン状態になったときに、基準電圧Ｖａが容量素子１
２ａ（静電容量Ｃａ）に印加されて電荷が蓄積されてい
く時定数と、スイッチ素子１１ｂがオン状態になったと
きに、被測定電圧Ｖｂが容量素子１２ｂ（静電容量Ｃ
ｂ）に印加されて電荷が蓄積されていく時定数とが等し
くなるように、スイッチ素子１１ａ，１１ｂの内部抵抗
をＲａ，Ｒｂを形成する。すなわち、Ｃａ（Ｚａ＋Ｒ
ａ）＝Ｃｂ（Ｚｂ＋Ｒｂ）となるようにスイッチ素子お
よび容量素子を形成する。
側の出力インピーダンスとが異なる場合においても、正
確なサンプルホールドを可能にする。 【解決手段】基準電圧Ｖａを供給する回路の出力インピ
ーダンスがＺａ、被測定電圧Ｖｂを供給する回路の出力
インピーダンスがＺｂであるとき、スイッチ素子１１ａ
がオン状態になったときに、基準電圧Ｖａが容量素子１
２ａ（静電容量Ｃａ）に印加されて電荷が蓄積されてい
く時定数と、スイッチ素子１１ｂがオン状態になったと
きに、被測定電圧Ｖｂが容量素子１２ｂ（静電容量Ｃ
ｂ）に印加されて電荷が蓄積されていく時定数とが等し
くなるように、スイッチ素子１１ａ，１１ｂの内部抵抗
をＲａ，Ｒｂを形成する。すなわち、Ｃａ（Ｚａ＋Ｒ
ａ）＝Ｃｂ（Ｚｂ＋Ｒｂ）となるようにスイッチ素子お
よび容量素子を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は差動チョッパー型Ａ
−Ｄコンバータに適用されるサンプルホールド回路に関
し、特に集積回路により形成されるサンプルホールド回
路に関する。
−Ｄコンバータに適用されるサンプルホールド回路に関
し、特に集積回路により形成されるサンプルホールド回
路に関する。
【０００２】
【従来の技術】差動チョッパー型Ａ−Ｄコンバータは、
被測定電圧と基準電圧とを比較し、この比較結果に基づ
いて被測定電圧をディジタル化するように集積回路によ
り構成されている。例えば図２に示すように、基準電圧
発生回路５が出力する基準電圧Ｖａおよび入力端子１０
１に入力する被測定電圧Ｖｂをそれぞれ受けてサンプリ
ングするサンプルホールド回路２と、サンプルホールド
回路２によりサンプリングされた被測定電圧と基準電圧
とを比較する比較回路３と、この比較回路３の比較結果
に基づいて基準電圧発生回路５の出力電圧値を制御して
被測定電圧をディジタル化するディジタル化回路４とで
構成される。
被測定電圧と基準電圧とを比較し、この比較結果に基づ
いて被測定電圧をディジタル化するように集積回路によ
り構成されている。例えば図２に示すように、基準電圧
発生回路５が出力する基準電圧Ｖａおよび入力端子１０
１に入力する被測定電圧Ｖｂをそれぞれ受けてサンプリ
ングするサンプルホールド回路２と、サンプルホールド
回路２によりサンプリングされた被測定電圧と基準電圧
とを比較する比較回路３と、この比較回路３の比較結果
に基づいて基準電圧発生回路５の出力電圧値を制御して
被測定電圧をディジタル化するディジタル化回路４とで
構成される。
【０００３】サンプルホールド回路２は、基準電圧Ｖａ
に対して設けられるスイッチ素子２１ａおよび容量素子
２２ａと、被測定電圧Ｖｂに対して設けられるスイッチ
素子２１ｂおよび容量素子２２ｂとをそれぞれ有してい
る。スイッチ素子２１ａ，２１ｂはサンはサンプリング
クロックに応じてオンオフ動作し、スイッチ素子がオン
状態になったときに基準電圧，被測定電圧を容量素子２
２ａ，２２ｂにそれぞれ印加し、基準電圧，被測定電圧
の電圧値に応じた電荷を容量素子２２ａ，２２ｂにそれ
ぞれ蓄積させる。
に対して設けられるスイッチ素子２１ａおよび容量素子
２２ａと、被測定電圧Ｖｂに対して設けられるスイッチ
素子２１ｂおよび容量素子２２ｂとをそれぞれ有してい
る。スイッチ素子２１ａ，２１ｂはサンはサンプリング
クロックに応じてオンオフ動作し、スイッチ素子がオン
状態になったときに基準電圧，被測定電圧を容量素子２
２ａ，２２ｂにそれぞれ印加し、基準電圧，被測定電圧
の電圧値に応じた電荷を容量素子２２ａ，２２ｂにそれ
ぞれ蓄積させる。
【０００４】
【発明が解決しようとする課題】上述した差動チョッパ
ー型Ａ−Ｄコンバータのサンプルホールド回路では、基
準電圧および被測定電圧のそれぞれに対してスイッチ素
子および容量素子をそれぞれ設け、スイッチ素子をサン
プリングクロックに応じてオンオフさせ、基準電圧値お
よび被測定電圧値に応じた電荷を容量素子にそれぞれ蓄
積させている。
ー型Ａ−Ｄコンバータのサンプルホールド回路では、基
準電圧および被測定電圧のそれぞれに対してスイッチ素
子および容量素子をそれぞれ設け、スイッチ素子をサン
プリングクロックに応じてオンオフさせ、基準電圧値お
よび被測定電圧値に応じた電荷を容量素子にそれぞれ蓄
積させている。
【０００５】ところで、従来の集積回路化されたサンプ
ルホールド回路では、基準電圧および被測定電圧に対応
するスイッチ素子および容量素子が同一に形成されてい
る。このため、被測定電圧を出力する回路の出力インピ
ーダンスが、基準電圧発生回路の出力インピーダンスと
異なる場合、基準電圧と被測定電圧とが同じ電圧値であ
っても、スイッチ素子がオン状態になったときに容量素
子に蓄積される電荷量に差が出て、正確なサンプルホー
ルドを行うことができないという問題点を有している。
ルホールド回路では、基準電圧および被測定電圧に対応
するスイッチ素子および容量素子が同一に形成されてい
る。このため、被測定電圧を出力する回路の出力インピ
ーダンスが、基準電圧発生回路の出力インピーダンスと
異なる場合、基準電圧と被測定電圧とが同じ電圧値であ
っても、スイッチ素子がオン状態になったときに容量素
子に蓄積される電荷量に差が出て、正確なサンプルホー
ルドを行うことができないという問題点を有している。
【０００６】本発明の目的は、被測定電圧側の出力イン
ピーダンスと基準電圧側の出力インピーダンスとが異な
る場合においても、正確なサンプルホールドを可能とす
るサンプルホールド回路を提供することにある。
ピーダンスと基準電圧側の出力インピーダンスとが異な
る場合においても、正確なサンプルホールドを可能とす
るサンプルホールド回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のサンプルホール
ド回路は、基準電圧と被測定電圧とをサンプリングクロ
ックに応じてそれぞれサンプルホールドするサンプルホ
ールド回路であって、前記サンプリングクロックに応じ
て前記基準電圧をオンオフする第１のスイッチ素子と、
この第１のスイッチ素子がオンとなったときに前記基準
電圧を印加されて電荷を蓄積する第１の容量素子と、前
記サンプリングクロックに応じて前記被測定電圧をオン
オフする第２のスイッチ素子と、この第２のスイッチ素
子がオンとなったときに前記被測定電圧を印加されて電
荷を蓄積する第２の容量素子とを有し、前記第１の容量
素子に電荷が蓄積されていくときの時定数と前記第２の
容量素子に電荷が蓄積されていくときの時定数とが等し
くなるように前記スイッチ素子および前記容量素子を形
成する。
ド回路は、基準電圧と被測定電圧とをサンプリングクロ
ックに応じてそれぞれサンプルホールドするサンプルホ
ールド回路であって、前記サンプリングクロックに応じ
て前記基準電圧をオンオフする第１のスイッチ素子と、
この第１のスイッチ素子がオンとなったときに前記基準
電圧を印加されて電荷を蓄積する第１の容量素子と、前
記サンプリングクロックに応じて前記被測定電圧をオン
オフする第２のスイッチ素子と、この第２のスイッチ素
子がオンとなったときに前記被測定電圧を印加されて電
荷を蓄積する第２の容量素子とを有し、前記第１の容量
素子に電荷が蓄積されていくときの時定数と前記第２の
容量素子に電荷が蓄積されていくときの時定数とが等し
くなるように前記スイッチ素子および前記容量素子を形
成する。
【０００８】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施形態を示す図であ
り、集積回路で構成されたサンプルホールド回路を示し
ている。
り、集積回路で構成されたサンプルホールド回路を示し
ている。
【００１０】サンプルホールド回路１は、基準電圧Ｖａ
に対して設けられるスイッチ素子１１ａおよび容量素子
１２ａと、被測定電圧Ｖｂに対して設けられるスイッチ
素子１１ｂおよび容量素子１２ｂとをそれぞれ有してい
る。スイッチ素子１１ａ，１１ｂはサンはサンプリング
クロックに応じてオンオフ動作し、スイッチ素子がオン
状態になったときに基準電圧，被測定電圧を容量素子１
２ａ，１２ｂにそれぞれ印加し、基準電圧，被測定電圧
の電圧値に応じた電荷を容量素子１２ａ，１２ｂにそれ
ぞれ蓄積させる。
に対して設けられるスイッチ素子１１ａおよび容量素子
１２ａと、被測定電圧Ｖｂに対して設けられるスイッチ
素子１１ｂおよび容量素子１２ｂとをそれぞれ有してい
る。スイッチ素子１１ａ，１１ｂはサンはサンプリング
クロックに応じてオンオフ動作し、スイッチ素子がオン
状態になったときに基準電圧，被測定電圧を容量素子１
２ａ，１２ｂにそれぞれ印加し、基準電圧，被測定電圧
の電圧値に応じた電荷を容量素子１２ａ，１２ｂにそれ
ぞれ蓄積させる。
【００１１】ここで、基準電圧Ｖａを供給する回路の出
力インピーダンスをＺａとし、被測定電圧Ｖｂを供給す
る回路の出力インピーダンスをＺｂとしている。また、
スイッチ素子１１ａの内部抵抗をＲａとし、スイッチ素
子１１ｂの内部抵抗をＲａとしている。スイッチ素子１
１ａ，１１ｂの内部抵抗Ｒａ，Ｒｂは、半導体で形成さ
れるスイッチ素子の物理的なサイズによって定まり、サ
イズを大きくすれば内部抵抗は小さくなる。
力インピーダンスをＺａとし、被測定電圧Ｖｂを供給す
る回路の出力インピーダンスをＺｂとしている。また、
スイッチ素子１１ａの内部抵抗をＲａとし、スイッチ素
子１１ｂの内部抵抗をＲａとしている。スイッチ素子１
１ａ，１１ｂの内部抵抗Ｒａ，Ｒｂは、半導体で形成さ
れるスイッチ素子の物理的なサイズによって定まり、サ
イズを大きくすれば内部抵抗は小さくなる。
【００１２】いま、容量素子１２ａ，１２ｂの静電容量
をそれぞれＣａ，Ｃｂとすれば、スイッチ素子１１ａが
オン状態になったときに、容量素子１２ａに電荷が蓄積
されていく時定数τａは、τａ＝Ｃａ（Ｚａ＋Ｒａ）で
ある。同様に、スイッチ素子１１ｂがオン状態になった
ときに、容量素子１２ｂに電荷が蓄積されていく時定数
τｂは、τｂ＝Ｃｂ（Ｚｂ＋Ｒｂ）である。従って、時
定数τａとτｂとを等しく（τａ＝τｂ）しておけば、
出力インピーダンスＺａとＺｂとが異なる場合でも、基
準電圧と被測定電圧とが同じ電圧値のとき、容量素子１
２ａ，１２ｂに蓄積される電荷量を同じにすることがで
き、正確なサンプルホールドを行うことができる。
をそれぞれＣａ，Ｃｂとすれば、スイッチ素子１１ａが
オン状態になったときに、容量素子１２ａに電荷が蓄積
されていく時定数τａは、τａ＝Ｃａ（Ｚａ＋Ｒａ）で
ある。同様に、スイッチ素子１１ｂがオン状態になった
ときに、容量素子１２ｂに電荷が蓄積されていく時定数
τｂは、τｂ＝Ｃｂ（Ｚｂ＋Ｒｂ）である。従って、時
定数τａとτｂとを等しく（τａ＝τｂ）しておけば、
出力インピーダンスＺａとＺｂとが異なる場合でも、基
準電圧と被測定電圧とが同じ電圧値のとき、容量素子１
２ａ，１２ｂに蓄積される電荷量を同じにすることがで
き、正確なサンプルホールドを行うことができる。
【００１３】容量素子１２ａ，１２ｂの静電容量が同じ
値であれば、（Ｚａ＋Ｒａ）＝（Ｚｂ＋Ｒｂ）を満足す
るように設定すればよい。例えば、被測定電圧側の出力
インピーダンスＺｂが基準電圧側の出力インピーダンス
Ｚａよりも小さい（Ｚｂ＜Ｚａ）場合は、スイッチ素子
１１ａ，１１ｂの設計サイズを調整して内部抵抗Ｒａ，
Ｒｂを（Ｒｂ＞Ｒａ）とし、（Ｚａ＋Ｒａ）＝（Ｚｂ＋
Ｒｂ）を満足するようにスイッチ素子を形成する。
値であれば、（Ｚａ＋Ｒａ）＝（Ｚｂ＋Ｒｂ）を満足す
るように設定すればよい。例えば、被測定電圧側の出力
インピーダンスＺｂが基準電圧側の出力インピーダンス
Ｚａよりも小さい（Ｚｂ＜Ｚａ）場合は、スイッチ素子
１１ａ，１１ｂの設計サイズを調整して内部抵抗Ｒａ，
Ｒｂを（Ｒｂ＞Ｒａ）とし、（Ｚａ＋Ｒａ）＝（Ｚｂ＋
Ｒｂ）を満足するようにスイッチ素子を形成する。
【００１４】ところで、スイッチ素子の内部抵抗が電圧
発生側の出力インピーダンスに比して小さ過ぎると、ス
イッチング時にフィードスルー現象が発生し、スイッチ
素子がオフ状態になるとき、容量素子に蓄積された電荷
が逆流して正確なサンプルホールドを行うことができな
くなる。このようなフィードスルー現象を抑えるため
に、スイッチ素子の内部抵抗は所定値以下にならないよ
うにする。例えば、上述したような（Ｚｂ＜Ｚａ）場合
に（Ｒｂ＞Ｒａ）とする場合、フィードスルー現象を抑
えることのできるスイッチ素子の内部抵抗をＲｍとすれ
ば、Ｒｂ＞Ｒａ＞Ｒｍであり、かつ、（Ｚａ＋Ｒａ）＝
（Ｚｂ＋Ｒｂ）を満足するようにスイッチ素子を形成す
る。
発生側の出力インピーダンスに比して小さ過ぎると、ス
イッチング時にフィードスルー現象が発生し、スイッチ
素子がオフ状態になるとき、容量素子に蓄積された電荷
が逆流して正確なサンプルホールドを行うことができな
くなる。このようなフィードスルー現象を抑えるため
に、スイッチ素子の内部抵抗は所定値以下にならないよ
うにする。例えば、上述したような（Ｚｂ＜Ｚａ）場合
に（Ｒｂ＞Ｒａ）とする場合、フィードスルー現象を抑
えることのできるスイッチ素子の内部抵抗をＲｍとすれ
ば、Ｒｂ＞Ｒａ＞Ｒｍであり、かつ、（Ｚａ＋Ｒａ）＝
（Ｚｂ＋Ｒｂ）を満足するようにスイッチ素子を形成す
る。
【００１５】このように、電圧発生側の出力インピーダ
ンスに応じてスイッチ素子のサイズ（内部抵抗）を設定
することにより、フィードスルー現象を抑えて正確なサ
ンプルホールドを実現できる。
ンスに応じてスイッチ素子のサイズ（内部抵抗）を設定
することにより、フィードスルー現象を抑えて正確なサ
ンプルホールドを実現できる。
【００１６】他の実施形態として、スイッチ素子１１
ａ，１１ｂの内部抵抗を、フィードスルー現象を抑える
ことのできる内部抵抗Ｒｍとしておき、容量素子１２
ａ，１２ｂの静電容量Ｃａ，Ｃｂを調整して、Ｃａ（Ｚ
ａ＋Ｒｍ）＝Ｃｂ（Ｚｂ＋Ｒｍ）を満足するように設定
する。このようにしても同様な効果が得られることは明
らかである。
ａ，１１ｂの内部抵抗を、フィードスルー現象を抑える
ことのできる内部抵抗Ｒｍとしておき、容量素子１２
ａ，１２ｂの静電容量Ｃａ，Ｃｂを調整して、Ｃａ（Ｚ
ａ＋Ｒｍ）＝Ｃｂ（Ｚｂ＋Ｒｍ）を満足するように設定
する。このようにしても同様な効果が得られることは明
らかである。
【００１７】
【発明の効果】以上説明したように本発明は、基準電圧
が容量素子に印加されて電荷が蓄積されていくときの時
定数と被測定電圧が容量素子に印加されて電荷が蓄積さ
れていくときの時定数とを等しくなるようにスイッチ素
子および容量素子を形成することにより、被測定電圧側
の出力インピーダンスと基準電圧側の出力インピーダン
スとが異なる場合においても、正確なサンプルホールド
が可能となる。
が容量素子に印加されて電荷が蓄積されていくときの時
定数と被測定電圧が容量素子に印加されて電荷が蓄積さ
れていくときの時定数とを等しくなるようにスイッチ素
子および容量素子を形成することにより、被測定電圧側
の出力インピーダンスと基準電圧側の出力インピーダン
スとが異なる場合においても、正確なサンプルホールド
が可能となる。
【図１】本発明のサンプルホールド回路を示す図であ
る。
る。
【図２】差動チョッパー型Ａ−Ｄコンバータを示すブロ
ック図である。
ック図である。
１ サンプルホールド回路 １１ａ，１１ｂ スイッチ素子 １２ａ，１２ｂ 容量素子 Ｃａ，Ｃｂ 容量素子の内部抵抗 Ｒａ，Ｒｂ スイッチ素子の内部抵抗 Ｚａ 基準電圧を供給する回路の出力インピーダンス Ｚｂ 被測定電圧を供給する回路の出力インピーダン
ス
ス
Claims (4)
- 【請求項１】 基準電圧と被測定電圧とをサンプリング
クロックに応じてそれぞれサンプルホールドするサンプ
ルホールド回路であって、前記サンプリングクロックに
応じて前記基準電圧をオンオフする第１のスイッチ素子
と、この第１のスイッチ素子がオンとなったときに前記
基準電圧を印加されて電荷を蓄積する第１の容量素子
と、前記サンプリングクロックに応じて前記被測定電圧
をオンオフする第２のスイッチ素子と、この第２のスイ
ッチ素子がオンとなったときに前記被測定電圧を印加さ
れて電荷を蓄積する第２の容量素子とを有し、前記第１
の容量素子に電荷が蓄積されていくときの時定数と前記
第２の容量素子に電荷が蓄積されていくときの時定数と
が等しくなるように前記スイッチ素子および前記容量素
子が形成されていることを特徴とするサンプルホールド
回路。 - 【請求項２】 前記基準電圧を供給する回路の出力イン
ピーダンスをＺａとし、前記被測定電圧を供給する回路
の出力インピーダンスをＺｂとし、前記第１および第２
のスイッチ素子の内部抵抗をそれぞれＲａおよびＲｂと
し、前記第１および第２の容量素子の静電容量をそれぞ
れＣａ，Ｃｂとしたとき、前記スイッチ素子および前記
容量素子がＣａ（Ｚａ＋Ｒａ）＝Ｃｂ（Ｚｂ＋Ｒｂ）を
満足するように形成されていることを特徴とする請求項
１記載のサンプルホールド回路。 - 【請求項３】 前記第１および第２の容量素子の静電容
量は同一であり、かつ前記スイッチ素子にフィードスル
ー現象が発生しない内部抵抗をＲｍとしたとき、前記第
１および第２のスイッチ素子の内部抵抗が（Ｚａ＋Ｒ
ａ）＝（Ｚｂ＋Ｒｂ）かつＲａ，Ｒｂ＞Ｒｍを満足する
ように形成されていることを特徴とする請求項２記載の
サンプルホールド回路。 - 【請求項４】 前記第１および第２のスイッチ素子の内
部抵抗が前記フィードスルー現象を発生しない内部抵抗
Ｒｍであり、前記第１および第２の容量素子の静電容量
がＣａ（Ｚａ＋Ｒｍ）＝Ｃｂ（Ｚｂ＋Ｒｍ）を満足する
ように形成されていることを特徴とする請求項２記載の
サンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103097A JPH10293999A (ja) | 1997-04-21 | 1997-04-21 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103097A JPH10293999A (ja) | 1997-04-21 | 1997-04-21 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10293999A true JPH10293999A (ja) | 1998-11-04 |
Family
ID=14345138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9103097A Pending JPH10293999A (ja) | 1997-04-21 | 1997-04-21 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10293999A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199775A (ja) * | 2009-02-24 | 2010-09-09 | Renesas Electronics Corp | Ａｄ変換装置及びａｄ変換方法 |
| JP2011082879A (ja) * | 2009-10-09 | 2011-04-21 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2011120091A (ja) * | 2009-12-04 | 2011-06-16 | Yamaha Corp | 逐次比較ａ／ｄ変換器 |
| KR20180040199A (ko) * | 2016-10-12 | 2018-04-20 | 한국과학기술원 | 시간 오프셋 기반 자가 표본화 기법들을 이용한 임피던스 크기 측정 회로 및 이를 이용한 임피던스 크기 및 위상 측정 장치 |
-
1997
- 1997-04-21 JP JP9103097A patent/JPH10293999A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199775A (ja) * | 2009-02-24 | 2010-09-09 | Renesas Electronics Corp | Ａｄ変換装置及びａｄ変換方法 |
| US7978114B2 (en) | 2009-02-24 | 2011-07-12 | Renesas Electronics Corporation | Analog-to-digital conversion apparatus and method |
| JP2011082879A (ja) * | 2009-10-09 | 2011-04-21 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2011120091A (ja) * | 2009-12-04 | 2011-06-16 | Yamaha Corp | 逐次比較ａ／ｄ変換器 |
| KR20180040199A (ko) * | 2016-10-12 | 2018-04-20 | 한국과학기술원 | 시간 오프셋 기반 자가 표본화 기법들을 이용한 임피던스 크기 측정 회로 및 이를 이용한 임피던스 크기 및 위상 측정 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0435793B2 (ja) | ||
| US4604584A (en) | Switched capacitor precision difference amplifier | |
| JP2762868B2 (ja) | 電圧比較回路 | |
| JPH0211173B2 (ja) | ||
| JP3079368B2 (ja) | スイッチトキャパシタ増幅回路 | |
| JPS59132231A (ja) | アナログ−デイジタル変換器 | |
| JPH0325091B2 (ja) | ||
| JP2000022500A (ja) | スイッチトキャパシタ回路 | |
| JPS60142610A (ja) | コンパレ−タ回路 | |
| JPH10293999A (ja) | サンプルホールド回路 | |
| US5467089A (en) | Capacitor array digital/analog converter with compensation array for stray capacitance | |
| US5572107A (en) | Switched capacitor network | |
| JP3998343B2 (ja) | オフセット電圧補償回路 | |
| JP3709943B2 (ja) | オフセット電圧の補償方法及びこの方法を用いるサンプルホールド回路 | |
| JPH06349294A (ja) | サンプルホールド回路 | |
| JPH0660688A (ja) | サンプル・ホールド回路 | |
| JP3144154B2 (ja) | サンプルホールド回路 | |
| JP3703387B2 (ja) | サンプル＆ホールド回路 | |
| JP2746955B2 (ja) | オフセット補正回路 | |
| JP2000208711A (ja) | キャパシタ回路およびスイッチトキャパシタフィルタならびにａ／ｄ変換器 | |
| JPH05243857A (ja) | オフセット不感型スイッチトキャパシタ増幅回路 | |
| JP3388086B2 (ja) | サンプル・ホールド回路 | |
| JPS6367920A (ja) | Ｄ／ａ変換器 | |
| JPH05191211A (ja) | スイッチト・キャパシタ逆相積分器 | |
| JP2964798B2 (ja) | キャパシタ・アレイ型ｄ／ａ変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000523 |