JP2746955B2 - オフセット補正回路 - Google Patents
オフセット補正回路Info
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- JP2746955B2 JP2746955B2 JP63291314A JP29131488A JP2746955B2 JP 2746955 B2 JP2746955 B2 JP 2746955B2 JP 63291314 A JP63291314 A JP 63291314A JP 29131488 A JP29131488 A JP 29131488A JP 2746955 B2 JP2746955 B2 JP 2746955B2
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- Japan
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- offset correction
- pass filter
- circuit
- offset
- correction
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はオフセット補正回路に係り、特にスイッチト
キャパシタ型Ｎ−パスフィルタにおける各パス間の直流
オフセットのバラツキを補正する回路に関する。
キャパシタ型Ｎ−パスフィルタにおける各パス間の直流
オフセットのバラツキを補正する回路に関する。
スイッチトキャパシタ型Ｎ−パスフィルタは、狭帯域
で、しかも中心周波数に高い精度が要求される様なバン
ドパスフィルタを実現する上で、非常に有用な電子部品
である。第３図に、このような従来の一例を示す。
で、しかも中心周波数に高い精度が要求される様なバン
ドパスフィルタを実現する上で、非常に有用な電子部品
である。第３図に、このような従来の一例を示す。
第３図において、本回路は１次のスイッチトキャパシ
タ型（Ｎ＝４）４−パスフィルタとなっており、IN入力
端子１とOUT出力端子２との間に、演算増幅器（オペア
ンプ）３、コンデンサ4,5,6,7,8,9、アナログスィッチ1
4乃至27を含み構成される。本回路では、演算増幅器
（オペアンプ）３の４つの積分コンデンサ、即ち容量値
ＣA,CB,CC,CDを各々有するコンデンサ6,7,8,9を一対の
アナログスイッチ20,24;21,25;22,26:23,27で各々切り
換え、多重化することによって、４つのパスを実現して
いる。
タ型（Ｎ＝４）４−パスフィルタとなっており、IN入力
端子１とOUT出力端子２との間に、演算増幅器（オペア
ンプ）３、コンデンサ4,5,6,7,8,9、アナログスィッチ1
4乃至27を含み構成される。本回路では、演算増幅器
（オペアンプ）３の４つの積分コンデンサ、即ち容量値
ＣA,CB,CC,CDを各々有するコンデンサ6,7,8,9を一対の
アナログスイッチ20,24;21,25;22,26:23,27で各々切り
換え、多重化することによって、４つのパスを実現して
いる。
第４図に、各制御信号のタイミング図を示す。アナロ
グスィッチ14,15,16,17、及び20,21,22,23,24,25,26,27
は、制御信号（φ1，φ2，φA，φB，φC，φD）が“1"
の時に導通（ON）し、“0"の時に非導通（OFF）にな
る。本回路の中心周波数は、制御信号φA，φB，φC，
φDの周波数ｆSに等しい。故に、制御信号の生成に、水
晶発信器などの高精度の信号を用いれば、中心周波数が
非常に正確なフィルタを実現することができる。また、
本回路の帯域幅ｆBは、コンデンサ6,7,8,9の容量値をす
べてＣ、制御信号φA，φB，φC，φDの周波数をｆSと
すると、次式となる。
グスィッチ14,15,16,17、及び20,21,22,23,24,25,26,27
は、制御信号（φ1，φ2，φA，φB，φC，φD）が“1"
の時に導通（ON）し、“0"の時に非導通（OFF）にな
る。本回路の中心周波数は、制御信号φA，φB，φC，
φDの周波数ｆSに等しい。故に、制御信号の生成に、水
晶発信器などの高精度の信号を用いれば、中心周波数が
非常に正確なフィルタを実現することができる。また、
本回路の帯域幅ｆBは、コンデンサ6,7,8,9の容量値をす
べてＣ、制御信号φA，φB，φC，φDの周波数をｆSと
すると、次式となる。
従って、Ｑ値は次式となる。
故に、C/C2を大きくすることによって、非常に狭帯域
のバンドパスフィルタが実現できる。
のバンドパスフィルタが実現できる。
しかしながら、前述の回路では、スイッチ20,21,22,2
3の制御端子とオペアンプ３の入力端子との間に介在
する寄生容量10,11,12,13により、制御クロックφA，φ
B，φC，φDが漏れ込み、各パスごとに異ったオフセッ
トが発生する。このため、出力端子２には、無信号入力
時においても、第４図に示す様なノイズ性の出力電圧が
発生する。このノイズの周波数は、制御信号φA，φB，
φC，φDの周波数ｆSに等しく、各パスごとのオフセッ
ト電圧υA，υB，υC，υDが、順番に繰り返し出力され
る。
3の制御端子とオペアンプ３の入力端子との間に介在
する寄生容量10,11,12,13により、制御クロックφA，φ
B，φC，φDが漏れ込み、各パスごとに異ったオフセッ
トが発生する。このため、出力端子２には、無信号入力
時においても、第４図に示す様なノイズ性の出力電圧が
発生する。このノイズの周波数は、制御信号φA，φB，
φC，φDの周波数ｆSに等しく、各パスごとのオフセッ
ト電圧υA，υB，υC，υDが、順番に繰り返し出力され
る。
以上の様に、本回路では、制御信号のフィードスルー
により、各パスごとに異ったオフセットが発生し、これ
がバンドパスフィルタの中心周波数に等しい雑音として
出力されるという欠点を有している。
により、各パスごとに異ったオフセットが発生し、これ
がバンドパスフィルタの中心周波数に等しい雑音として
出力されるという欠点を有している。
本発明の目的は、前記欠点が解決され、各パスごとに
異なったオフセットが発生せず、このオフセットにもと
ずく雑音が出力されないようにしたオフセット補正回路
を提供することにある。
異なったオフセットが発生せず、このオフセットにもと
ずく雑音が出力されないようにしたオフセット補正回路
を提供することにある。
本発明のオフセット補正回路の構成は、スイッチトキ
ャパシタ型Ｎ−パスフィルタにおけるＮ個のパスの各々
に対応するオフセットの補正値をそれぞれ記憶するＮ個
のレジスタと、Ｎ個のパスの切換え信号にしたがって、
選択されたパスに対応するレジスタの出力を選択するデ
ータセレクタと、データセレクタが選択したレジスタの
記憶しているオフセットの補正値にもとづいた電荷量が
選択的に充電され、Ｎ−パスフィルタの入力に加算する
複数のコンデンサとを備えたことを特徴とする。
ャパシタ型Ｎ−パスフィルタにおけるＮ個のパスの各々
に対応するオフセットの補正値をそれぞれ記憶するＮ個
のレジスタと、Ｎ個のパスの切換え信号にしたがって、
選択されたパスに対応するレジスタの出力を選択するデ
ータセレクタと、データセレクタが選択したレジスタの
記憶しているオフセットの補正値にもとづいた電荷量が
選択的に充電され、Ｎ−パスフィルタの入力に加算する
複数のコンデンサとを備えたことを特徴とする。
〔実施例〕 次に図面を参照しながら本発明を説明する。
第１図は本発明の第１の実施例のオフセット補正回路
を示す回路ブロック図である。第１図において、本実施
例のオフセット補正回路は、半上部分は第３図と同様
で、半下部分が付加される。即ち、データ入力が端子41
に、クロック入力が端子42に各々入力されるシフトレジ
スタ36,37,38,39と、オペアンプ３の入力端子に接続
される補正用コンデンサ35と、データセレクタ40とを含
み、構成される。
を示す回路ブロック図である。第１図において、本実施
例のオフセット補正回路は、半上部分は第３図と同様
で、半下部分が付加される。即ち、データ入力が端子41
に、クロック入力が端子42に各々入力されるシフトレジ
スタ36,37,38,39と、オペアンプ３の入力端子に接続
される補正用コンデンサ35と、データセレクタ40とを含
み、構成される。
本回路では、シフトレジスタ36,37,38,39に、各パス
のオフセットに対応するオフセット補正データを、シリ
アル入力端子41,及びシリアル入力用クロック42によっ
てあらかじめ入力しておき、制御信号φA，φB，φC，
φDを用いて、レジスタ36,37,38,39の内容ＤA,DB,DC,DD
を、データセレクタ40で選択し、データＤ0,D1，…,D
n-1,Dnとして出力している。データセレクタ40の出力端
子の電位をＶD0,VD1,VD2，…,VDnとし、アナロググラン
ドの電位をＶG，補正用コンデンサ35の各容量をＣe0,C
e1，…,CCnとすると、出力端子２におけるオフセットの
補正量ＶCは次式となる。
のオフセットに対応するオフセット補正データを、シリ
アル入力端子41,及びシリアル入力用クロック42によっ
てあらかじめ入力しておき、制御信号φA，φB，φC，
φDを用いて、レジスタ36,37,38,39の内容ＤA,DB,DC,DD
を、データセレクタ40で選択し、データＤ0,D1，…,D
n-1,Dnとして出力している。データセレクタ40の出力端
子の電位をＶD0,VD1,VD2，…,VDnとし、アナロググラン
ドの電位をＶG，補正用コンデンサ35の各容量をＣe0,C
e1，…,CCnとすると、出力端子２におけるオフセットの
補正量ＶCは次式となる。
ここで、ＶDi＝ＶDDまたはOV,C＝ＣA＝ＣB＝ＣC＝
ＣD。
ＣD。
故に、補正量ＶCが各パスのオフセット値を丁度キャ
ンセルする様に、各レジスタ36,37,38,39に記録するデ
ータを決定すればよい。
ンセルする様に、各レジスタ36,37,38,39に記録するデ
ータを決定すればよい。
本実施例では、Ｎ−パスフィルタの各パスごとに異る
直流オフセットを補正するためのＮ個のレジスタを有
し、各レジスタに各パスに対応するオフセット補正デー
タを記録しておき、各パスの切替え信号に従って、順次
これらのデータを取り出している。これによって、各パ
スごとに独立してオフセットを補正することができる。
直流オフセットを補正するためのＮ個のレジスタを有
し、各レジスタに各パスに対応するオフセット補正デー
タを記録しておき、各パスの切替え信号に従って、順次
これらのデータを取り出している。これによって、各パ
スごとに独立してオフセットを補正することができる。
第２図に本発明の第２の実施例のオフセット補正回路
を示す。第２図において、本回路では、第１図の４個の
シフトレジスタ36,37,38,39の代りに、メモリ33と、ア
ドレス発生器32とを用いている。アドレス発生器32は、
パス切替信号φA，φB，φC，φDを受けて、メモリ33の
アドレスＡ0,A1を発生し、メモリ33のどの内容Ｄ0,D1,D
2，…,Dnを、オフセット補正に使用するかを決定する。
具体的には、メモリ33は、レジスタとデータセレクタと
によって構成されるから、本回路も第１図と類似した回
路ブロック構成となる。
を示す。第２図において、本回路では、第１図の４個の
シフトレジスタ36,37,38,39の代りに、メモリ33と、ア
ドレス発生器32とを用いている。アドレス発生器32は、
パス切替信号φA，φB，φC，φDを受けて、メモリ33の
アドレスＡ0,A1を発生し、メモリ33のどの内容Ｄ0,D1,D
2，…,Dnを、オフセット補正に使用するかを決定する。
具体的には、メモリ33は、レジスタとデータセレクタと
によって構成されるから、本回路も第１図と類似した回
路ブロック構成となる。
以上説明したように、本発明は、Ｎ−パスフィルタに
おいて、Ｎ個のレジスタを有し、各レジスタに、各パス
のオフセットに対応する補正データを記録しておき、パ
スの切替信号に従って、このデータを選択し、選択され
た補正データを補正用の複数のコンデンサによって、Ｎ
パスフィルタの出力に加算しているから、各パスごとに
異なる直流オフセットを正確に補正できる効果がある。
おいて、Ｎ個のレジスタを有し、各レジスタに、各パス
のオフセットに対応する補正データを記録しておき、パ
スの切替信号に従って、このデータを選択し、選択され
た補正データを補正用の複数のコンデンサによって、Ｎ
パスフィルタの出力に加算しているから、各パスごとに
異なる直流オフセットを正確に補正できる効果がある。
第１図は本発明の第１の実施例のオフセット補正回路の
回路ブロック図、第２図は本発明の第２の実施例の回路
ブロック図、第３図は従来のＮ−パスフィルタの回路
図、第４図は第３図の回路のタイミング図である。 １……入力端子、２……出力端子、３……増算増幅器
（オペアンプ）、4,5,6,7,8,9……コンデンサ、14乃至2
7……アナログスイッチ、32……アドレス発生器、33…
…メモリ、34……補正データ出力、35……補正用コンデ
ンサ、36乃至39……ソフトレジスタ、40……データセレ
クタ、41……シリアルデータ入力端子、42……シリアル
入力用クロック端子。
回路ブロック図、第２図は本発明の第２の実施例の回路
ブロック図、第３図は従来のＮ−パスフィルタの回路
図、第４図は第３図の回路のタイミング図である。 １……入力端子、２……出力端子、３……増算増幅器
（オペアンプ）、4,5,6,7,8,9……コンデンサ、14乃至2
7……アナログスイッチ、32……アドレス発生器、33…
…メモリ、34……補正データ出力、35……補正用コンデ
ンサ、36乃至39……ソフトレジスタ、40……データセレ
クタ、41……シリアルデータ入力端子、42……シリアル
入力用クロック端子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−250711（ＪＰ，Ａ) 特開 昭60−173916（ＪＰ，Ａ) 「ＳＣ回路網の設計と応用」（1985− 11−25）、東海大学出版会Ｐ．36−39, 123〜127 「スイッチトキャパシタ回路」（1985 −２−25）現代工学社 ｐ．２−５, 148−168
Claims (1)
- 【請求項１】スイッチトキャパシタ型Ｎ−パスフィルタ
におけるＮ個のパスの各々に対応するオフセットの補正
値をそれぞれ記憶するＮ個のレジスタと、前記Ｎ個のパ
スの切換え信号にしたがって、選択されたパスに対応す
るレジスタの出力を選択するデータセレクタと、前記デ
ータセレクタが選択したレジスタの記憶しているオフセ
ットの補正値にもとづいた電荷量が選択的に充電され、
前記Ｎ−パスフィルタの入力に加算する複数のコンデン
サとを備えたことを特徴とするオフセット補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291314A JP2746955B2 (ja) | 1988-11-17 | 1988-11-17 | オフセット補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291314A JP2746955B2 (ja) | 1988-11-17 | 1988-11-17 | オフセット補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135909A JPH02135909A (ja) | 1990-05-24 |
| JP2746955B2 true JP2746955B2 (ja) | 1998-05-06 |
Family
ID=17767298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291314A Expired - Lifetime JP2746955B2 (ja) | 1988-11-17 | 1988-11-17 | オフセット補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746955B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9774345B1 (en) * | 2016-09-20 | 2017-09-26 | Kabushiki Kaisha Toshiba | Successive approximation register analog-to-digital converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173916A (ja) * | 1984-02-20 | 1985-09-07 | Nec Corp | スイッチド・キャパシタ・フィルタ |
-
1988
- 1988-11-17 JP JP63291314A patent/JP2746955B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 「ＳＣ回路網の設計と応用」（１９８５−１１−２５）、東海大学出版会Ｐ．３６−３９，１２３〜１２７ |
| 「スイッチトキャパシタ回路」（１９８５−２−２５）現代工学社 ｐ．２−５，１４８−１６８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135909A (ja) | 1990-05-24 |
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