JPH0227851B2 - - Google Patents
Info
- Publication number
- JPH0227851B2 JPH0227851B2 JP57160028A JP16002882A JPH0227851B2 JP H0227851 B2 JPH0227851 B2 JP H0227851B2 JP 57160028 A JP57160028 A JP 57160028A JP 16002882 A JP16002882 A JP 16002882A JP H0227851 B2 JPH0227851 B2 JP H0227851B2
- Authority
- JP
- Japan
- Prior art keywords
- transmission gate
- gate
- type
- transmission
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 54
- 230000005669 field effect Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 技術分野
本発明は、絶縁ゲート電解効果トランジスタを
用いて、アナログ信号の伝送を制御するアナログ
スイツチ回路に関する。 (ロ) 従来技術 一般に、アナログスイツチ回路は、第１図に示
すように、第１及び第２の電極が各々共通接続さ
れたＰ型及びＮ型の絶縁ゲート電解効果トランジ
スタ（以下、単にトランジスタと呼ぶ）１及び２
より構成される伝送ゲート３を有しており、各々
の共通電極が入力端子４及び出力端子５に接続さ
れている。又、出力端子５及び入力端子４は、負
荷６及びこの負荷６より低インピーダンスの入力
信号源７に接続される。そして、Ｎ型及びＰ型の
トランジスタ２及び１の各ゲートには、制御信号
Ｄ及びその反転信号が印加され、伝送ゲート３の
オンオフ制御が行なわれる。 (ハ) 従来技術の欠点 一般に、アナログ信号を伝送する伝送ゲート
は、オン抵抗を小さくしなくてはならないため、
伝送ゲートを構成するＰ型及びＮ型トランジスタ
のサイズを、一般のトランジスタに比べ大きくし
なくてはならない。しかしながら、トランジスタ
のサイズを大きくすると、ゲート・ソース容量及
びゲート・ドレイン容量も大きくなつてしまうた
め、従来技術では、伝送ゲートのオンオフ切替時
に、ゲートの電圧変化がこれらの容量を介して出
力に漏れ込み、切替ノイズが出力側に現われてし
まうという欠点があつた。 (ニ) 発明の目的 本発明は、上述の欠点に鑑み、伝送ゲートに該
伝送ゲートよりサイズの小さい伝送ゲートを並列
接続することにより、切替ノイズを極力減少さ
せ、アナログ信号を歪なく出力端子に伝送する新
規なアナログスイツチ回路を提供するものであ
る。 (ホ) 実施例 第２図は、本発明によるアナログスイツチ回路
の実施例を示す回路図であり、８は第１及び第２
の電極が各々共通接続され、共通電極が各々入力
端子４及び出力端子５に接続されたＰ型及びＮ型
トランジスタ９及び１０より構成される伝送ゲー
トであり、出力端子５及び入力端子４には、第１
図と同様、負荷６及び負荷より低インピーダンス
の入力信号源７が接続される。１１は第１及び第
２の電極が各々共通接続されたＰ型及びＮ型トラ
ンジスタ１２及び１３より構成され、伝送ゲート
８よりサイズの小さい伝送ゲートであり、この伝
送ゲート１１が伝送ゲート８に並列に接続されて
いる。又、第２図において、１４は制御信号Ｄを
入力する制御端子、１５及び１６は遅延回路、１
７はORゲート、１８及び１９はインバータであ
る。 そこで、制御信号Ｄが「Ｌ」から「Ｈ」になる
と、伝送ゲート８のＮ型及びＰ型トランジスタ１
０及び９のゲートには、制御信号Ｄが遅延された
信号D1及びその反転信号が印加されているので、
伝送ゲート８はすぐにはオンしないが、並列接続
された伝送ゲート１１のＮ型及びＰ型トランジス
タ１３及び１２のゲートには、ORゲート１７を
介して制御信号Ｄが即座に印加されるため、伝送
ゲート１１はすぐにオンする。このオン時には、
伝送ゲート１１のサイズが小さいため、小さな切
替ノイズしか発生しない。そして、その後、遅延
信号D1が「Ｈ」となつて、伝送ゲート８がオン
する際、大きな切替ノイズが発生するが、先に並
列に接続された伝送ゲート１１がオンしており、
しかも、出力端子５に接続された負荷６に比べ、
入力信号源７の方が低インピーダンスなので、発
生した切替ノイズは並列に接続された伝送ゲート
１１を介して、入力側に吸収されてしまい、負荷
６側には切替ノイズはほとんど現われない。 又、制御信号Ｄが「Ｈ」から「Ｌ」になると、
遅延回路１５の遅延時間経過後、先ず、信号D1
が「Ｌ」となり、伝送ゲート８がオフしようとす
る。ところが、この時、遅延信号D2は未だ「Ｈ」
であつて、ORゲート１７の出力Ｇも「Ｈ」なの
で、伝送ゲート１１はオン状態にある。このた
め、伝送ゲート８がオフする際、大きな切替ノイ
ズが発生するが、オン時と同様、この切替ノイズ
は並列に接続された伝送ゲート１１を介して入力
側に吸収されてしまい、負荷６側には現われな
い。その後、遅延信号D2が「Ｌ」になるため、
伝送ゲート１１もオフになる。このように、オン
時にもオフ時にも切替ノイズは負荷６側にほとん
ど現われない。 次に、伝送ゲートを構成するＰ型及びＮ型トラ
ンジスタのゲートを定電流で制御する場合の実施
例について、第３図を参照しながら説明する。 第３図において、入力信号源７からのアナログ
信号を負荷６に伝送するための伝送ゲート８に
は、第２図の実施例と同様、この伝送ゲート８よ
りサイズの小さい伝送ゲート１１が、並列に接続
されている。又、第３図において、２０，２１，
２２，２３は定電流源、２４，２５，２６，２７
は一対のＰ型及びＮ型トランジスタより構成さ
れ、制御信号Ｄに応じて伝送ゲート８及び１１を
構成するＰ型及びＮ型トランジスタのゲートを定
電流源に切替接続するための切替スイツチ、２８
は遅延回路、２９はORゲート、３０及び３１は
インバータである。尚、以下の説明においては、
全ての定電流は同一とする。 そこで、制御信号Ｄが「Ｌ」から「Ｈ」になる
と、切替スイツチのＮ型トランジスタ３２，３３
及びＰ型トランジスタ３４，３５がオンするの
で、伝送ゲート８のＰ型及びＮ型トランジスタ９
及び１０の各ゲートは、各々、定電流源２０及び
２１に接続され、又、並列に接続された伝送ゲー
ト１１のＰ型及びＮ型トランジスタ１２及び１３
の各ゲートは、各々、定電流源２２及び２３に接
続される。このため、ゲートと基板との間の容
量、即ち、ゲート容量C1P及びC1NとC2P及びC2N
は、各々、充電が開始される。ところが、伝送ゲ
ート１１は伝送ゲート８よりサイズが小さいた
め、ゲート容量C2P及びC2Nは、各々C1P及びC1Nよ
り容量が小さく、従つて、サイズの小さな伝送ゲ
ート１１が伝送ゲート８より先にオンする。この
ため、第２図の実施例と同様、オン時の切替ノイ
ズは伝送ゲート１１を介して入力側に吸収されて
しまい、負荷６側には現われない。 又、制御信号Ｄが「Ｈ」から「Ｌ」になると、
切替スイツチのＰ型及びＮ型トランジスタ３６及
び３７は、すぐにオンし、伝送ゲート８のＰ型及
びＮ型トランジスタ９及び１０の各ゲートは、
各々、定電流源２１及び２０に接続され、ゲート
容量C1P及びC1Nは蓄えられた電荷は放電され始め
る。ところが、制御信号Ｄが「Ｈ」から「Ｌ」に
なつても、遅延回路２８の遅延信号D1は未だ
「Ｈ」であつて、ORゲート２９の出力Ｇも「Ｈ」
なので、伝送ゲート１１はオン状態のままであ
る。このため、放電が進み伝送ゲート８がオフす
る際、大きな切替ノイズが発生するが、オン時と
同様この切替ノイズは、並列に接続された伝送ゲ
ート１１を介して入力側に吸収されてしまい、負
荷６側には現われない。その後、遅延信号D1が
「Ｌ」になるため、ORゲート２９の出力Ｇも
「Ｌ」となり、伝送ゲート１１を構成するＰ型及
びＮ型トランジスタ１２及び１３のゲートは、切
替スイツチのＰ型及びＮ型トランジスタ３８及び
３９を介して、定電流源２３及び２２に各々接続
される。そして、ゲート容量C2P及びC2Nに蓄えら
れた電荷が放電され、伝送ゲート１１はオフす
る。 尚、第３図の実施例では、伝送ゲート８及び１
１を構成するゲートに急峻に変化する矩形状の電
圧が加わらず、ゲート電圧がなめらかに変化する
ので、より切替ノイズの防止に効果がある。又、
第３図の実施例において、各定電流源の定電流値
は限らずしも同一にする必要がなく、例えば、伝
送ゲート８と１１のサイズ比が10：１であり、定
電流源２０と２２の電流比及び２１と２３の電流
比をサイズ比とほぼ同じように10：１にした場合
には、図中、Ａ点とＢ点の間に、さらに、遅延回
路を挿入すればよい。 (ヘ) 効 果 本発明によるアナログスイツチ回路は、上述の
如く、非常に簡単な回路で切替ノイズを大幅に減
少させることができ、従つて、アナログ信号を歪
なく伝送することが可能となる。
用いて、アナログ信号の伝送を制御するアナログ
スイツチ回路に関する。 (ロ) 従来技術 一般に、アナログスイツチ回路は、第１図に示
すように、第１及び第２の電極が各々共通接続さ
れたＰ型及びＮ型の絶縁ゲート電解効果トランジ
スタ（以下、単にトランジスタと呼ぶ）１及び２
より構成される伝送ゲート３を有しており、各々
の共通電極が入力端子４及び出力端子５に接続さ
れている。又、出力端子５及び入力端子４は、負
荷６及びこの負荷６より低インピーダンスの入力
信号源７に接続される。そして、Ｎ型及びＰ型の
トランジスタ２及び１の各ゲートには、制御信号
Ｄ及びその反転信号が印加され、伝送ゲート３の
オンオフ制御が行なわれる。 (ハ) 従来技術の欠点 一般に、アナログ信号を伝送する伝送ゲート
は、オン抵抗を小さくしなくてはならないため、
伝送ゲートを構成するＰ型及びＮ型トランジスタ
のサイズを、一般のトランジスタに比べ大きくし
なくてはならない。しかしながら、トランジスタ
のサイズを大きくすると、ゲート・ソース容量及
びゲート・ドレイン容量も大きくなつてしまうた
め、従来技術では、伝送ゲートのオンオフ切替時
に、ゲートの電圧変化がこれらの容量を介して出
力に漏れ込み、切替ノイズが出力側に現われてし
まうという欠点があつた。 (ニ) 発明の目的 本発明は、上述の欠点に鑑み、伝送ゲートに該
伝送ゲートよりサイズの小さい伝送ゲートを並列
接続することにより、切替ノイズを極力減少さ
せ、アナログ信号を歪なく出力端子に伝送する新
規なアナログスイツチ回路を提供するものであ
る。 (ホ) 実施例 第２図は、本発明によるアナログスイツチ回路
の実施例を示す回路図であり、８は第１及び第２
の電極が各々共通接続され、共通電極が各々入力
端子４及び出力端子５に接続されたＰ型及びＮ型
トランジスタ９及び１０より構成される伝送ゲー
トであり、出力端子５及び入力端子４には、第１
図と同様、負荷６及び負荷より低インピーダンス
の入力信号源７が接続される。１１は第１及び第
２の電極が各々共通接続されたＰ型及びＮ型トラ
ンジスタ１２及び１３より構成され、伝送ゲート
８よりサイズの小さい伝送ゲートであり、この伝
送ゲート１１が伝送ゲート８に並列に接続されて
いる。又、第２図において、１４は制御信号Ｄを
入力する制御端子、１５及び１６は遅延回路、１
７はORゲート、１８及び１９はインバータであ
る。 そこで、制御信号Ｄが「Ｌ」から「Ｈ」になる
と、伝送ゲート８のＮ型及びＰ型トランジスタ１
０及び９のゲートには、制御信号Ｄが遅延された
信号D1及びその反転信号が印加されているので、
伝送ゲート８はすぐにはオンしないが、並列接続
された伝送ゲート１１のＮ型及びＰ型トランジス
タ１３及び１２のゲートには、ORゲート１７を
介して制御信号Ｄが即座に印加されるため、伝送
ゲート１１はすぐにオンする。このオン時には、
伝送ゲート１１のサイズが小さいため、小さな切
替ノイズしか発生しない。そして、その後、遅延
信号D1が「Ｈ」となつて、伝送ゲート８がオン
する際、大きな切替ノイズが発生するが、先に並
列に接続された伝送ゲート１１がオンしており、
しかも、出力端子５に接続された負荷６に比べ、
入力信号源７の方が低インピーダンスなので、発
生した切替ノイズは並列に接続された伝送ゲート
１１を介して、入力側に吸収されてしまい、負荷
６側には切替ノイズはほとんど現われない。 又、制御信号Ｄが「Ｈ」から「Ｌ」になると、
遅延回路１５の遅延時間経過後、先ず、信号D1
が「Ｌ」となり、伝送ゲート８がオフしようとす
る。ところが、この時、遅延信号D2は未だ「Ｈ」
であつて、ORゲート１７の出力Ｇも「Ｈ」なの
で、伝送ゲート１１はオン状態にある。このた
め、伝送ゲート８がオフする際、大きな切替ノイ
ズが発生するが、オン時と同様、この切替ノイズ
は並列に接続された伝送ゲート１１を介して入力
側に吸収されてしまい、負荷６側には現われな
い。その後、遅延信号D2が「Ｌ」になるため、
伝送ゲート１１もオフになる。このように、オン
時にもオフ時にも切替ノイズは負荷６側にほとん
ど現われない。 次に、伝送ゲートを構成するＰ型及びＮ型トラ
ンジスタのゲートを定電流で制御する場合の実施
例について、第３図を参照しながら説明する。 第３図において、入力信号源７からのアナログ
信号を負荷６に伝送するための伝送ゲート８に
は、第２図の実施例と同様、この伝送ゲート８よ
りサイズの小さい伝送ゲート１１が、並列に接続
されている。又、第３図において、２０，２１，
２２，２３は定電流源、２４，２５，２６，２７
は一対のＰ型及びＮ型トランジスタより構成さ
れ、制御信号Ｄに応じて伝送ゲート８及び１１を
構成するＰ型及びＮ型トランジスタのゲートを定
電流源に切替接続するための切替スイツチ、２８
は遅延回路、２９はORゲート、３０及び３１は
インバータである。尚、以下の説明においては、
全ての定電流は同一とする。 そこで、制御信号Ｄが「Ｌ」から「Ｈ」になる
と、切替スイツチのＮ型トランジスタ３２，３３
及びＰ型トランジスタ３４，３５がオンするの
で、伝送ゲート８のＰ型及びＮ型トランジスタ９
及び１０の各ゲートは、各々、定電流源２０及び
２１に接続され、又、並列に接続された伝送ゲー
ト１１のＰ型及びＮ型トランジスタ１２及び１３
の各ゲートは、各々、定電流源２２及び２３に接
続される。このため、ゲートと基板との間の容
量、即ち、ゲート容量C1P及びC1NとC2P及びC2N
は、各々、充電が開始される。ところが、伝送ゲ
ート１１は伝送ゲート８よりサイズが小さいた
め、ゲート容量C2P及びC2Nは、各々C1P及びC1Nよ
り容量が小さく、従つて、サイズの小さな伝送ゲ
ート１１が伝送ゲート８より先にオンする。この
ため、第２図の実施例と同様、オン時の切替ノイ
ズは伝送ゲート１１を介して入力側に吸収されて
しまい、負荷６側には現われない。 又、制御信号Ｄが「Ｈ」から「Ｌ」になると、
切替スイツチのＰ型及びＮ型トランジスタ３６及
び３７は、すぐにオンし、伝送ゲート８のＰ型及
びＮ型トランジスタ９及び１０の各ゲートは、
各々、定電流源２１及び２０に接続され、ゲート
容量C1P及びC1Nは蓄えられた電荷は放電され始め
る。ところが、制御信号Ｄが「Ｈ」から「Ｌ」に
なつても、遅延回路２８の遅延信号D1は未だ
「Ｈ」であつて、ORゲート２９の出力Ｇも「Ｈ」
なので、伝送ゲート１１はオン状態のままであ
る。このため、放電が進み伝送ゲート８がオフす
る際、大きな切替ノイズが発生するが、オン時と
同様この切替ノイズは、並列に接続された伝送ゲ
ート１１を介して入力側に吸収されてしまい、負
荷６側には現われない。その後、遅延信号D1が
「Ｌ」になるため、ORゲート２９の出力Ｇも
「Ｌ」となり、伝送ゲート１１を構成するＰ型及
びＮ型トランジスタ１２及び１３のゲートは、切
替スイツチのＰ型及びＮ型トランジスタ３８及び
３９を介して、定電流源２３及び２２に各々接続
される。そして、ゲート容量C2P及びC2Nに蓄えら
れた電荷が放電され、伝送ゲート１１はオフす
る。 尚、第３図の実施例では、伝送ゲート８及び１
１を構成するゲートに急峻に変化する矩形状の電
圧が加わらず、ゲート電圧がなめらかに変化する
ので、より切替ノイズの防止に効果がある。又、
第３図の実施例において、各定電流源の定電流値
は限らずしも同一にする必要がなく、例えば、伝
送ゲート８と１１のサイズ比が10：１であり、定
電流源２０と２２の電流比及び２１と２３の電流
比をサイズ比とほぼ同じように10：１にした場合
には、図中、Ａ点とＢ点の間に、さらに、遅延回
路を挿入すればよい。 (ヘ) 効 果 本発明によるアナログスイツチ回路は、上述の
如く、非常に簡単な回路で切替ノイズを大幅に減
少させることができ、従つて、アナログ信号を歪
なく伝送することが可能となる。
第１図は従来のアナログスイツチ回路を示す回
路図、第２図は本発明によるアナログスイツチ回
路の実施例を示す回路図、第３図は本発明による
アナログスイツチ回路の他の実施例を示す回路図
である。 主な図番の説明 １，９，１２……Ｐ型トラン
ジスタ、２，１０，１３……Ｎ型トランジスタ、
３，８，１１……伝送ゲート、４……入力端子、
５……出力端子、６……負荷、７……入力信号
源、１５，１６，２８……遅延回路、１７，２９
……ORゲート、１８，１９，３０，３１……イ
ンバータ、２０，２１，２２，２３……定電流
源、２４，２５，２６，２７……切替スイツチ。
路図、第２図は本発明によるアナログスイツチ回
路の実施例を示す回路図、第３図は本発明による
アナログスイツチ回路の他の実施例を示す回路図
である。 主な図番の説明 １，９，１２……Ｐ型トラン
ジスタ、２，１０，１３……Ｎ型トランジスタ、
３，８，１１……伝送ゲート、４……入力端子、
５……出力端子、６……負荷、７……入力信号
源、１５，１６，２８……遅延回路、１７，２９
……ORゲート、１８，１９，３０，３１……イ
ンバータ、２０，２１，２２，２３……定電流
源、２４，２５，２６，２７……切替スイツチ。
Claims (1)
- １ 負荷が接続される出力端子と、前記負荷より
低インピーダンスの入力信号源に接続される入力
端子と、第１及び第２の電極が各々共通接続され
たＰ型及びＮ型の絶縁ゲート型電解効果トランジ
スタより構成され、各々の共通電極が前記入力端
子及び前記出力端子に接続された第１の伝送ゲー
トとを備え、該第１の伝送ゲートを介してアナロ
グ信号を伝送するアナログスイツチ回路におい
て、前記第１の伝送ゲートのトランジスタサイズ
より小さく形成されたＰ型及びＮ型の絶縁ゲート
型電解効果トランジスタの第１及び第２の電極が
各々共通接続されて構成され、前記第１伝送ゲー
トに並列接続された第２の伝送ゲートと、前記第
２の伝送ゲートをオンした後前記第１の伝送ゲー
トをオンし、前記第１の伝送ゲートをオフした後
前記第２の伝送ゲートをオフする制御信号の遅延
回路と、を設けたことを特徴とするアナログスイ
ツチ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57160028A JPS5949018A (ja) | 1982-09-13 | 1982-09-13 | アナログスイツチ回路 |
| KR1019830004042A KR860001485B1 (ko) | 1982-09-13 | 1983-08-30 | 애널로그스위치회로 |
| US06/531,178 US4611135A (en) | 1982-09-13 | 1983-09-09 | Analog switch circuit and signal attenuator employing an analog switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57160028A JPS5949018A (ja) | 1982-09-13 | 1982-09-13 | アナログスイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5949018A JPS5949018A (ja) | 1984-03-21 |
| JPH0227851B2 true JPH0227851B2 (ja) | 1990-06-20 |
Family
ID=15706392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57160028A Granted JPS5949018A (ja) | 1982-09-13 | 1982-09-13 | アナログスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949018A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7431632B2 (ja) * | 2020-03-17 | 2024-02-15 | ローム株式会社 | アナログスイッチ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Ｍｏｓ ｆｅｔスイッチ回路 |
-
1982
- 1982-09-13 JP JP57160028A patent/JPS5949018A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Ｍｏｓ ｆｅｔスイッチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5949018A (ja) | 1984-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR860001485B1 (ko) | 애널로그스위치회로 | |
| US5945867A (en) | Switch circuit device | |
| US4542310A (en) | CMOS bootstrapped pull up circuit | |
| GB1589414A (en) | Fet driver circuits | |
| US4443715A (en) | Driver circuit | |
| US4129794A (en) | Electrical integrated circuit chips | |
| JPS62114325A (ja) | ゲ−ト回路 | |
| US6781434B2 (en) | Low charge-dump transistor switch | |
| US4717845A (en) | TTL compatible CMOS input circuit | |
| JPH05196659A (ja) | チョッパ型比較器 | |
| JPH0876976A (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| RU2105429C1 (ru) | Способ коммутации элементов широкополосного сигнала и устройство для его реализации | |
| JPH0227851B2 (ja) | ||
| US4254345A (en) | Output circuit for bucket-brigade devices | |
| JPH11195972A (ja) | 半導体スイッチ | |
| US5142241A (en) | Differential input circuit | |
| JPS6242408B2 (ja) | ||
| JPH0160970B2 (ja) | ||
| JPH0548410A (ja) | 雑音除去回路 | |
| JP3594762B2 (ja) | 半導体スイッチ集積回路 | |
| JPS59215124A (ja) | Ｃｍｏｓ選択回路 | |
| JPH0160969B2 (ja) | ||
| SU1398741A1 (ru) | Ключевое устройство | |
| JPH10322193A (ja) | 論理ゲート回路 | |
| JPH03126257A (ja) | Ｃｍｏｓチャージポンプ回路 |