JP5538462B2 - デジタル−アナログ変換器 - Google Patents

Description

本発明は、デジタル入力信号をアナログ出力信号に変換するデジタル−アナログ変換器に関し、特に、スイッチトキャパシタ型のデジタル−アナログ変換器に関する。

デジタル−アナログ変換器がデジタル信号をアナログ信号に変換する際の変換誤差は、出力信号に歪みを生じる原因となるため、デジタル−アナログ変換器が搭載される機器の特性の劣化を招くことになる。特に、オーディオ機器の分野では、他の分野よりも信号歪みが機器の特性に大きく影響することになる。このため、オーディオ機器に搭載されるデジタル−アナログ変換器には、信号歪みに対して他の分野よりも高い精度のデジタル−アナログ変換が要求される。

このようなデジタル−アナログ変換器の従来技術としては、例えば、特許文献１に記載されたものがある。特許文献１に記載のデジタル−アナログ変換器を、図８に示す。図８に示したデジタル−アナログ変換器は、ｎ個のサンプリング容量素子９０１＿1、９０１＿2…９０１＿Nを含む容量素子ユニット９０１と、サンプリング容量素子９０１＿1、９０１＿2…９０１＿Nを充電するＮ個のスイッチ９０１＿1、９０２＿2、…９０２＿Nを含むスイッチユニット９０２、スイッチ９０５を備えている。

また、スイッチユニット９０１は、演算増幅器９０６の反転端子９０６ａとスイッチ９０４を介して接続される。演算増幅器９０６の出力端子９０６ｃと反転入力端子９０６ａとは積分容量素子９０７を介して接続されている。また、出力端子９０６ｃはスイッチユニット９０２と容量素子ユニット９０１との間に接続されて、フィードバック経路ｆを形成している。このようなフィードバック経路ｆは、図８に示したデジタル−アナログ変換器において、出力信号の歪みを低減するために設けられた経路である。なお、図８に示した構成では、フィードバック経路には、Ｎ個のスイッチ９０８＿1、９０８＿2、…９０＿Nを含むスイッチユニット９０８が設けられている。

また、図８に示したデジタル−アナログ変換器のスイッチユニット９０２、９０８、９０４、９０５は、クロック信号φ1〜φ4のいずれかにしたがってオン、オフ動作（以降、スイッチング動作とも記す）をする。クロック信号φ1〜φ4は、クロック信号生成部９１０によって生成され、各スイッチユニットまたはスイッチに入力される。
図８に示したデジタル−アナログ変換器によれば、デジタルデータに応じた入力信号ＶDin1、ＶDin2、…ＶDinNの信号レベルに応じてサンプリング容量素子９０１＿1、９０１＿2、…９０２＿Nが充電され、サンプリング容量素子９０１＿1、９０１＿2、…９０２＿Nの充電電圧に応じて演算増幅器９０６がアナログ出力信号ＶAoutを出力する。このようなデジタル−アナログ変換器のスイッチとしては、一般的にＭＯＳトランジスタが用いられる。

図９は、デジタル−アナログ変換器のスイッチを構成するＭＯＳトランジスタを制御するクロック信号（以下、コントロールクロックと記す）を説明するための図である。スイッチは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを組み合わせて構成されている。図９に示したコントロールクロックＣＫ＿Pは、Ｐ型ＭＯＳトランジスタを制御するコントロールクロックである。コントロールクロックＣＫ＿Nは、Ｎ型ＭＯＳトランジスタを制御するコントロールクロックである。

コントロールクロックＣＫ＿PがＬｏｗ（以下、Ｌレベルと記す）、コントロールクロックＣＫ＿NがＨｉｇｈ（以下、Ｈレベルと記す）になると、スイッチ９０８＿1、９０８＿2、…９０８＿Nがオンされる。コントロールクロックＣＫ＿P、ＣＫ＿Nは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが同時にオンになるように、そのＬレベル、Ｈレベルのエッジが揃っている。

ここで、ＭＯＳトランジスタが用いられるスイッチ９０８＿1、９０８＿2、…９０８＿Nの各オン抵抗値をいずれもＲSW8、スイッチ９０４のオン抵抗値をＲSW4とする。図８に示した端子９０６ｃから出力されるアナログ出力信号ＶAoutは、スイッチユニット９０２、積分容量素子９０７、スイッチユニット９０８、スイッチ９０４が直列に接続されることによる、時定数τに依存した過渡特性を示す。なお、時定数τは、以下の式（１）によって表される。

τ＝（ＲSW8＋ＲSW4）×Ｃｉ×Ｃｓ／（Ｃｉ＋Ｃｓ） 式（１）
ただし、上記式（１）において、Ｃｉは積分容量素子９０７の容量、Ｃｓはサンプリング容量素子９０１＿1、９０１＿2、…９０１＿Nの合成容量である。式（１）において、スイッチ９０４のオン抵抗値ＲSW4は出力端子９０６ｃの電位によって変化することがない。一方、スイッチ９０８＿1、９０８＿2、…９０８＿Nのオン抵抗値ＲSW8は、出力端子９０６ｃの電位に依存して変化することが知られている。

特許第３８５２７２１号公報

しかしながら、アナログ出力信号ＶAoutが大きく変化する初動時において、ＭＯＳトランジスタを制御するコントロールクロックＣＫ＿PとコントロールクロックＣＫ＿Nとは、瞬時にＨレベル、またはＬレベルになるものではなく、一定の傾きをもってＨレベル、またはＬレベルに達する。コントロールクロックＣＫ＿P、コントロールクロックＣＫ＿NがＨレベルからＬレベル、またはＬレベルからＨレベルに達する間の状態を、本明細書では過渡的な状態と記す。コントロールクロックＣＫ＿P、コントロールクロックＣＫ＿Nの過渡的な状態は、アナログ出力信号ＶAoutの過渡特性に大きく影響する。

図１０は、上記したコントロールクロックＣＫ＿P、ＣＫ＿Nとアナログ出力信号ＶAoutとの関係を説明するための図である。図１０上段のグラフは、図１に示した出力端子９０６ｃから出力されるアナログ出力信号ＶAoutの過渡特性を示していて、ぞの横軸は時間、縦軸はアナログ出力信号ＶAoutを示している。また、図１０の下段の図は、図８に示したスイッチ９０８＿１、９０８＿２、…９０８＿Nを構成するＭＯＳトランジスタを制御するコントロールクロックを示している。

コントロールクロックＣＫ＿P、ＣＫ＿Nは、初動時、その値が一定の傾きをもって有限の帯域で変化する。このため、コントロールクロックＣＫ＿P、コントロールクロックＣＫ＿Nには、ＬレベルまたはＨレベルに達していない、過渡的な状態の期間が存在する。
図１１は、図１０中に示した過渡的な期間中の時刻ａにおける、スイッチ９０８＿1、９０８＿2、…９０８＿Nを構成するＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとのオン抵抗値を合成した合成抵抗値ＲSW8の変化を説明するための図である。

図１１の下段に示した図はアナログ出力信号ＶAoutの値が一定の振幅を持って振動していることを示すグラフであって、横軸にアナログ出力信号ＶAoutの値を、縦軸に時間を示している。また、図１１の下段に示した図は、上段のグラフに示したようにアナログ出力信号ＶAoutが変動した場合の合成抵抗値ＲSW8を示すグラフである。図１１の横軸はアナログ出力信号ＶAoutを示し、縦軸は合成抵抗値ＲSW8を示している。

図１１に示したように、合成抵抗値ＲSW8は、アナログ出力信号ＶAoutの値に応じて大きく変化する。このため、アナログ出力ＶAoutが大きく変化する初動時においては、合成抵抗値ＲSW8がアナログ出力信号ＶAoutの値に応じて大きく変化する。合成抵抗値ＲSW8の変化は、アナログ出力信号ＶAoutの過渡特性に大きく影響を与え、アナログ出力信号ＶAoutの歪特性を劣化させる。

本発明は、上記の点に鑑みてなされたものであり、スイッチに用いられるＭＯＳトランジスタのオン抵抗値に起因するアナログ出力信号の歪みを抑制し、しかも回路構成が簡単なデジタル−アナログ変換器を提供することを目的とする。

上記した課題を解決するため、本発明の一態様のデジタル−アナログ変換器は、入力端子（例えば図１に示した入力端子１０３）から入力された信号をサンプリングするサンプリング容量素子部（例えば図１に示したサンプリング容量素子ユニット１０１）と、サンプリング容量素子部によってサンプリングされた信号が入力される入力端子（例えば図１に示した反転入力端子１０６ａ）を有する演算増幅器（例えば図１に示した演算増幅器１０６）と、サンプリング容量素子部と演算増幅器の入力端子とを接離するサミングノードスイッチ（例えば図１に示したサミングノードスイッチ１０４）と、サンプリング容量素子部と入力端子との間と、演算増幅器の出力端子と、を接続するフィードバック経路（例えば図１に示したフィードバック経路ｆ）上に設けられる帰還スイッチ部（例えば図１に示した帰還スイッチユニット１０８）と、帰還スイッチ部に第１クロック信号と第２クロック信号と、を供給するクロック信号生成部（例えば図１に示したクロック信号生成部１１０）と、を含み、クロック信号生成部は、第１クロック信号と、第１クロック信号を反転させ、かつ、シフトするように調整された第２クロック信号と、を生成して帰還スイッチ部に供給し、帰還スイッチ部は、第１の極性を有し、第１クロック信号（例えば、図５に示したコントロールクロックＣＫ＿P）にしたがって動作する第１ＭＯＳトランジスタ（例えば図２に示したＰ型ＭＯＳトランジスタ２０１）と、第１ＭＯＳトランジスタと相補的な第２の極性を有し、第１クロック信号を反転させ、かつ、シフトするように調整された第２クロック信号（例えば、図５に示したコントロールクロックＣＫ＿N）にしたがって動作する第２ＭＯＳトランジスタ（例えば図２に示したＮ型ＭＯＳトランジスタ２０２）と、を含むことを特徴とする。

このような態様によれば、デジタル−アナログ変換器から出力される信号に応じた、帰還スイッチ部のオン抵抗値の変動を抑えることができる。このため、出力される信号の歪みを抑制することができる。そして、このような態様は、クロック信号を調整するだけで実現することができるから、回路を大規模化、複雑化することがない。したがって、上記態様のデジタル−アナログ変換器は、スイッチに用いられるＭＯＳトランジスタのオン抵抗値に起因するアナログ出力信号の歪みを抑制し、しかも回路構成が簡単なデジタル−アナログ変換器を提供することができる。

本発明の他の態様のデジタル−アナログ変換器は、演算増幅器が第１入力端子（例えば図７に示した反転入力端子６０６ａ）及び第２入力端子（例えば図７に示した非反転入力端子６０６ｂ）と、第１出力端子（例えば図７に示した反転出力端子６０６ｃＡ）及び第２出力端子（例えば図７に示した非反転出力端子６０６ｃＢ）と、を有する差動増幅型の演算増幅器（例えば図７に示した演算増幅器６０６）であって、サンプリング容量素子部は、第１入力端子と接続する第１サンプリング容量素子部（例えばサンプリング容量素子ユニット１０１Ａ）と第２入力端子と接続する第２サンプリング容量素子部（例えばサンプリング容量素子ユニット１０１Ｂ）とを含み、サミングノードスイッチは、第１サンプリング容量素子部と差動増幅型の演算増幅器の第１入力端子とを接離する第１サミングノードスイッチ（例えば図７に示したサミングノードスイッチ１０４Ａ）と、第２サンプリング容量素子部と差動増幅型の演算増幅器の第２入力端子とを接離する第２サミングノードスイッチ（例えば図７に示したサミングノードスイッチ１０４Ｂ）と、を含み、帰還スイッチ部は、第１サンプリング容量素子部と第１入力端子との間と、第１出力端子と、を接続するフィードバック経路上に設けられる第１帰還スイッチ部（例えば図７に示した帰還スイッチユニット１０８Ａ）と、第２サンプリング容量素子部と第２入力端子との間と、第２出力端子と、を接続するフィードバック経路上に設けられる第２帰還スイッチ部（例えば図７に示した帰還スイッチユニット１０８Ｂ）と、を含み、第１帰還スイッチ及び第２帰還スイッチは、第１クロック信号にしたがって動作する第１ＭＯＳトランジスタと、第２クロック信号にしたがって動作する第２ＭＯＳトランジスタと、をそれぞれ含むことが望ましい。なお、この態様のデジタル−アナログ変換器では、演算増幅器の第１入力端子と第１出力端子との間及び、演算増幅器の第２入力端子と第２出力端子との間に、積分容量素子（例えば図７に示した積分容量素子１０７Ａ、１０７Ｂ）を設けてもよい。

このような態様によれば、本発明のデジタル−アナログ変換器に、差動演算増幅器を用いた構成にも適用することができる。
また、本発明の一態様では、上記デジタル−アナログ変換器において、第１クロック信号の傾きが変化するエッジが、第２クロック信号の傾きが変化するエッジに対して遅延していることが望ましい。

また、本発明の一態様では、上記デジタル−アナログ変換器において、第１クロック信号の立下りエッジが、第２クロック信号の立上りエッジに対して遅延していることが望ましい。
また、本発明の一態様では、上記デジタル−アナログ変換器において、第１クロック信号の立上がりエッジが、第２クロック信号の立下がりエッジに対して遅延していることが望ましい。

本発明の他の態様のデジタル−アナログ変換器は、デジタル信号を構成する複数のビット信号に応じた電圧がそれぞれ入力される複数の入力端子（例えば図１に示した入力端子部１０３＿1〜１０３＿N）と、複数の入力端子の各々に対応して設けられた複数のサンプリング容量素子（例えば図１に示したサンプリング容量素子１０１＿1〜１０１＿N）と、複数の入力端子と、入力端子の各々に対応する複数のサンプリング容量素子の一端との間を離接する複数の第１スイッチ（例えばスイッチ１０２＿1〜１０２＿N）と、複数のサンプリング容量素子の一端と異なる他端と、他端へ第１基準電圧を供給する電源とを接離する第２スイッチ（例えば図１に示したスイッチ１０５）と、他端と接続される反転入力端子（例えば図１に示した反転入力端子１０６ａ）を有する演算増幅器（例えば図１に示した演算増幅器１０６）と、他端と反転入力端子とを離接する第３スイッチ（例えばサミングノードスイッチ１０４）と、演算増幅器の出力端子と複数のサンプリング容量素子の一端との間に、互いに並列に接続される複数の帰還スイッチ（例えば図１に示した帰還スイッチ１０８＿1、１０８＿2、〜１０８＿N）と、第１スイッチ、第２スイッチ、第３スイッチ、帰還スイッチに供給されるクロック信号を生成するクロック信号生成部（例えば図１に示したクロック信号生成部１１０）と、帰還スイッチを構成するＰ型ＭＯＳトランジスタに供給される第１クロック信号の立下がりと、帰還スイッチを構成するＮ型ＭＯＳトランジスタに供給される第２クロック信号の立上りのタイミングを調整する調整回路（例えば図４に示した調整回路３００）と、を備えることを特徴とする。

本発明の一態様のデジタルアナログ変換器は、上記デジタル−アナログ変換器において、調整回路が、第１クロック信号が第２クロック信号に対して遅延するように、または第２クロック信号が第２クロック信号に対して遅延するように第１クロック信号と第２クロック信号とを調整することが望ましい。

本発明は、スイッチに用いられるＭＯＳトランジスタのオン抵抗値に起因するアナログ出力信号の歪みを抑制し、しかも回路構成が簡単なデジタル−アナログ変換器を提供することができる。

本発明の第１実施形態のデジタル−アナログ変換器を示した回路図である。 図１に示した帰還スイッチユニットに含まれる帰還スイッチのＭＯＳトランジスタを説明するための図である。 図１に示したクロック信号生成部から出力されるクロック信号の波形を示す図である。 本発明の第１実施形態の調整回路を説明するための図である。 図４に示した調整回路により、コントロールクロックを遅延させた例を説明するための図である。 図５に示した状態における、帰還スイッチユニットを構成するＰ型ＭＯＳトランジスタのオン抵抗値と、Ｎ型ＭＯＳトランジスタのオン抵抗値と、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの合成抵抗値と、アナログ出力信号との関係を説明するための図である。 本発明の第２実施形態のデジタル−アナログ変換器を説明するための図である。 公知のデジタル−アナログ変換器を説明するための図である。 図８に示したデジタル−アナログ変換器のスイッチを制御するクロック信号を説明するための図である。 図９に示したコントロールクロックとアナログ出力信号との関係を説明するための図である。 図１０中に示した過渡的な期間中における、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの合成抵抗値の変化を説明するための図である。

以下、本発明のデジタル−アナログ変換器の実施形態１、実施形態２を説明する。
[第１実施形態]
・回路構成
図１は、第１実施形態のデジタル−アナログ変換器を示した回路図である。第１実施形態のデジタル−アナログ変換器は、サンプルホールド回路１００と、サンプルホールド回路１００のスイッチに入力されるコントロールクロックを生成するクロック信号生成部１１０と、によって構成されている。

サンプルホールド回路１００は、サンプリング容量素子ユニット１０１と、サンプリング容量素子ユニット１０１の一端に接続される反転入力端子１０６ａを有する演算増幅器１０６と、サンプリング容量素子ユニット１０１と反転入力端子１０６ａとの間を接離するサミングノードスイッチ１０４と、演算増幅器１０６の出力端子１０６ｃとサンプリング容量素子ユニット１０１の他端との間に設けられる帰還スイッチユニット１０８と、を有している。

帰還スイッチユニット１０８は、互いに並列に接続された複数の帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nを含んでいる。第１実施形態では、帰還スイッチユニット１０８に含まれるスイッチが、Ｐ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジスタと相補的なＮ型ＭＯＳトランジスタとによって構成されている。
さらに、第１実施形態のサンプルホールド回路１００は、デジタルデータに応じた入力信号ＶDin1、ＶDin2…ＶDinNが入力される入力端子１０３を備えていて、入力端子１０３は、Ｎ個の入力端子部１０３＿1、１０３＿2、…１０３＿Nを有している。入力端子部１０３＿1、１０３＿2、…１０３＿Nは、デジタル信号を構成するＮビットの信号の各々に対応している。サンプリング容量素子ユニット１０１に含まれるサンプリング容量素子１０１＿1、１０１＿2、…１０１＿Nの各々は、入力端子部１０３＿１、１０３＿2、…１０３＿Nのいずれか１つと対応している。

サンプリング容量素子１０１＿1、１０１＿2、…１０１＿Nは、全て同一の容量Ｃｓ（Ｃｓ＝Ｃｓ1＝Ｃｓ2＝…＝ＣｓN）を有するものであってもよいし、異なる容量を有するものであってもよい。サンプリング容量素子１０１＿1、１０１＿2、…１０１＿Nの各々が異なる容量を有するものである場合、各サンプリング容量素子１０１＿ｉ（１≦ｉ≦Ｎ）の容量Ｃｓｉの比がバイナリ比（２^ｉ−１倍）となるようにしてもよい。サンプリング容量素子１０１＿1、１０１＿2、…１０１＿Nの容量がバイナリ比を持つ場合、サンプリング容量素子１０１＿ｉの容量Ｃｓｉは、以下の式（２）のように表される。

Ｃｓｉ＝２^ｉ−１・Ｃｓ（ｉ−１） 式（２）
入力端子１０３とサンプリング容量素子ユニット１０１との間には、スイッチユニット１０２が設けられている。スイッチユニット１０２は、入力端子部１０３＿1、１０３＿2、…１０３＿Nの各々と、サンプリング容量素子１０１＿1、１０１＿2、…１０１＿Nの各々とに接続されるスイッチ１０２＿1、１０２＿2、…１０２＿Nを含んでいる。また、帰還スイッチユニット１０８に含まれる帰還スイッチ１０８＿1は、入力端子部１０３＿1とサンプリング容量素子１０１＿1との間に接続されている。帰還スイッチ１０８＿2は入力端子部１０３＿2とサンプリング容量素子１０１＿2との間に、帰還スイッチ１０８＿Nは入力端子部１０３＿Nとサンプリング容量素子１０１＿Nとの間に接続されている。このため、入力端子１０３に含まれる入力端子部、サンプリング容量素子ユニット１０１に含まれるサンプリング容量素子、帰還スイッチユニット１０８に含まれる帰還スイッチの数は、いずれもＮ個である。

また、演算増幅器１０６の反転入力端子１０６ａと出力端子１０６ｃとの間には積分容量素子１０７が接続されている。出力端子１０６ｃと帰還スイッチユニット１０８との間の経路を、フィードバック経路ｆと記す。演算増幅器の非反転入力端子１０６ｂは基準電圧Ｖr1を供給する図示しない電源の端子に接続されている。サンプリング容量素子ユニット１０１に含まれるサンプリング容量素子１０１＿1、１０１＿2、…１０１_Nの帰還スイッチユニット１０８と接続されていない側の端子には基準電圧Ｖr2が供給され、帰還スイッチユニット１０８と基準電圧Ｖr2を供給する端子とは、スイッチ１０５を介して接離される。基準電圧Ｖr1と基準電圧Ｖr2とは、同じであってもよいし、異なっていてもよい。

図２は、図１に示した帰還スイッチユニット１０８に含まれる帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nのうち、例えば帰還スイッチ１０８＿1に含まれるＭＯＳトランジスタを説明するための図である。なお、帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nは、いずれも同様の構成を有しているため、帰還スイッチ１０８＿1の説明を帰還スイッチユニット１０８に含まれる他のスイッチの説明に代えるものとする。

図示したように、帰還スイッチ１０８＿1は、Ｐ型ＭＯＳトランジスタ２０１と、Ｎ型ＭＯＳトランジスタ２０２と、を有している。Ｐ型ＭＯＳトランジスタ２０１、Ｎ型ＭＯＳトランジスタ２０２のソース端子またはドレイン端子は、端子２０３に接続されていて、端子２０３は図１に示した出力端子１０６ｃに接続されている。
第１実施形態のデジタルアナログ変換器は、以上説明したサンプルホールド回路１００と、クロック信号生成部１１０と、を有する構成である。クロック信号生成部１１０は、クロック信号φ5、φ6、φ7、φ8を生成し、サンプルホールド回路１００のスイッチに入力している。サンプルホールド回路１００の各スイッチは、入力されたクロック信号φ5、φ6、φ7、φ8のいずれかにしたがって動作する。

第１実施形態では、クロック信号φ5がスイッチユニット１０２のスイッチ１０２＿1、１０２＿2、…１０２＿Nに入力される。クロック信号φ6はスイッチ１０５に供給され、クロック信号φ7はサミングノードスイッチ１０４に供給される。さらに、クロック信号φ8は、帰還スイッチユニット１０８に含まれる帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nに供給される。

図３は、図１に示したクロック信号生成部１１０から出力されるクロック信号φ5、φ6、φ7、φ8の波形を示す図である。図２の縦軸は信号のＨレベル、Ｌレベルの別を示し、横軸は時間を示している。クロック信号φ5、φ6がＨレベルの期間、スイッチユニット１０２に含まれるスイッチ１０２＿1、１０２＿2、…１０２＿Nと、スイッチ１０５とがオンされる。このとき、容量素子ユニット１０１に含まれるサンプリング容量素子１０１＿1、１０２＿2、…１０１＿Nに、デジタルデータに応じた入力信号ＶDin1、ＶDin2、…ＶDinNのレベルに応じた容量が充電される。そして、クロック信号φ5、φ6がＬに切り替わり、スイッチユニット１０２に含まれるスイッチがオフされた後、クロック信号φ7、φ8がＨになる。

クロック信号φ7、φ8がＨレベルになると、帰還スイッチユニット１０８に含まれる帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nと、サミングノードスイッチ１０４とがオンされる。このとき、サンプリング容量素子１０１＿1、１０１＿2、…１０１＿Nと積分容量素子１０７とが直列に接続される。また、サンプリング容量素子１０１＿1、１０１＿2、…１０１＿Nが演算増幅器１０６の出力端子１０６ｃと接続されて、出力端子１０６ｃの電位が変化する。

また、クロック信号生成部１１０は、Ｐ型ＭＯＳトランジスタ２０１、Ｎ型ＭＯＳトランジスタ２０２のオン、オフのタイミング（以下、スイッチタイミングとも記す）を調整する調整回路を含んでいる。
図４は、第１実施形態の調整回路３００を説明するための図である。調整回路３００には、クロック信号φ8が入力され、分岐される。調整回路３００は、分岐されたクロック信号φ8の一方だけを反転させて出力するＮＯＴゲート３０１と、反転されたクロック信号φ8を遅延させる遅延回路（図４中に「Ｄｅｌａｙ＿Ｐ」と記す）３０２と、反転されなかったクロック信号φ8を遅延させる遅延回路（図３中に「Ｄｅｌａｙ＿Ｎ」と記す）３０３と、遅延回路３０２に入力されるクロック信号φ8と、遅延回路３０２から出力されたクロック信号φ8とを入力し、いずれか一方がＨレベルの時にＨレベルの信号を出力するＯＲゲート３０４と、遅延回路３０３に入力されるクロック信号φ8と、遅延回路３０３から出力されたクロック信号φ8とを入力し、両方がＨレベルの時にＨレベルの信号を出力するＡＮＤゲート３０５と、を含んでいる。

ＯＲゲート３０４から出力されたクロック信号φ8は、スイッチを構成するＰ型ＭＯＳトランジスタに入力されるコントロールクロックＣＫ＿Pとなる。一方、ＯＲゲート３０４から出力されたクロック信号φ8は、スイッチを構成するＰ型ＭＯＳトランジスタに入力されるコントロールクロックＣＫ＿Pとなる。
第１実施形態では、遅延回路３０２によって生じる遅延量が遅延回路３０３によって生じる遅延量よりも大きくなるように調整回路３００を構成してもよい。また、反対に、遅延回路３０３によって生じる遅延量が遅延回路３０２によって生じる遅延量よりも大きくなるようにしてもよい。さらに、第１実施形態では、コントロールクロックＣＫ＿P、ＣＫ＿Nのいずれか一方だけが遅延するように、遅延回路３０２、３０３の一方だけを設けるようにしてもよい。

図５は、図４に示した調整回路３００により、コントロールクロックＣＫ＿Nの立ち上りエッジＥ１を、コントロールクロックＣＫ＿Pの立ち下がりエッジＥ２に対して遅延させた例を説明するための図である。破線で示した閉曲線４０１は、コントロールクロックＣＫ＿N及びコントロールＣＫ＿Pが立ち上るまでの過渡状態を示している。図４の横軸は時間であり、縦軸はコントロールクロックＣＫ＿NのＨレベル（図中に「ｌｅｖｅｌ Ｈ（Ｎ）」と記す）、Ｌレベル（図中に「ｌｅｖｅｌ Ｌ（Ｎ）」と記す）、コントロールクロックＣＫ＿PのＨレベル（図中に「ｌｅｖｅｌ Ｈ（Ｐ）」と記す）、Ｌレベル（図中に「ｌｅｖｅｌ Ｌ（Ｐ）」と記す）を示している。

このようにすることで、第１実施形態では、帰還スイッチユニット１０８が完全にオン状態になるまでの過渡期において、Ｐ型ＭＯＳトランジスタのゲート・ソース（ドレイン）間の電圧が、Ｎ型ＭＯＳトランジスタのゲート・ソース（ドレイン）間の電圧よりも高い状態になっている。
図６は、図５に示した状態における、帰還スイッチユニット１０８を構成するＰ型ＭＯＳトランジスタのオン抵抗値と、Ｎ型ＭＯＳトランジスタのオン抵抗値と、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの合成抵抗値ＲSW108と、アナログ出力信号ＶAoutとの関係を説明するための図である。なお、Ｐ型ＭＯＳトランジスタのオン抵抗値とは、帰還スイッチユニット１０８に含まれる帰還スイッチ１０８＿1、１０８＿2、…１０８＿NのＰ型ＭＯＳトランジスタのオン抵抗値を合成した値である。また、Ｎ型ＭＯＳトランジスタのオン抵抗値とは、帰還スイッチユニット１０８に含まれる帰還スイッチ１０８＿1、１０８＿2、…１０８＿NのＮ型ＭＯＳトランジスタのオン抵抗値を合成した値である。

図６の横軸はアナログ出力信号ＶAoutであり、縦軸は抵抗値を示している。また、図６中に示した破線５０１はＰ型ＭＯＳトランジスタのオン抵抗値であり、破線５０２はＮ型ＭＯＳトランジスタのオン抵抗値である。破線５０３は、Ｐ型ＭＯＳトランジスタのオン抵抗値とＮ型ＭＯＳトランジスタのオン抵抗値とを合成した合成抵抗値を示している。
Ｐ型ＭＯＳトランジスタのゲート・ソース（ドレイン）間電圧と、Ｎ型ＭＯＳトランジスタのゲート・ソース（ドレイン）間電圧とでは、相対的にＰ型ＭＯＳトランジスタのゲート・ソース（ドレイン）間電圧が高く、Ｎ型ＭＯＳトランジスタのゲート・ソース（ドレイン）間電圧が低くなる。このため、Ｎ型ＭＯＳトランジスタのオン抵抗値はＰ型ＭＯＳトランジスタの抵抗値に比べて高くなる。

そして、Ｐ型ＭＯＳトランジスタのオン抵抗値が低くなり、Ｎ型ＭＯＳトランジスタのオン抵抗値が高まることによって、破線５０３で示される、Ｐ型ＭＯＳトランジスタのオン抵抗値とＮ型ＭＯＳトランジスタのオン抵抗値とを合成した合成抵抗の変曲点ｐ１がアナログ出力信号ＶAoutの最大振幅の範囲から外れる（最大振幅外にシフトする）。このとき、図６から分かるように、アナログ出力信号ＶAoutの最大振幅の範囲内では、Ｐ型ＭＯＳトランジスタの低いオン抵抗値が合成抵抗値を支配する。このため、アナログ出力信号ＶAoutの最大振幅の範囲内において、合成抵抗値ＲSW108がアナログ出力信号ＶAoutに応じて変動する度合い（変動幅）が比較的小さく抑えられるようになる。

なお、上記した「最大振幅」とは、デジタル−アナログ変換器に入力されるデジタル信号に応じて決まる、デジタル−アナログ変換器に入力できる振幅の最大値を指すものとする。

・動作
次に、以上説明した構成を有するデジタル−アナログ変換器の動作を説明する。なお、第１実施形態のサンプルホールド回路、デジタル−アナログ変換器の動作は、第１期間と第２期間とに区別される。なお、第１期間と第２期間とは、周期的に交互に繰り返される。このような第１実施形態のデジタル−アナログ変換器は積分型のデジタル−アナログ変換器である。

以下、第１期間、第２期間ごとにサンプルホールド回路、デジタル−アナログ変換器の動作を説明する。
（１）第１期間
第１期間では、図１に示したスイッチユニット１０２のスイッチ１０２＿1、１０２＿2、１０２＿Nとスイッチ１０５とがオンされる。このとき、サンプリング容量素子１０１＿1、１０１＿2、…１０１＿Nが、それぞれ対応する入力端子部１０３＿1、１０３＿2、…１０３＿Nから入力されたビット信号のレベル（電圧Ｖref^＋、または電圧Ｖref⁻）に応じて、基準電圧Ｖr1まで充電される。

（２）第２期間
第２期間では、スイッチユニット１０２とスイッチ１０５とが切断され、帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nとサミングノードスイッチ１０４とが接続される。このとき、サンプリング容量素子１０１＿1、１０１＿2、…１０１＿Nの充電電圧に基づいてアナログ出力信号ＶAoutが変化する。

第２期間において、帰還スイッチユニット１０８とサミングノードスイッチ１０４とサンプリング容量素子１０１＿1、１０１＿2、…１０１＿Nとが直列に接続され、閉ループを形成する。この閉ループの時定数τは、以下の式（３）によって表される。
τ＝（ＲSW104＋ＲSW108）×Ｃｉ×Ｃｓ／（Ｃｉ＋Ｃｓ） …式（３）
ただし、式（３）において、サミングノードスイッチ１０４のオン抵抗値をＲSW104、帰還スイッチユニット１０８に含まれる帰還スイッチ１０８＿1、１０８＿2、…１０８＿NのＭＯＳトランジスタの合成抵抗値をＲSW108とする。アナログ出力信号ＶAoutは、閉ループの時定数に依存した過渡特性を示す。

ここで、帰還スイッチ１０８＿1、１０８＿2、…１０８＿NのＭＯＳトランジスタの合成抵抗値ＲSW108と、サミングノードスイッチ１０４のオン抵抗値とについて、より詳細に説明する。帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nを構成するＭＯＳトランジスタは、制御端子であるゲート端子と、主端子であるソース端子またはドレイン端子間の電圧変化に応じてオン抵抗値が変化する。このような特性は、オン抵抗値の電圧依存性とよばれている。

第２期間では、帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nが接続された状態のとき、帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nを構成するＭＯＳトランジスタのソース端子及びドレイン端子の電位が出力端子１０６ｃと同電位になる。このため、第２期間では、オン抵抗値の電圧依存性により、帰還スイッチユニット１０８のオン抵抗値がアナログ出力信号ＶAoutの電位に依存して変化する。一方、第２期間において、サミングノードスイッチ１０４のオン抵抗値は、ＭＯＳトランジスタのソース端子及びドレイン端子がアナログ出力信号ＶAoutによって変化しないから、一定の値をとる。

第２期間に形成される閉ループの時定数τは、式（３）で表される。このため、時定数τは、合成抵抗値ＲSW108がアナログ出力信号ＶAoutの電位に依存して変化することに伴って変化する。
また、アナログ出力信号ＶAoutの過渡特性は、アナログ出力信号ＶAoutの値に依存して変化する。アナログ出力信号ＶAoutは、信号歪みの発生につながる。特に、アナログ出力信号ＶAoutが大きく変化するデジタル−アナログ変換器の初動時では、帰還スイッチユニット１０８を制御するコントロールクロックが有限帯域で変化する。このため、アナログ出力信号ＶAoutの過渡特性は、帰還スイッチユニット１０８の帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nが完全にオン状態になるまでの合成抵抗値ＲSW108に大きく依存する。このことから、帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nが完全にオン状態になるまでのオン抵抗値ＲSW108は、アナログ出力信号ＶAoutの歪みに大きく関与する。

しかし、第１実施形態では、前記したように、帰還スイッチユニット１０８を制御するコントロールクロックＣＫ＿P、ＣＫ＿Nの立ち上り、立ち下りのタイミングを調整することにより、帰還スイッチ１０８＿1、１０８＿2、…１０８＿Nが完全にオン状態になるまで、その合成抵抗値ＲSW108がアナログ出力信号ＶAoutに応じて変動する変動幅を小さくすることができる。そして、このような第１実施形態によれば、アナログ出力信号ＶAoutに発生する歪みを小さくすることができる。

また、以上説明したように、第１実施形態は、サンプルホールド回路１００に入力されるクロックを調整するだけでアナログ出力信号ＶAoutの信号歪みを低減することができる。このため、既存のデジタル−アナログ変換器にスイッチ等の素子や信号経路を追加する必要がない。さらに、クロックを調整するための遅延は、数ｎｓ以下である。このため、第１実施形態は、デジタル−アナログ変換器のクロックに遅延を与えても、デジタル−アナログ変換器の応答速度に実質的な影響を与えることがない。

また、第１実施形態は、コントロールクロックＣＫ＿NをコントロールクロックＣＫ＿Pに対して遅延させる構成に限定されるものではない。例えば、第１実施形態では、コントロールクロックＣＫ＿Pの立下りエッジをコントロールクロックＣＫ＿Nの立ち上りエッジに対して遅延させるものであってもよい。このような構成によれば、第１実施形態は、アナログ出力信号ＶAoutの最大振幅の範囲内でＮＭＯＳトランジスタの低いオン抵抗値が合成抵抗値ＲSW108を支配して、合成抵抗値ＲSW108がアナログ出力信号ＶAoutに応じて変動する変動幅を抑えることができる。

（第２実施形態）
次に、本発明の第２実施形態を説明する。
図７は、本発明の第２実施形態のデジタル−アナログ変換器を説明するための図である。第２実施形態のデジタル−アナログ変換器では、図１に示した演算増幅器１０６に代えて差動演算増幅器６０６が用いられている。差動演算増幅器６０６には、反転入力端子６０６ａ及び非反転入力端子６０６ｂと、反転出力端子６０６ｃＡ及び非反転出力端子６０６ｃＢとが設けられている。なお、図７に示した構成のうち、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。

第２実施形態のデジタル−アナログ変換器は、差動演算増幅器６０６に、図１に示したサンプルホールド回路１００から演算増幅器１０６を除いた回路６００Ａ、６００Ｂを接続した構成を有している。
すなわち、回路６００Ａは、スイッチユニット１０２Ａと、帰還スイッチユニット１０８Ａと、サンプリング容量素子ユニット１０１Ａと、サミングノードスイッチ１０４Ａと、スイッチ１０５Ａと、積分容量素子１０７Ａと、を含んでいる。回路６００Ｂは、スイッチユニット１０２Ｂと、帰還スイッチユニット１０８Ｂと、サンプリング容量素子ユニット１０１Ｂと、サミングノードスイッチ１０４Ｂと、スイッチ１０５Ｂと、積分容量素子１０７Ｂと、を含んでいる。回路６００Ａに含まれる構成に付した「Ａ」の添え字と、回路６００Ｂに含まれる構成に付した「Ｂ」の添え字は、回路６００Ａと回路６００Ｂとを区別するためにのみ付したものであり、添え字「Ａ」と添え字「Ｂ」以外の符号が同じ構成は、同様のものである。

第２実施形態のデジタルアナログ変換器では、サンプリング容量素子１０１＿1、１０１＿２、…１０１＿Nに、デジタル入力信号を構成するビット信号に応じて充電電圧が入力される。また、差動演算増幅器６０６の非反転出力端子６０６ｂからも非反転アナログ出力信号ＶAout^＋が出力される。そして、差動演算増幅器６０６の非反転入力端子６０６ｂにも、反転入力端子６０６ａと同一のビット信号に応じた充電電圧が入力される。差動演算増幅器６０６の反転出力端子６０６ｃＡからは、反転アナログ出力信号ＶAout⁻が出力される。

第２実施形態は、先に説明した第１実施形態によって得られる効果を得ることができる。その上、このように、完全差動型のデジタル−アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル−アナログ変換を行うことができる。

本発明は、オーディオ機器に適用されるデジタル−アナログ変換器に好適である。

１００ サンプルホールド回路
１０１、１０１Ａ、１０１Ｂ サンプリング容量素子ユニット
１０１＿1〜１０１_Nサンプリング容量素子
１０２、１０２Ａ、１０２Ｂ スイッチユニット
１０２＿1〜１０２＿N スイッチ
１０２Ａ スイッチユニット
１０３ 入力端子
１０３＿1〜１０３＿N 入力端子部
１０４、１０４Ａ、１０４Ｂ サミングノードスイッチ
１０５、１０５Ａ、１０５Ｂ スイッチ
１０６ 演算増幅器
１０６ａ、６０６ａ 反転入力端子
１０６ｂ、６０６ｂ 非反転入力端子
１０６ｃ 出力端子
６０６ｃＡ 反転出力端子
６０６ｃＢ 非反転出力端子
１０７、１０７Ａ、１０７Ｂ 積分容量素子
１０８、１０８Ａ、１０８Ｂ 帰還スイッチユニット
１０８＿1〜１０８＿N 帰還スイッチ
１１０ クロック信号生成部
２０１ Ｐ型トランジスタ
２０２ Ｎ型トランジスタ
２０３ 端子
３００ 調整回路
３０１ ＮＯＴゲート
３０２、３０３ 遅延回路
３０４ ＯＲゲート
３０５ ＡＮＤゲート
６０６ 差動演算増幅器
６００Ａ、６００Ｂ 回路

Claims (7)

1. 入力端子から入力された信号をサンプリングするサンプリング容量素子部と、
   前記サンプリング容量素子部によってサンプリングされた信号が入力される入力端子を有する演算増幅器と、
   前記サンプリング容量素子部と前記演算増幅器の前記入力端子とを接離するサミングノードスイッチと、
   前記サンプリング容量素子部と前記入力端子との間と、前記演算増幅器の出力端子と、を接続するフィードバック経路上に設けられる帰還スイッチ部と、
   前記帰還スイッチ部に第１クロック信号と第２クロック信号と、を供給するクロック信号生成部と、を含み、
   前記クロック信号生成部は、前記第１クロック信号と、前記第１クロック信号を反転させ、かつ、シフトするように調整された第２クロック信号と、を生成して前記帰還スイッチ部に供給し、
   前記帰還スイッチ部は、第１の極性を有し、前記第１クロック信号にしたがって動作する第１ＭＯＳトランジスタと、当該第１ＭＯＳトランジスタと相補的な第２の極性を有し、前記第２クロック信号にしたがって動作する第２ＭＯＳトランジスタと、を含むことを特徴とするデジタル−アナログ変換器。
2. 前記演算増幅器が第１入力端子及び第２入力端子と、第１出力端子及び第２出力端子と、を有する差動増幅型の演算増幅器であって、
   前記サンプリング容量素子部は、前記第１入力端子と接続する第１サンプリング容量素子部と前記第２入力端子と接続する第２サンプリング容量素子部とを含み、
   前記サミングノードスイッチは、前記第１サンプリング容量素子部と差動増幅型の前記演算増幅器の前記第１入力端子とを接離する第１サミングノードスイッチと、前記第２サンプリング容量素子部と差動増幅型の前記演算増幅器の前記第２入力端子とを接離する第２サミングノードスイッチと、を含み、
   前記帰還スイッチ部は、前記第１サンプリング容量素子部と前記第１入力端子との間と、前記第１出力端子と、を接続するフィードバック経路上に設けられる第１帰還スイッチ部と、前記第２サンプリング容量素子部と前記第２入力端子との間と、前記第２出力端子と、を接続するフィードバック経路上に設けられる第２帰還スイッチ部と、を含み、
   前記第１帰還スイッチ部及び前記第２帰還スイッチ部は、前記第１クロック信号にしたがって動作する前記第１ＭＯＳトランジスタと、前記第２クロック信号にしたがって動作する前記第２ＭＯＳトランジスタと、をそれぞれ含むことを特徴とする請求項１に記載のデジタル−アナログ変換器。
3. 前記第１クロック信号の傾きが変化するエッジが、前記第２クロック信号の傾きが変化するエッジに対して遅延していることを特徴とする請求項１または２に記載のデジタル−アナログ変換器。
4. 前記第１クロック信号の立下りエッジが、前記第２クロック信号の立上りエッジに対して遅延していることを特徴とする請求項３に記載のデジタル−アナログ変換器。
5. 前記第１クロック信号の立上がりエッジが、前記第２クロック信号の立下がりエッジに対して遅延していることを特徴とする請求項３に記載のデジタル−アナログ変換器。
6. デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、
   前記複数の入力端子の各々に対応して設けられた複数のサンプリング容量素子と、
   前記複数の入力端子と、該入力端子の各々に対応する複数の前記サンプリング容量素子の一端との間を離接する複数の第１スイッチと、
   複数の前記サンプリング容量素子の前記一端と異なる他端と、当該他端へ第１基準電圧を供給する電源とを接離する第２スイッチと、
   前記他端と接続される反転入力端子を有する演算増幅器と、
   前記他端と前記反転入力端子とを離接する第３スイッチと、
   前記演算増幅器の出力端子と複数の前記サンプリング容量素子の前記一端との間に、互いに並列に接続される複数の帰還スイッチと、
   前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記帰還スイッチに供給されるクロック信号を生成するクロック信号生成部と、
   前記帰還スイッチを構成するＰ型ＭＯＳトランジスタに供給される第１クロック信号の立下がりと、前記帰還スイッチを構成するＮ型ＭＯＳトランジスタに供給される第２クロック信号の立上りのタイミングを調整する調整回路と、
   を備えることを特徴とするデジタル−アナログ変換器。
7. 前記調整回路は、前記第１クロック信号が前記第２クロック信号に対して遅延するように、または前記第２クロック信号が前記第２クロック信号に対して遅延するように前記第１クロック信号と前記第２クロック信号とを調整することを特徴とする請求項１に記載のデジタル−アナログ変換器。

Images