JP2017526208A - 電流コーディングとサイズコーディングとを組み合わせることによって位相補間器の線形性を改善すること - Google Patents

電流コーディングとサイズコーディングとを組み合わせることによって位相補間器の線形性を改善すること Download PDF

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Abstract

位相補間器は、第１の複数の分岐と複数のテール電流源とを含む第１の部分、各分岐は、トランジスタの差動ペアを含み、トランジスタの差動ペアのソース端子は、ソースノードを形成するように結合し、各テール電流源は、ソースノードのうちの１つに結合し、トランジスタの差動ペアおよび対応するテール電流源は、電流コーディングスキーム中に構成される、と、第２の複数の分岐と第２の複数の分岐に結合される固定電流源とを含む第２の部分、第２の複数の分岐の各分岐は、サイズコーディングスキーム中に構成される複数のスイッチと第２の複数のトランジスタの差動ペアとを含み、第１の部分と第２の部分は、互いに結合され、負荷抵抗器のペアと結合される、とを含む。【選択図】図３

Description

本発明は位相補間器（phase interpolator）に関し、より詳細には、電流コーディングスキームとサイズコーディングスキームとを組み合わせることによって位相補間器の線形性を改善することに関する。
[0002]受信機は、あるチップから別のチップに、または単一のチップ内のあるコアから別のコアに送信されるデータ信号をいつサンプリングすべきかを決定する必要がある。受信機は、データ信号とともに送られるクロック信号を使用してこれを決定する。しかしながら、信号レートがより高いか、または明示的クロック信号が存在しないシステムでは、受信機は、位相ロックループ（ＰＬＬ：phase-locked loop）などのクロック整合回路を必要とする。位相補間器ベースのクロックデータ復元回路（ＣＤＲ：clock data recovery circuit）は、シリアル化データ信号からデータを復元するために、基準位相のペアを選択することと、それらの間を補間することとによって、正確に整合されたクロックを生成することができる代替システムである。
[0003]最も一般的に使用されるＣＤＲアーキテクチャのうちの１つは、２つのループ、すなわちコアＰＬＬと周辺ＣＤＲループとのカスケードからなるデュアルループ構造である。ＰＬＬは複数の位相を生成し、複数の位相は、復元されたクロックにおける制御された位相シフトを導入するためにＣＤＲループ中の位相補間器によって使用される。ＣＤＲループの負のフィードバックにより、復元されたクロック位相は強制的に受信データの中間になる。
[0004]ＣＤＲアーキテクチャの単純さは、それの使用の普及をもたらしたが、このアーキテクチャの欠点のうちの１つは、位相補間器の非線形性による過大なクロックジッタを含む。一例では、位相補間器の非線形性は、図１に示されている代表的伝達関数に示されている。理想的には、最小位相ステップはΦLSBに等しいが、補間器非線形性は、復元されたクロックジッタを激しく劣化させるはるかに大きい位相跳躍、ΦMAXをもたらす。理想的なステップ幅からの偏差を測定するために、差動非線形性（ＤＮＬ：differential nonlinearity）がしばしば使用される。
[0005]本発明は、電流コーディングスキームとサイズコーディングスキームとを組み合わせることによって位相補間器の線形性を改善することを提供する。
[0006]一実施形態では、位相補間器が開示される。位相補間器は、電源に結合される負荷抵抗器のペアと、第１の複数の分岐と複数のテール電流源とを含む第１の部分、第１の複数の分岐のうちの各分岐は、トランジスタの差動ペアを含み、トランジスタの差動ペアのうちのソース端子は、ソースノードを形成するように結合し、複数のテール電流源のうちの各テール電流源は、ソースノードのうちの１つに結合し、トランジスタの差動ペアおよび対応するテール電流源は、電流コーディングスキーム中に構成される、と、第２の複数の分岐と第２の複数の分岐に結合される固定電流源とを含む第２の部分、第２の複数の分岐の各分岐は、サイズコーディングスキーム中に構成される複数のスイッチと第２の複数のトランジスタの差動ペアとを含み、第１の部分と第２の部分は、互いに結合され、負荷抵抗器のペアと結合される、とを含む。
[0007]別の実施形態では、電流コーディングスキームとサイズコーディングスキームとを組み合わせることによって位相補間器の線形性を改善するための方法が開示される。方法は、対応する複数の分岐で複数の差動入力信号を受信すること、対応する複数の分岐は、電流コーディングスキーム中に構成される第１の部分と、サイズコーディングスキーム中に構成される第２の部分とを備え、各差動入力信号は、割り当てられた位相を有し、第１の部分の各分岐は、ソース結合されたトランジスタの差動ペアを備え、ソース結合されたトランジスタのソース端子は、ソースノードを形成するように結合される、と、該各分岐のソースノード中を流れる電流量を制御することによって複数の差動入力信号の割り当てられた位相間を補間すること、第２の部分の各分岐は、複数のトランジスタの差動ペアと複数のスイッチとを備える、と、対応する複数のスイッチによってオンされる複数のトランジスタの差動ペアの数を制御することによって複数の差動入力信号の割り当てられた位相間を補間することと、第２の部分に第１の部分を結合することとを含む。
[0008]別の実施形態では、電流コーディングスキームとサイズコーディングスキームとを組み合わせることによって位相補間器の線形性を改善するための装置が開示される。装置は、対応する複数の分岐で複数の差動入力信号を受信するための手段、対応する複数の分岐は、電流コーディングスキーム中に構成される第１の部分と、サイズコーディングスキーム中に構成される第２の部分とを備え、各差動入力信号は、割り当てられた位相を有し、第１の部分の各分岐は、ソース結合されたトランジスタの差動ペアを備え、ソース結合されたトランジスタのソース端子は、ソースノードを形成するように結合される、と、該各分岐のソースノード中を流れる電流量を制御することによって複数の差動入力信号の割り当てられた位相間を補間するための手段、第２の部分の各分岐は、複数のトランジスタの差動ペアと複数のスイッチとを備える、と、対応する複数のスイッチによってオンされる複数のトランジスタの差動ペアの数を制御することによって複数の差動入力信号の割り当てられた位相間を補間するための手段と、第２の部分に第１の部分を結合するための手段とを含む。
[0009]本発明の他の特徴および利点は、例として、本発明の態様を示す本明細書から明らかであろう。
[0010]本発明の詳細は、それの構造と動作の両方について、添付のさらなる図面の検討によって部分的に収集され得、同様の参照番号は同様の部分を指す。
代表的伝達関数における位相補間器の非線形性を示す図。 位相が互いに９０度ずれている４つの入力信号（Ｉｎ1+、Ｉｎ2+、Ｉｎ3+、Ｉｎ4+）をもつ一般的な位相補間器を示す機能ブロック図。 一実施形態による、電流コーディングスキームで構成された位相補間器の概略図。 ｎ個のスイッチとユニット電流源とをもつｎビット電流源として構成されたテール電流源の図。 電流コーディングスキームの場合の出力位相伝達関数を示す図。 一実施形態による、容量性要素を使用する電流コーディングスキームで構成された位相補間器の概略図。 一実施形態による、サイズコーディングスキームで構成された位相補間器の概略図。 一実施形態による、トランジスタのｎ個の差動ペアをオンまたはオフにするために使用されるｎ個のスイッチのセットを含む１つの分岐の概略図。 一実施形態による、図８に示されている１つの分岐の概略レイアウト。 理想的な線形事例（実線）と、電流コーディングスキーム（破線）と、サイズコーディングスキーム（一点短鎖線）との場合の出力位相をプロットする位相伝達関数の図。 一実施形態による、電流コーディングスキームをサイズコーディングスキームと組み合わせた複合スキームで構成された位相補間器の概略図。 理想的な線形事例（実線）と、電流コーディングスキーム（破線）と、サイズコーディングスキーム（一点短鎖線）と、複合スキーム（点線）との場合の出力位相のプロットを示す位相伝達関数の図。 理想的なターゲット事例（実線の直線）と、電流コーディングスキーム（破線）と、サイズコーディングスキーム（実線の曲線）と、複合スキーム（点線）とを含む異なるコーディングスキームの場合の位相誤差の絶対値のプロットの図。 係数Ｋの変化に伴う最大位相誤差のプロットの図。 別の実施形態による、容量性要素を使用する電流コーディングスキームをサイズコーディングスキームと組み合わせた複合スキームで構成された位相補間器の概略図。
[0026]上述のように、位相補間器ベースのクロックデータ復元（ＣＤＲ）回路の単純さは、それの使用の普及をもたらしたが、このアーキテクチャの欠点のうちの１つは、ＣＤＲ内の位相補間器の非線形性による過大なクロックジッタを含む。
[0027]本明細書で説明するいくつかの実施形態は、電流コーディングスキームとサイズコーディングスキームとを組み合わせることによって位相補間器の線形性を改善することを提供する。本明細書を読めば、様々な実装形態および適用例において本発明をどのように実装すべきかが明らかになろう。本発明の様々な実装形態について本明細書で説明するが、これらの実装形態は、限定ではなく、例としてのみ提示されることを理解されたい。したがって、様々な実装形態のこの詳細な説明は、本発明の範囲または広さを制限するものと解釈されるべきでない。
[0028]位相補間器または位相回転子は、所望の位相を有する差動出力信号を生成するために、異なる位相の複数の差動入力信号を受信し、位相間を補間する。クロック信号を生成する際に、信号の位相は、データが遷移していないときにクロック信号の遷移がデータ信号の中央（「眼」）の近くに生じるように調整される。
[0029]図２は、位相が互いに９０度ずれている４つの入力信号（Ｉｎ1+、Ｉｎ2+、Ｉｎ3+、Ｉｎ4+）をもつ一般的な位相補間器２００を示す機能ブロック図である。一般に、信号は、正弦波であると仮定される。したがって、Ｉｎ1+信号（Ｃｌｋ ０°）がｓｉｎ（ωｔ）として表される場合、Ｉｎ2+信号（Ｃｌｋ ９０°）はｃｏｓ（ωｔ）として表され、Ｉｎ3+信号（Ｃｌｋ １８０°）は−ｓｉｎ（ωｔ）として表され、Ｉｎ4+信号（Ｃｌｋ ２７０°）は−ｃｏｓ（ωｔ）として表される。
[0030]図３は、一実施形態による、電流コーディングスキームで構成された位相補間器３００の詳細な概略図である。図３の図示の実施形態では、位相補間器３００は、２つの負荷抵抗器Ｒ1およびＲ2と、４つの分岐３１０、３２０、３３０、３４０とを含む。各分岐は、差動入力信号を受信するソース結合されたトランジスタの差動ペアを含む。
[0031]第１の分岐３１０は、位相が１８０度ずれている差動入力信号Ｉｎ1+およびＩｎ1-を受信するソース結合されたトランジスタＭ１、Ｍ２の差動ペアを含む。トランジスタＭ１のドレイン端子は、Ｒ1を通して電源電圧（ＶDD）に接続し、トランジスタＭ２のドレイン端子は、Ｒ2を通してＶDDに接続する。第１の分岐３１０はまた、テール電流源（Ｉcc1）を含む。第２の分岐３２０は、位相が１８０度ずれている差動入力信号Ｉｎ2+およびＩｎ2-を受信するソース結合されたトランジスタＭ３、Ｍ４の差動ペアを含む。上述のように、入力信号Ｉｎ2+（Ｃｌｋ ９０°）はＩｎ1+（Ｃｌｋ ０°）と位相が９０度ずれている。したがって、位相補間器３００は、入力信号Ｉｎ1+の位相０°と入力信号Ｉｎ2+の位相９０°との間を補間するために第１および第２の分岐を使用する。トランジスタＭ３のドレイン端子は、Ｒ1を通して電源電圧（ＶDD）に接続し、トランジスタＭ４のドレイン端子は、Ｒ2を通してＶDDに接続する。第２の分岐３２０はまた、テール電流源（Ｉcc2）を含む。第３の分岐３３０は、位相が１８０度ずれている差動入力信号Ｉｎ3+およびＩｎ3-を受信するソース結合されたトランジスタＭ５、Ｍ６の差動ペアを含む。上述のように、入力信号Ｉｎ3+（Ｃｌｋ １８０°）はＩｎ2+（Ｃｌｋ ９０°）と位相が９０度ずれている。したがって、位相補間器３００は、入力信号Ｉｎ2+の位相９０°と入力信号Ｉｎ3+の位相１８０°との間を補間するために第２および第３の分岐を使用する。トランジスタＭ５のドレイン端子は、Ｒ1を通して電源電圧（ＶDD）に接続し、トランジスタＭ６のドレイン端子は、Ｒ2を通してＶDDに接続する。第３の分岐３３０はまた、テール電流源（Ｉcc3）を含む。第４の分岐３４０は、位相が１８０度ずれている差動入力信号Ｉｎ4+およびＩｎ4-を受信するソース結合されたトランジスタＭ７、Ｍ８の差動ペアを含む。上述のように、入力信号Ｉｎ4+（Ｃｌｋ ２７０°）はＩｎ3+（Ｃｌｋ １８０°）と位相が９０度ずれている。したがって、位相補間器３００は、入力信号Ｉｎ3+の位相１８０°と入力信号Ｉｎ4+の位相２７０°との間を補間するために第３および第４の分岐を使用する。位相補間器３００は、入力信号Ｉｎ4+の位相２７０°と入力信号Ｉｎ1+の位相３６０°（すなわち、０°）との間を補間するために第４および第１の分岐を使用する。トランジスタＭ７のドレイン端子は、Ｒ1を通して電源電圧（ＶDD）に接続し、トランジスタＭ８のドレイン端子は、Ｒ2を通してＶDDに接続する。第４の分岐３４０はまた、テール電流源（Ｉcc4）を含む。
[0032]電流ステアリングデジタルアナログ変換器（ＤＡＣ）では、スイッチは、抵抗器または電流センサーに電流をルーティングするために使用される。一般に、スイッチは、アナログ値に変換されるバイナリデジタル値によって駆動される。バイナリデジタル値が変更されたとき、いくつかのスイッチは、開かれる必要があり得、他スイッチは、閉じられる必要があり得る。しかしながら、スイッチの遷移は、閉じるスイッチが閉じるための時間と、開くスイッチが開くための時間との間の不整合を生じ得る。いくつかの状況では、これは、値が解決および安定させられるとき、出力においてグリッチを生じ得る。したがって、一実施形態では、２つの負荷抵抗器の各々の中を流れる全電流は、バイナリコーディングを使用する上記で説明したグリッチ問題を回避するために、計数される数にコード中の１の数が加算される温度計コーディングを使用して制御される。たとえば、温度計コーディングでは、数１は「０００００１」として表され、数２は「００００１１」として表され、数３は「０００１１１」として表され、以下同様である。したがって、温度計コーディングでは、デジタル値が変化するとき、変化するスイッチは、すべて開いているか、またはすべて閉じているかのいずれかである。たとえば、デジタル値が１から３に変化したとき、ＬＳＢのためのスイッチは同じ位置にとどまるが、第２および第３のＬＳＢのためのスイッチは閉じ、開かれる必要があるスイッチはない。デジタル値が３から１に変化したとき、第２および第３のＬＳＢのためのスイッチは開き、閉じられる必要があるスイッチはない。したがって、温度計コーディングは、高速適用例におけるスイッチを制御するための単純で有効な方法を提供する。
[0033]温度計コードは、テール電流がどのように分割されるかにかかわらず、２つの負荷抵抗器Ｒ1およびＲ2の各々の中を流れる全電流が常に一定（ｎ＊Ｉunit／２）であるような方法で設定される。たとえば、すべての電流が第１の分岐３１０中を流れる場合、出力位相は０度である。すべての電流が第２の分岐３２０を通して引き込む場合、出力位相は９０度である。０度と９０度との間の出力位相が望まれる場合、全電流（ｎ＊Ｉunit）は、第１の分岐３１０と第２の分岐３２０との間で分配される。この場合、電流は第３の分岐３３０および／または第４の分岐３４０中を流れない。したがって、所望の出力位相が０と９０との間にある場合、電流分配は分岐１と分岐２との間になる。所望の出力位相が９０と１８０との間にある場合、電流分配は分岐２と分岐３との間になる。所望の出力位相が１８０と２７０との間にある場合、電流分配は分岐３と分岐４との間になる。所望の出力位相が２７０と０との間にある場合、電流分配は分岐４と分岐１との間になる。概して、いかなる出力位相の場合も、全電流（ｎ＊Ｉunit）は、（循環的な情況では）２つの隣接する分岐間でのみ分配されることになり、ここにおいて、第１および最後の分岐は、隣接すると見なされる。したがって、分岐１および２、分岐２および３、分岐３および４、ならびに分岐４および１は、隣接する分岐であると見なされる。
[0034]一実施形態では、テール電流の分配比は、変数ｘ（ただし、０＜ｘ＜１）によって表される。たとえば、所望の出力位相が０度と９０度との間にあり、第２の分岐３２０中を流れる電流が、ｘ×全電流（すなわち、ｘ＊ｎ＊Ｉunit）であるとき、第１の分岐３１０中を流れる電流は、（１−ｘ）＊ｎ＊Ｉunitに等しい。したがって、ｘは、温度計コードを使用して直接制御され得る。
[0035]位相補間器３００は、１８０度だけ分離された差動信号を出力する２つの出力端子ＯＵＴＰおよびＯＵＴＮをさらに含む。端子ＯＵＴＰは、テール電流源中のテール電流（Ｉcc）の分配によって制御される出力位相をもつ信号を出力する。一実施形態では、テール電流源は、ｎ個のスイッチとユニット電流源とをもつ（図４に示されている）ｎビット電流源として構成される。スイッチの構成は、ｎビット温度計コードを与える。したがって、分岐のすべての中でいつでもオンに切り替えられるユニット電流源の総数は、単一の分岐中のユニット電流源の総数に等しい。
[0036]したがって、端子ＯＵＴＰにおける出力電圧は、以下のように表され得る。
Figure 2017526208
[0037]ただし、ｇm1およびｇm2は、それぞれ、第１の分岐および第２の分岐中の差動ペアの相互コンダクタンスであり、Ｒ1＝Ｒ2は負荷抵抗であり、φ（ｘ）は出力位相であり、ａｍｐ（ｘ）は出力電圧の振幅である。したがって、位相補間器３００の線形性はφ（ｘ）の線形性として定義され得る。
[0038]ＭＯＳトランジスタモデルの場合の相互コンダクタンス（ｇm（ｘ））は、以下のように導出され得る。
Figure 2017526208
ここにおいて、Ｉ（ｘ）はドレインソース間電流であり、μnは電荷キャリア有効モビリティであり、Ｃoxはゲート酸化物層のキャパシタンスであり、Ｗはゲート幅であり、Ｌはゲート長であり、Ｖgsはゲートソース間バイアスであり、Ｖthはしきい値電圧である。
[0039]導出を簡略化するために、ｇmは以下のように正規化される。
Figure 2017526208
[0040]この正規化は、出力伝達関数φ（ｘ）に影響を及ぼさないであろう。したがって、第１の分岐のための相互コンダクタンス（ｇm1（ｘ））、および第２の分岐のための相互コンダクタンス（ｇm2（ｘ））は、以下のようになる。
Figure 2017526208
[0041]したがって、電流コーディングスキームの場合、出力位相伝達関数φ（ｘ）は、以下のようになる。
Figure 2017526208
[0042]電流コーディングスキームの場合のこの出力位相伝達関数は、破線曲線として図５に示されている。実線は理想的な線形伝達関数を表す。しかしながら、（図３に示されている）４つのソースノードＳ1〜Ｓ4における電圧変動は、（図５中で点として示されている）出力位相に実質的に影響を及ぼし、出力位相の線形性を劣化させる。位相出力（点）は、入力パラメータのための以下の値、すなわち、μnＣox＝８００μＡ／０．０６Ｖ2、Ｒ1＝Ｒ2＝１４００オーム、Ｉ＝４００μＡ、および入力振幅１００ｍＶを用いてシミュレートされた。図５に示されているグラフによれば、ソースノード影響のない（破線曲線）（１．５７ＬＳＢに等しい）最大ＤＮＬは、約８．８５度の位相誤差をもつ第１および最後のステップにおいて生じる。しかしながら、ソースノード影響がある場合、（２．９０ＬＳＢに等しい）最大ＤＮＬは、約１６．５度の位相誤差をもつ最後のステップにおいて生じる。したがって、出力位相に対するソースノード（すなわち、図３中のノードＳ１、Ｓ２、Ｓ３、Ｓ４）の影響を低減する必要がある。
[0043]図６は、一実施形態による、容量性要素を使用する電流コーディングスキームで構成された位相補間器６００の概略図である。図６の図示の実施形態では、４つの結合キャパシタＣCC1-2、ＣCC2-3、ＣCC3-4、およびＣCC4-1は、（図５に示されている）ソースノードにおける電圧変動を低減し、したがって、出力位相線形性の劣化を低減するために、差動ペア（Ｍ1〜Ｍ8）のソースノードＳ1〜Ｓ4を接続するために使用される。結合キャパシタＣCC1-2は、第１および第２の分岐のソースノードを結合するために使用され、結合キャパシタＣCC2-3は、第２および第３の分岐のソースノードを結合するために使用され、結合キャパシタＣCC3-4は、第３および第４の分岐のソースノードを結合するために使用され、結合キャパシタＣCC4-1は、第４および第１の分岐のソースノードを結合するために使用される。結合キャパシタの値は、トランジスタの差動ペアのゲートソース間キャパシタンスに相当するように選択される。一実施形態では、各結合キャパシタの値は、互いにほぼ等しくなる（すなわち、ＣCC1-2≒ＣCC2-3≒ＣCC3-4≒ＣCC4-1）ように選択される。さらに、結合キャパシタのための値の範囲はＣＭＯＳ技術に依存し、それは、６５ｎｍよりも大きいＣＭＯＳ技術の場合、約１０〜５０フェムトファラドであるべきであり、それは、通常バイパスキャパシタンスと比較して極めて小さい。
[0044]図７は、一実施形態による、サイズコーディングスキームで構成された位相補間器７００の概略図である。図７の図示の実施形態では、位相補間器７００は、図３に示されている電流コーディングスキームで構成された位相補間器３００と同様に、２つの負荷抵抗器Ｒ1およびＲ2と４つの分岐とを含む。しかしながら、電流コーディングスキームで構成された位相補間器３００とは異なり、サイズコーディングスキームにおけるテール電流（ＩSC）はすべての分岐に固定および結合される。さらに、電流コーディングスキームで構成された位相補間器３００とは異なり、各分岐中のソース結合されたトランジスタの各差動ペアは、ｎ個のスイッチのセットを使用してオンまたはオフにされるトランジスタのｎ個の差動ペアで構成される。
[0045]たとえば、図８は、一実施形態による、ｎ個のスイッチのセットを使用してオンまたはオフにされるトランジスタのｎ個の差動ペアを含む１つの分岐の概略図である。図８の図示の実施形態では、スイッチＣ1は、トランジスタの第１の差動ペアをオンまたはオフにするために使用され、スイッチＣ2は、トランジスタの第２の差動ペアをオンまたはオフにするために使用され、スイッチＣnがトランジスタのｎ番目の差動ペアをオンまたはオフにするために使用されるまで以下同様である。したがって、各分岐中のスイッチは、Ｃ1〜Ｃnについて、図３に示されている電流コーディングスキームにおけるものと同じ温度計コードによって制御され得る。したがって、サイズコーディングされた位相補間器７００は、オンまたはオフにされるトランジスタの差動ペアの数を制御することによって出力位相（および電流）を選択し、それにより、各分岐の差動ペアのサイズを決定する。したがって、分岐のすべての中でいつでもオンにされるスイッチの総数は、単一の分岐中のスイッチの総数（ｎ）に等しい。
[0046]図９は、一実施形態による、図８に示されている１つの分岐の概略レイアウトである。図９の図示の実施形態では、トランジスタのｎ個の差動ペアは、基板上に配置されたゲート端子とソース端子とドレイン端子とで構成される。したがって、各差動ペアは同じ次元を有する。ラベルＷおよびＬは、それぞれ、ゲート幅およびゲート長を表す。
[0047]スイッチＣ1〜Ｃnを制御するために使用される温度計コードを参照すると、温度計コードは、テール電流が異なる分岐にどのように分割されるかにかかわらず、オンにされる差動ペアの数が一定（ｎ）のままであるように構成される。たとえば、第１の分岐７１０の差動ペアがすべてオンにされた場合、出力位相は０度である。第２の分岐７２０の差動ペアがすべてオンにされた場合、出力位相は９０度である。０度と９０度との間の出力位相が望まれる場合、第１の分岐７１０と第２の分岐７２０の両方は、オンにされる一定数の差動ペアを有することになる。この場合、第３の分岐７３０および第４の分岐７４０中の差動ペアは、オンにされないことになる。概して、任意の出力位相について、２つの隣接する分岐（すなわち、分岐１および２、分岐２および３、分岐３および４、分岐４および１）中のトランジスタの差動ペアは、オンにされる。第１および最後の分岐も、隣接すると見なされる。
[0048]一実施形態では、２つの隣接する分岐の場合、オンまたはオフにされるトランジスタの差動ペアの分配比は、変数ｘ（ただし、０＜ｘ＜１）によって表される。たとえば、所望の出力位相が０度と９０度との間にあり、第２の分岐７２０中のオンにされる差動ペアの数がｘ×差動ペアの総数（すなわち、ｘ＊ｎ）であるとき、第１の分岐７１０中のオンにされる差動ペアの数は、（１−ｘ）＊ｎに等しい。したがって、ｘは、温度計コードを使用して直接制御され得る。
[0049]サイズコーディングスキームの場合のＭＯＳトランジスタモデルの相互コンダクタンス（ｇm（ｘ））は、電流コーディングスキームと同様に導出され得るが、サイズコーディングスキームの場合、項Ｗ／Ｌも、以下のようにｘの関数である。
Figure 2017526208
[0050]再び、ｇmは、以下のように正規化される。
Figure 2017526208
[0051]したがって、サイズコーディングスキームの場合、第１の分岐の相互コンダクタンス（ｇm1（ｘ））、および第２の分岐の相互コンダクタンス（ｇm2（ｘ））は、以下のように導出される。
Figure 2017526208
[0052]再び、端子ＯＵＴＰにおける出力電圧は、以下のように表され得る。
Figure 2017526208
しかしながら、変数ｇm1（ｘ）およびｇm2（ｘ）は、それぞれ、第１の分岐および第２の分岐中のトランジスタの差動ペアの総相互コンダクタンスを表す。
[0053]したがって、サイズコーディングスキームの場合、出力位相伝達関数φ（ｘ）は、以下のようになる。
Figure 2017526208
[0054]図１０は、理想的な線形事例（実線）と、電流コーディングスキーム（破線）と、サイズコーディングスキーム（一点短鎖線）との場合の出力位相をプロットする位相伝達関数である。図１０に示されているプロットによれば、電流コーディングモードの場合、（１．５７ＬＳＢに等しい）最大ＤＮＬは、約９．５０度の位相誤差をもつ第１および最後のステップにおいて生じるが、サイズコーディングモードの場合、（０．３２ＬＳＢに等しい）最大ＤＮＬは、約４．１０度の位相誤差をもつ第１および最後のステップにおいて生じる。サイズコーディングは線形性を改善するが、それの最小ＤＮＬは、数学的制限により０．３２ＬＳＢよりも小さくなり得ない。さらに、電流コーディングスキームとサイズコーディングスキームとの出力位相は、反対の極性を有する。したがって、固定重み（Ｋ）を用いて２つのスキームを組み合わせることは、電流コーディングスキーム位相補間器またはサイズコーディングスキーム位相補間器のいずれかと比較して、複合位相補間器の場合、より高い線形性を生じる。
[0055]図１１は、一実施形態による、電流コーディングスキームをサイズコーディングスキームと組み合わせた複合スキームで構成された位相補間器１１００の概略図である。図１１の図示の実施形態では、電流コーディング分岐１１１０およびサイズコーディング分岐１１２０は、２つの負荷抵抗器Ｒ1およびＲ2において加算される。重み付け係数Ｋは、サイズ合計と電流とに関する２つの分岐の比を表す。比を表す式は、以下で示される。
Figure 2017526208
[0056]複合スキーム位相補間器の場合の端子ＯＵＴＰにおける出力電圧は、以下のように表され得る。
Figure 2017526208
ここにおいて、Ｃは定数である。
[0057]したがって、複合スキームの場合の出力位相伝達関数φ（ｘ）は、以下のようになる。
Figure 2017526208
[0058]図１２は、理想的な線形事例（実線）と、電流コーディングスキーム（破線）と、サイズコーディングスキーム（一点短鎖線）と、複合スキーム（点線）との場合の出力位相のプロットを示す位相伝達関数である。複合スキームは、最適重み比としてＫ＝０．３を用いてプロットされた。
[0059]図１３Ａは、理想的なターゲット事例（実線の直線）と、電流コーディングスキーム（破線）と、サイズコーディングスキーム（実線の曲線）と、複合スキーム（点線）とを含む異なるコーディングスキームの場合の位相誤差の絶対値のプロットである。図１３のプロットでは、複合方法（点線）の最大位相誤差は約１．０度であり、それは、（約４．１度の最大位相誤差を有する）約７６％だけのサイズコーディングスキームからの改善であり、（最大位相誤差が約９．５度であるを有する）約９０％だけの電流コーディングスキームからの改善である。
[0060]図１３Ｂは、係数Ｋの変化に伴う最大位相誤差のプロットである。図１３Ｂの図示されたプロットでは、Ｋ＝０はサイズコーディング構成に対応し、Ｋ−＞∞は電流コーディング構成であり、Ｋ＝０．３は、最大位相誤差がその値において最も低い最適ポイントである。表１に、係数Ｋの様々な値について最大位相誤差のための値を（度数で）示す。
Figure 2017526208
[0061]図１４は、別の実施形態による、容量性要素を使用する電流コーディングスキームをサイズコーディングスキームと組み合わせた複合スキームで構成された位相補間器１４００の概略図である。図１４の図示の実施形態では、電流コーディング分岐１４１０は、ソースノードにおける電圧変動を低減し、したがって、出力位相線形性の劣化を低減するために、差動ペア（Ｍ1〜Ｍ8）のソースノードＳ1〜Ｓ4を接続するために使用される４つの結合キャパシタＣCC1-2、ＣCC2-3、ＣCC3-4およびＣCC4-1を含む。サイズコーディング分岐１４２０は、図１１中のサイズコーディング分岐１１２０と同様に構成される。
[0062]本発明のいくつかの実施形態について上記で説明したが、本発明の多くの変形形態が可能である。たとえば、図示の実施形態は、位相が互いに９０度ずれている４つの入力信号をもつ位相補間器について説明したが、他の実施形態が可能である。たとえば、位相補間器は８つの入力信号を有することができる、位相が互いに４５度ずれている。さらに、様々な実施形態の特徴は、上記で説明した組合せとは異なる組合せで組み合わせられ得る。その上、明瞭なおよび簡単な説明のために、システムおよび方法の多くの説明が簡略化されている。多くの説明は、特定の規格の用語および構造を使用する。しかしながら、開示されるシステムおよび方法は、より広く適用可能である。
[0063]当業者は、本明細書で開示する実施形態に関して説明する様々な例示的なブロックおよびモジュールが様々な形態で実装され得ることを諒解されよう。いくつかのブロックおよびモジュールについて、概してそれらの機能に関して上記で説明した。そのような機能がどのように実装されるかは、全体的なシステムに課せられる設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈されるべきではない。さらに、モジュール、ブロック、またはステップ内の機能のグループ化は、説明を簡単にするためのものである。本発明から逸脱することなく、特定の機能またはステップが１つのモジュールまたはブロックから移され得る。
[0064]本明細書で開示する実施形態に関して説明する様々な例示的な論理ブロック、ユニット、ステップ、構成要素、およびモジュールは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素などのプロセッサ、あるいは本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。さらに、本明細書で説明する実施形態および機能ブロックおよびモジュールを実装する回路は、様々なトランジスタタイプ、論理ファミリーおよび設計方法を使用して実現され得る。
[0065]開示した実施形態の上記の説明は、当業者が本発明を製作または使用できるように提供したものである。これらの実施形態への様々な修正は当業者には容易に明らかであり、本明細書で説明した一般原理は、本発明の趣旨または範囲から逸脱することなく他の実施形態に適用され得る。したがって、本明細書で提示する説明および図面は、本発明の現在好ましい実施形態を表し、したがって、本発明によって広く企図される主題を表すことを理解されたい。本発明の範囲は、当業者に明らかになり得る他の実施形態を完全に包含することと、したがって、本発明の範囲は、添付の特許請求の範囲以外のものによって限定されないこととをさらに理解されたい。
[0065]開示した実施形態の上記の説明は、当業者が本発明を製作または使用できるように提供したものである。これらの実施形態への様々な修正は当業者には容易に明らかであり、本明細書で説明した一般原理は、本発明の趣旨または範囲から逸脱することなく他の実施形態に適用され得る。したがって、本明細書で提示する説明および図面は、本発明の現在好ましい実施形態を表し、したがって、本発明によって広く企図される主題を表すことを理解されたい。本発明の範囲は、当業者に明らかになり得る他の実施形態を完全に包含することと、したがって、本発明の範囲は、添付の特許請求の範囲以外のものによって限定されないこととをさらに理解されたい。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
電源に結合される負荷抵抗器のペアと、
第１の複数の分岐と複数のテール電流源とを含む第１の部分、前記第１の複数の分岐のうちの各分岐は、トランジスタの差動ペアを含み、前記トランジスタのソース端末は、ソースノードを形成するように結合し、
複数のテール電流源のうちの各テール電流源は、前記ソースノードのうちの１つに結合し、
前記トランジスタの差動ペアおよび前記対応するテール電流源は、電流コーディングスキーム中に構成される、と、
第２の複数の分岐と前記第２の複数の分岐に結合される固定電流源とを含む第２の部分、前記第２の複数の分岐の各分岐は、サイズコーディングスキーム中に構成される、複数のスイッチと、第２の複数のトランジスタの差動ペアとを含み、
前記第１の部分と前記第２の部分は、互いに結合され、前記負荷抵抗器のペアと結合される、と
を備える、位相補間器。
［Ｃ２］
前記複数のスイッチの各スイッチは、前記第２の複数のトランジスタの差動ペアの対応するトランジスタの差動ペアをオンまたはオフするように結合され、使用される、
Ｃ１に記載の位相補間器。
［Ｃ３］
前記第２の複数の分岐のすべての中でいつでもオンにされるスイッチの総数は、前記第２の複数の分岐の単一の分岐中の前記スイッチの総数に等しい、
Ｃ２に記載の位相補間器。
［Ｃ４］
前記第２の複数の分岐の前記各分岐における前記第２の複数のトランジスタの差動ペアは、前記第２の複数の分岐の総数によって３６０度を等しく分割することから生じる特定の位相で差動入力信号を受信し、
前記第２の複数の分岐の２つの隣接する分岐におけるスイッチは、前記２つの隣接する分岐の特定の位相間で所望の位相を有する差動出力信号を生成するためにオンされる、
Ｃ２に記載の位相補間器。
［Ｃ５］
前記２つの隣接する分岐の各々中のオンされる前記複数のスイッチの数は、前記所望の位相が前記２つの隣接する分岐の前記特定の位相のうちの任意の１つにどれくらい近いかに比例する、
Ｃ４に記載の位相補間器。
［Ｃ６］
複数の結合キャパシタをさらに備え、各結合キャパシタは、前記第１の複数の分岐の２つの隣接する分岐におけるソースノード間に結合される、
Ｃ１に記載の位相補間器。
［Ｃ７］
前記第１の部分と前記第２の部分とは、互いに結合され、前記第１の複数の分岐におけるトランジスタの差動ペアのドレイン端子で、および前記第２の複数の分岐における前記トランジスタの差動ペアのドレイン端子で前記負荷抵抗器のペアに結合される、
Ｃ１に記載の位相補間器。
［Ｃ８］
電流コーディングスキームとサイズコーディングスキームとを組み合わせることによって位相補間器の線形性を改善するための方法であって、
対応する複数の分岐で複数の差動入力信号を受信すること、前記対応する複数の分岐は、前記電流コーディングスキーム中に構成される第１の部分と、前記サイズコーディングスキーム中に構成される第２の部分とを備え、各差動入力信号は、割り当てられた位相を有し、
前記第１の部分の各分岐は、
ソース結合されたトランジスタの差動ペアを備え、前記ソース結合されたトランジスタのソース端子は、ソースノードを形成するように結合される、と、
前記各分岐の前記ソースノード中を流れる電流量を制御することによって前記複数の差動入力信号の前記割り当てられた位相間を補間すること、
前記第２の部分の各分岐は、
複数のトランジスタの差動ペアと複数のスイッチとを備える、と、
前記対応する複数のスイッチによってオンされる前記複数のトランジスタの差動ペアの数を制御することによって前記複数の差動入力信号の前記割り当てられた位相間を補間することと、
前記第２の部分に前記第１の部分を結合することと
を備える、方法。
［Ｃ９］
前記トランジスタの差動ペアの数を制御することによって補間することは、
前記第２の部分における前記トランジスタの差動ペアに結合される前記複数のスイッチの対応するスイッチを使用して前記第２の部分中のトランジスタの差動ペアをオンまたはオフすることを備える、
Ｃ８に記載の方法。
［Ｃ１０］
前記第２の部分における前記複数の分岐のすべての中でいつでもオンにされるスイッチの総数は、前記第２の部分の単一の分岐中の前記スイッチの総数に等しい、
Ｃ９に記載の方法。
［Ｃ１１］
前記第１の部分および前記第２の部分の各々における各差動入力信号の前記割り当てられた位相は、前記第１の部分および前記第２の部分の各々における前記複数の分岐の総数によって３６０度を等しく分割することによって割り当てられ、
前記第１の部分の前記複数の分岐に対して、前記ユニット電流源は、２つの隣接する分岐の前記割り当てられた位相間の所望の位相を有する差動出力信号のペアを生成するために前記２つの隣接する分岐中で切り替えられ、
前記第２の部分の前記複数の分岐に対して、２つの隣接する前記複数のスイッチは、前記２つの隣接する分岐の前記割り当てられた位相間で所望の位相を有する差動出力信号のペアを生成するためにオンされる、
Ｃ９に記載の方法。
［Ｃ１２］
前記第２の部分における前記２つの隣接する分岐の各々中にオンされる前記複数のスイッチの数は、前記所望の位相が前記２つの隣接する分岐の前記特定の位相のいずれか１つにどのくらい近いかに比例する、
Ｃ１１に記載の方法。
［Ｃ１３］
前記第１の部分における隣接ブランチのペアの前記ソースノード間のキャパシタンスを結合することさらに備える、
Ｃ８に記載の方法。
［Ｃ１４］
電流コーディングスキームとサイズコーディングスキームとを組み合わせることによって位相補間器の線形性を改善するための装置であって、
対応する複数の分岐で複数の差動入力信号を受信するための手段、前記対応する複数の分岐は、前記電流コーディングスキーム中に構成される第１の部分と、前記サイズコーディングスキーム中に構成される第２の部分とを備え、各差動入力信号は、割り当てられた位相を有し、
前記第１の部分の各分岐は、
ソース結合されたトランジスタの差動ペアを備え、前記ソース結合されたトランジスタのソース端子は、ソースノードを形成するために結合される、と、
前記各分岐の前記ソースノード中を流れる電流量を制御することによって前記複数の差動入力信号の前記割り当てられた位相間を補間するための手段、
前記第２の部分の各分岐は、
複数のトランジスタの差動ペアと複数のスイッチとを備える、と、
前記対応する複数のスイッチによってオンされる前記複数のトランジスタの差動ペアの数を制御することによって前記複数の差動入力信号の前記割り当てられた位相間を補間するための手段と、
前記第２の部分に前記第１の部分を結合するための手段と
を備える、装置。
［Ｃ１５］
前記トランジスタの差動ペアの数を制御することによって補間するための手段は、
前記第２の部分における前記トランジスタの差動ペアに結合される前記複数のスイッチの対応するスイッチを使用して前記第２の部分中のトランジスタの差動ペアをオンまたはオフすることを備える、
Ｃ１４に記載の装置。
［Ｃ１６］
前記第２の部分における前記複数の分岐のすべての中でいつでもオンにされるスイッチの総数は、前記第２の部分の単一の分岐中の前記スイッチの総数に等しい、
Ｃ１５に記載の装置。
［Ｃ１７］
前記第１の部分および前記第２の部分の各々における各差動入力信号の前記割り当てられた位相は、前記第１の部分および前記第２の部分の各々における前記複数の分岐の総数によって３６０度を等しく分割することによって割り当てられ、
前記第１の部分の前記複数の分岐に対して、前記ユニット電流源は、２つの隣接する分岐の前記割り当てられた位相間の所望の位相を有する差動出力信号のペアを生成するために前記２つの隣接する分岐中で切り替えられ、
前記第２の部分の前記複数の分岐に対して、２つの隣接する前記複数のスイッチは、前記２つの隣接する分岐の前記割り当てられた位相間で所望の位相を有する差動出力信号のペアを生成するためにオンされる、
Ｃ１５に記載の装置。
［Ｃ１８］
前記第２の部分における前記２つの隣接する分岐の各々中にオンされる前記複数のスイッチの数は、前記所望の位相が前記２つの隣接する分岐の前記特定の位相のいずれか１つにどのくらい近いかに比例する、
Ｃ１７に記載の装置。
［Ｃ１９］
前記第１の部分における隣接ブランチのペアの前記ソースノード間のキャパシタンスを結合するための手段さらに備える、
Ｃ１４に記載の装置。

Claims (19)

  1. 電源に結合される負荷抵抗器のペアと、
    第１の複数の分岐と複数のテール電流源とを含む第１の部分、前記第１の複数の分岐のうちの各分岐は、トランジスタの差動ペアを含み、前記トランジスタのソース端末は、ソースノードを形成するように結合し、
    複数のテール電流源のうちの各テール電流源は、前記ソースノードのうちの１つに結合し、
    前記トランジスタの差動ペアおよび前記対応するテール電流源は、電流コーディングスキーム中に構成される、と、
    第２の複数の分岐と前記第２の複数の分岐に結合される固定電流源とを含む第２の部分、前記第２の複数の分岐の各分岐は、サイズコーディングスキーム中に構成される、複数のスイッチと、第２の複数のトランジスタの差動ペアとを含み、
    前記第１の部分と前記第２の部分は、互いに結合され、前記負荷抵抗器のペアと結合される、と
    を備える、位相補間器。
  2. 前記複数のスイッチの各スイッチは、前記第２の複数のトランジスタの差動ペアの対応するトランジスタの差動ペアをオンまたはオフするように結合され、使用される、
    請求項１に記載の位相補間器。
  3. 前記第２の複数の分岐のすべての中でいつでもオンにされるスイッチの総数は、前記第２の複数の分岐の単一の分岐中の前記スイッチの総数に等しい、
    請求項２に記載の位相補間器。
  4. 前記第２の複数の分岐の前記各分岐における前記第２の複数のトランジスタの差動ペアは、前記第２の複数の分岐の総数によって３６０度を等しく分割することから生じる特定の位相で差動入力信号を受信し、
    前記第２の複数の分岐の２つの隣接する分岐におけるスイッチは、前記２つの隣接する分岐の特定の位相間で所望の位相を有する差動出力信号を生成するためにオンされる、
    請求項２に記載の位相補間器。
  5. 前記２つの隣接する分岐の各々中のオンされる前記複数のスイッチの数は、前記所望の位相が前記２つの隣接する分岐の前記特定の位相のうちの任意の１つにどれくらい近いかに比例する、
    請求項４に記載の位相補間器。
  6. 複数の結合キャパシタをさらに備え、各結合キャパシタは、前記第１の複数の分岐の２つの隣接する分岐におけるソースノード間に結合される、
    請求項１に記載の位相補間器。
  7. 前記第１の部分と前記第２の部分とは、互いに結合され、前記第１の複数の分岐におけるトランジスタの差動ペアのドレイン端子で、および前記第２の複数の分岐における前記トランジスタの差動ペアのドレイン端子で前記負荷抵抗器のペアに結合される、
    請求項１に記載の位相補間器。
  8. 電流コーディングスキームとサイズコーディングスキームとを組み合わせることによって位相補間器の線形性を改善するための方法であって、
    対応する複数の分岐で複数の差動入力信号を受信すること、前記対応する複数の分岐は、前記電流コーディングスキーム中に構成される第１の部分と、前記サイズコーディングスキーム中に構成される第２の部分とを備え、各差動入力信号は、割り当てられた位相を有し、
    前記第１の部分の各分岐は、
    ソース結合されたトランジスタの差動ペアを備え、前記ソース結合されたトランジスタのソース端子は、ソースノードを形成するように結合される、と、
    前記各分岐の前記ソースノード中を流れる電流量を制御することによって前記複数の差動入力信号の前記割り当てられた位相間を補間すること、
    前記第２の部分の各分岐は、
    複数のトランジスタの差動ペアと複数のスイッチとを備える、と、
    前記対応する複数のスイッチによってオンされる前記複数のトランジスタの差動ペアの数を制御することによって前記複数の差動入力信号の前記割り当てられた位相間を補間することと、
    前記第２の部分に前記第１の部分を結合することと
    を備える、方法。
  9. 前記トランジスタの差動ペアの数を制御することによって補間することは、
    前記第２の部分における前記トランジスタの差動ペアに結合される前記複数のスイッチの対応するスイッチを使用して前記第２の部分中のトランジスタの差動ペアをオンまたはオフすることを備える、
    請求項８に記載の方法。
  10. 前記第２の部分における前記複数の分岐のすべての中でいつでもオンにされるスイッチの総数は、前記第２の部分の単一の分岐中の前記スイッチの総数に等しい、
    請求項９に記載の方法。
  11. 前記第１の部分および前記第２の部分の各々における各差動入力信号の前記割り当てられた位相は、前記第１の部分および前記第２の部分の各々における前記複数の分岐の総数によって３６０度を等しく分割することによって割り当てられ、
    前記第１の部分の前記複数の分岐に対して、前記ユニット電流源は、２つの隣接する分岐の前記割り当てられた位相間の所望の位相を有する差動出力信号のペアを生成するために前記２つの隣接する分岐中で切り替えられ、
    前記第２の部分の前記複数の分岐に対して、２つの隣接する前記複数のスイッチは、前記２つの隣接する分岐の前記割り当てられた位相間で所望の位相を有する差動出力信号のペアを生成するためにオンされる、
    請求項９に記載の方法。
  12. 前記第２の部分における前記２つの隣接する分岐の各々中にオンされる前記複数のスイッチの数は、前記所望の位相が前記２つの隣接する分岐の前記特定の位相のいずれか１つにどのくらい近いかに比例する、
    請求項１１に記載の方法。
  13. 前記第１の部分における隣接ブランチのペアの前記ソースノード間のキャパシタンスを結合することさらに備える、
    請求項８に記載の方法。
  14. 電流コーディングスキームとサイズコーディングスキームとを組み合わせることによって位相補間器の線形性を改善するための装置であって、
    対応する複数の分岐で複数の差動入力信号を受信するための手段、前記対応する複数の分岐は、前記電流コーディングスキーム中に構成される第１の部分と、前記サイズコーディングスキーム中に構成される第２の部分とを備え、各差動入力信号は、割り当てられた位相を有し、
    前記第１の部分の各分岐は、
    ソース結合されたトランジスタの差動ペアを備え、前記ソース結合されたトランジスタのソース端子は、ソースノードを形成するために結合される、と、
    前記各分岐の前記ソースノード中を流れる電流量を制御することによって前記複数の差動入力信号の前記割り当てられた位相間を補間するための手段、
    前記第２の部分の各分岐は、
    複数のトランジスタの差動ペアと複数のスイッチとを備える、と、
    前記対応する複数のスイッチによってオンされる前記複数のトランジスタの差動ペアの数を制御することによって前記複数の差動入力信号の前記割り当てられた位相間を補間するための手段と、
    前記第２の部分に前記第１の部分を結合するための手段と
    を備える、装置。
  15. 前記トランジスタの差動ペアの数を制御することによって補間するための手段は、
    前記第２の部分における前記トランジスタの差動ペアに結合される前記複数のスイッチの対応するスイッチを使用して前記第２の部分中のトランジスタの差動ペアをオンまたはオフすることを備える、
    請求項１４に記載の装置。
  16. 前記第２の部分における前記複数の分岐のすべての中でいつでもオンにされるスイッチの総数は、前記第２の部分の単一の分岐中の前記スイッチの総数に等しい、
    請求項１５に記載の装置。
  17. 前記第１の部分および前記第２の部分の各々における各差動入力信号の前記割り当てられた位相は、前記第１の部分および前記第２の部分の各々における前記複数の分岐の総数によって３６０度を等しく分割することによって割り当てられ、
    前記第１の部分の前記複数の分岐に対して、前記ユニット電流源は、２つの隣接する分岐の前記割り当てられた位相間の所望の位相を有する差動出力信号のペアを生成するために前記２つの隣接する分岐中で切り替えられ、
    前記第２の部分の前記複数の分岐に対して、２つの隣接する前記複数のスイッチは、前記２つの隣接する分岐の前記割り当てられた位相間で所望の位相を有する差動出力信号のペアを生成するためにオンされる、
    請求項１５に記載の装置。
  18. 前記第２の部分における前記２つの隣接する分岐の各々中にオンされる前記複数のスイッチの数は、前記所望の位相が前記２つの隣接する分岐の前記特定の位相のいずれか１つにどのくらい近いかに比例する、
    請求項１７に記載の装置。
  19. 前記第１の部分における隣接ブランチのペアの前記ソースノード間のキャパシタンスを結合するための手段さらに備える、
    請求項１４に記載の装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI638522B (zh) * 2016-11-02 2018-10-11 瑞昱半導體股份有限公司 相位調整電路與控制方法
CN113014252A (zh) * 2016-11-11 2021-06-22 瑞昱半导体股份有限公司 相位调整电路、控制方法与测量方法
CN107689792B (zh) * 2017-09-15 2020-04-07 北京华大九天软件有限公司 一种高线性低电压相位内插电路
US11558045B1 (en) * 2021-06-29 2023-01-17 International Business Machines Corporation Phase rotator

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133773A (en) * 1997-10-10 2000-10-17 Rambus Inc Variable delay element
JP2007312394A (ja) * 2006-05-19 2007-11-29 National Semiconductor Germany Ag 制御可能な位相を具備する周期的電気信号を発生する方法及び回路装置
JP2013201693A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 位相補間器および位相補間方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180352B2 (en) 2001-06-28 2007-02-20 Intel Corporation Clock recovery using clock phase interpolator
US6922109B2 (en) 2002-04-01 2005-07-26 Broadcom Corporation Multiple synthesized clocks with fractional PPM control from a single clock source
US7266169B2 (en) 2002-09-13 2007-09-04 Broadcom Corporation Phase interpolater and applications thereof
GB0413071D0 (en) * 2004-06-12 2004-07-14 Texas Instruments Ltd Triangulating phase interpolator
US7135905B2 (en) * 2004-10-12 2006-11-14 Broadcom Corporation High speed clock and data recovery system
US7298195B2 (en) 2005-03-31 2007-11-20 Agere Systems Inc. Methods and apparatus for improved phase switching and linearity in an analog phase interpolator
US7961025B2 (en) 2008-01-31 2011-06-14 International Business Machines Corporation Current-mode phase rotator with partial phase switching
US7750707B2 (en) 2008-03-17 2010-07-06 Broadcom Corporation High-resolution low-interconnect phase rotator
US7928788B2 (en) 2008-07-31 2011-04-19 Freescale Semiconductor, Inc. Double-balanced sinusoidal mixing phase interpolator circuit and method
US7994837B1 (en) 2009-08-07 2011-08-09 Altera Corporation Techniques for phase interpolation
TW201315155A (zh) 2011-09-20 2013-04-01 Sunplus Technology Co Ltd 相位內插電路
US8786346B2 (en) * 2012-02-15 2014-07-22 Megachips Corporation Phase interpolator and method of phase interpolation with reduced phase error
CN103795404B (zh) * 2012-10-31 2017-10-31 中兴通讯股份有限公司 一种相位插值器电路及相位插值信号处理方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133773A (en) * 1997-10-10 2000-10-17 Rambus Inc Variable delay element
JP2007312394A (ja) * 2006-05-19 2007-11-29 National Semiconductor Germany Ag 制御可能な位相を具備する周期的電気信号を発生する方法及び回路装置
JP2013201693A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 位相補間器および位相補間方法

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