JP5362933B1 - デジタル−アナログ変換器およびその制御方法 - Google Patents

Abstract

デジタル信号がそれぞれ入力される入力端（Ｄ1、Ｄ2、…、ＤN）とスイッチユニット（ＳＷｕ１０）を介して一端が電気的に離接自在に接続されるサンプリング用容量素子（１１１、１１２、…、１１Ｎ）と、演算増幅器（５０１）と、サンプリング用容量素子（１１１、１１２、…、１１Ｎ）の他端と演算増幅器（５０１）の反転入力端子とを電気的に離接自在なスイッチ（３０１）と、スイッチユニット（ＳＷｕ１０）およびサンプリング用容量素子（１１１、１１２、…、１１Ｎ）間と演算増幅器（５０１）の出力端子との間に設けられ、これら間を電気的に離接自在なスイッチユニット（ＳＷｕ４０）と、を含んでデジタル−アナログ変換器回路を構成し、スイッチ（３０１）に含まれるＭＯＳトランジスタのオン抵抗値を、スイッチユニット（ＳＷｕ４０）に含まれるＭＯＳトランジスタのオン抵抗値よりも大きくする。

Description

本発明は、デジタル−アナログ変換器およびその制御方法に係り、特に、スイッチトキャパシタ型のデジタル−アナログ変換器およびその制御方法に関する。

オーディオ機器に関する分野では、信号に高い品質が要求される。このため、オーディ機器に使用されるデジタル−アナログ変換器には、アナログ出力信号のわずかな変換誤差も生じない、高い精度の動作が要求される。
デジタル−アナログ変換器は、入力されたデジタル信号（入力デジタル信号）をアナログ信号に変換し、アナログ出力信号として出力する機器である。デジタル−アナログ変換器では、デジタル入力信号の信号レベルに応じて容量素子が充電され、この容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。このような構成を有するデジタル−アナログ変換器において、信号の歪みを低減させるための公知技術としては、例えば、特許文献１に記載されているものがある。

図１５は、特許文献１に記載のデジタル−アナログ変換器を示した図であって、デジタルデータに応じた入力信号ＶDin1、ＶDin2、…、ＶDinN（本明細書において、Ｎは自然数を示す）を入力し、アナログ出力信号ＶAoutを出力する構成を示している。図１５に示した構成は、複数のデジタルデータに応じた入力信号の入力端子Ｄ1、Ｄ2、…、ＤNに、スイッチＳ11、Ｓ12、…、Ｓ1Nを介して各々接続されている容量素子Ｃ1、Ｃ2、…、ＣNを備えている。複数の容量素子Ｃ1、Ｃ2、…、ＣNは、スイッチ２および３に接続されている。スイッチ３は、演算増幅器５の反転入力端子に接続されている。演算増幅器５において、反転入力端子は出力端子Ａと容量素子６を介して接続されている。

図１５に示した容量素子Ｃ1、Ｃ2、…、ＣNはサンプリング用容量素子であり、容量素子６は積分用容量素子である。
図１５に示した構成では、スイッチＳ11、Ｓ12、…、Ｓ1Nと容量素子Ｃ1、Ｃ2、…、ＣNとの間と、演算増幅器５の出力端子Ａとを接続している。なお、スイッチＳ11、Ｓ12、…、Ｓ1Nと容量素子Ｃ1、Ｃ2、…、ＣNとの間と、演算増幅器５の出力端子との間には、スイッチＳ21、Ｓ22、…、Ｓ2Nが設けられている。

スイッチユニットＳＷｕ１およびスイッチ２に入力される図示しないコントロール信号が「Ｈ」の期間、容量素子Ｃ1、Ｃ2、…、ＣNは、デジタル入力信号の信号レベルに応じた容量に充電される。スイッチユニットＳＷｕ1およびスイッチ２がオフされた後、スイッチ３およびスイッチユニットＳＷｕ４に入力されるコントロール信号が「Ｈ」になる。この期間、容量素子Ｃ1、Ｃ2、…、ＣNと容量素子６とが直列に接続され、容量素子Ｃ1、Ｃ2、…、ＣNと演算増幅器の出力端子Ａとが接続される。この結果、出力端子Ａの電位が変化する。スイッチユニットＳＷｕ１およびスイッチ２に入力されるコントロール信号と、スイッチ３およびスイッチユニットＳＷｕ４に入力されるコントロール信号とは、交互に「Ｈ」と「Ｌ」とを繰り返すように、周期的に変化する。

図１６（ａ）は、スイッチ３およびスイッチユニットＳＷｕ４がオン状態である期間、スイッチユニットＳＷｕ１と容量素子Ｃ1、Ｃ2、…、ＣNとの間に出力端子Ａを接続した状態を示した図である。ここで、図１５に示したスイッチユニットＳＷｕ４がオン状態のときの抵抗値（オン抵抗値）をＲSW4とする。また、図１５に示したスイッチ３のオン抵抗値をＲSW3とする。さらに、図１５に示した容量素子Ｃ1、Ｃ2、…、ＣNを一括してサンプリング用容量素子ユニット７と記す。

図１６（ｂ）は、図１６（ａ）に示した出力端子から出力されるアナログ出力信号の波形を示す図である。図１６（ｂ）の縦軸はアナログ信号のレベルを示し、横軸は時間を示している。図１６（ｃ）は、図１６（ｂ）に示したアナログ出力信号の波形の一部を拡大して示した図である。
このようなデジタル−アナログ変換器では、スイッチとして一般的にＭＯＳトランジスタが用いられている。スイッチ３のオン抵抗値ＲSW3は出力端子Ａの電位に対して変化しない。しかし、スイッチユニットＳＷｕ４のＭＯＳトランジスタのオン抵抗値ＲSW4は、ＭＯＳトランジスタのソースまたはドレイン端子である出力端子Ａの電位に依存して変化する。

特許第３８５２７２１号公報

図１７（ａ）は、図１５に示したスイッチユニットＳＷｕ４のオン抵抗値ＲSW4と出力端子Ａから出力されるアナログ出力信号ＶAoutとの関係を示した図である。図１７（ａ）の縦軸はオン抵抗値ＲSW4を示し、横軸はアナログ出力信号ＶAoutを示している。図１７（ｂ）は、図１７（ａ）に示した曲線のオン抵抗値ＲSW4とアナログ出力信号ＶAoutとの関係が点ａ、ｂで表される際の、アナログ出力信号ＶAoutと時間との関係を示している。図１７（ｂ）によれば、アナログ出力信号ＶAoutが一定の振幅で変動している様子が分かる。

図１８は、アナログ出力信号ＶAoutと時間との関係を示した図である。縦軸はアナログ出力信号ＶAoutを示し、横軸は時間を示している。図１８中に示した曲線Ｌａ、Ｌｂは、アナログ出力信号ＶAoutの過渡特性を拡大して表している。図１８の曲線Ｌａは、スイッチユニットＳＷｕ４のオン抵抗値ＲSW4が図１７（ａ）に示した点ａで示される場合のアナログ出力信号ＶAoutと時間との関係を示している。曲線Ｌｂは、スイッチユニットＳＷｕ４のオン抵抗値ＲSW4が図１７（ａ）に示した点ｂで示される場合のアナログ出力信号ＶAoutと時間との関係を示している。

図１８に示した曲線Ｌａ、曲線Ｌｂから明らかなように、デジタル−アナログ変換器に用いられるスイッチのオン抵抗値が異なると、過渡特性が異なる。過渡特性の相違の程度は、曲線Ｌａ、曲線Ｌｂとの間に生じるずれの長さｄによって表される。また、アナログ出力信号ＶAoutの過渡特性の相違は、デジタル−アナログ変換器の歪特性の劣化として表れる。

本発明は、以上の点に鑑みてなされたものであって、スイッチのオン抵抗値が変化することによってアナログ出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なデジタル−アナログ変換器およびその制御方法を提供することを目的とする。

本発明の一態様は、外部から入力されたデジタル信号をサンプリングするサンプリング用容量素子（例えば図１に示したサンプリング用容量素子ユニット７０）と、演算増幅器（例えば図１に示した演算増幅器５０１）と、前記サンプリング用容量素子の一端と前記演算増幅器の反転入力端子とを電気的に離接自在なサミングノードスイッチ部（例えば図１に示したスイッチ３０１）と、前記演算増幅器の出力端子と、前記サンプリング用容量素子の前記一端と異なる他端との間に設けられ、前記演算増幅器の出力端子と前記サンプリング用容量素子の前記他端とを電気的に離接自在な帰還スイッチ部（例えば図１に示したスイッチユニットＳＷｕ４０）と、を備え、前記サミングノードスイッチ部および前記帰還スイッチ部はＭＯＳトランジスタによって構成され、前記サミングノードスイッチ部に含まれるサミングノードスイッチ用ＭＯＳトランジスタのオン抵抗値は、前記サンプリング用容量素子の一端と前記演算増幅器の反転入力端子とが電気的に接続された時点から予め設定されている時間が経過するまで、前記帰還スイッチ部に含まれる帰還スイッチ用ＭＯＳトランジスタのオン抵抗値よりも大きくすることを特徴とするデジタル−アナログ変換器である。

前記サミングノードスイッチ用ＭＯＳトランジスタをオンする信号は、前記帰還スイッチ用ＭＯＳトランジスタをオンする信号よりも緩やかに立ち上がるものであってよい。
前記サミングノードスイッチ部は、複数の前記サミングノードスイッチ用ＭＯＳトランジスタを有し、複数の前記サミングノードスイッチ用ＭＯＳトランジスタの少なくとも一部をオンする信号は、他の前記サミングノードスイッチ用ＭＯＳトランジスタをオンする信号よりも緩やかに立ち上がるものであってよい。

前記サミングノードスイッチ部は、複数の前記サミングノードスイッチ用ＭＯＳトランジスタを有し、前記サミングノードスイッチ用ＭＯＳトランジスタを制御する信号は、複数の前記サミングノードスイッチ用ＭＯＳトランジスタを、互いに異なるタイミングで順次オンさせるものであってよい。

本発明の他の態様は、外部から入力されたデジタル信号をサンプリングするサンプリング用容量素子（例えば図１に示したサンプリング用容量素子ユニット７０）と、演算増幅器（例えば図１に示した演算増幅器５０１）と、前記サンプリング用容量素子の一端と前記演算増幅器の反転入力端子とを電気的に離接自在なサミングノードスイッチ部（例えば図１に示したスイッチ３０１）と、前記演算増幅器の出力端子と、前記サンプリング用容量素子の前記一端と異なる他端との間に設けられ、前記演算増幅器の出力端子と前記サンプリング用容量素子の前記他端とを電気的に離接自在な帰還スイッチ部（例えば図１に示したスイッチユニットＳＷｕ４０）と、を備え、前記サミングノードスイッチ部および前記帰還スイッチ部はＭＯＳトランジスタによって構成され、前記サミングノードスイッチ部に含まれるＭＯＳトランジスタのオン抵抗値は、前記帰還スイッチ部に含まれるＭＯＳトランジスタのオン抵抗値よりも大きいことを特徴とするデジタル−アナログ変換器である。

また、本発明の他の態様は、デジタル信号がそれぞれ入力される複数の入力端子（例えば図１に示した入力端子Ｄ1、Ｄ2、…、ＤN）と、複数の前記入力端子の各々に対応して設けられ、対応する前記入力端子から入力されたデジタル信号の電荷をサンプリングする複数のサンプリング用容量素子（例えば図１に示したサンプリング用容量素子１１１、１１２、…、１１Ｎ）と、前記入力端子と前記サンプリング用容量素子との間に複数の前記入力端子の各々に対応して設けられ、前記入力端子と前記サンプリング用容量素子の一端とを電気的に接続可能な複数の第１スイッチ（例えば図１に示したスイッチ１０１、１０２、…、１０Ｎ）と、前記複数のサンプリング用容量素子の前記一端と異なる他方の端子と第１基準電圧源とを電気的に接続可能な第２スイッチ（例えば図１に示したスイッチ２０１）と、前記複数のサンプリング用容量素子の前記一端に電気的に接続される反転入力端子と第２基準電圧源に電気的に接続される非反転入力端子とアナログ信号を出力する出力端子とを有する演算増幅器（例えば図１に示した演算増幅器５０１）と、前記複数のサンプリング用容量素子の前記一端と、前記反転入力端子とを電気的に接続可能な第３スイッチ（例えば図１に示したスイッチ３０１）と、前記非反転入力端子と前記演算増幅器の前記出力端子との間に設けられ、前記サンプリング用容量素子によってサンプリングされた電荷により充電される積分用容量素子（例えば図１に示した積分用容量素子６０３）と、複数の前記第１スイッチの各々と前記第１スイッチの各々に対応付けられた前記サンプリング用容量素子との間と前記出力端子との間に設けられ、前記第１スイッチと前記出力端子とを電気的に接続可能な第４スイッチ（例えば図１に示したスイッチ１４１、１４２、…、１４Ｎ）と、を含み、前記第３スイッチおよび前記第４スイッチはＭＯＳトランジスタによって構成され、前記第３スイッチのオン抵抗値は、前記第３スイッチおよび第４スイッチがオンされた時点から予め設定された時間のみ、前記第４スイッチのオン抵抗値よりも大きいことを特徴とするデジタル−アナログ変換器である。

また、本発明の他の態様は、デジタル信号がそれぞれ入力される複数の入力端子（例えば図１に示したＤ1、Ｄ2、…、ＤN）と、複数の前記入力端子の各々に対応して設けられ、対応する前記入力端子から入力されたデジタル信号の電荷をサンプリングする複数のサンプリング用容量素子（例えば図１に示したサンプリング用容量素子１１１、１１２、…、１１Ｎ）と、前記入力端子と前記サンプリング用容量素子との間に複数の前記入力端子の各々に対応して設けられ、前記入力端子と前記サンプリング用容量素子の一端とを電気的に接続可能な複数の第１スイッチ（例えば図１に示したスイッチ１０１、１０２、…、１０Ｎ）と、前記複数のサンプリング用容量素子の前記一端と異なる他方の端子と第１基準電圧源とを電気的に接続可能な第２スイッチ（例えば図１に示したスイッチ２０１）と、前記複数のサンプリング用容量素子の前記一端に電気的に接続される反転入力端子と第２基準電圧源に電気的に接続される非反転入力端子とアナログ信号を出力する出力端子とを有する演算増幅器（例えば図１に示した演算増幅器５０１）と、前記複数のサンプリング用容量素子の前記一端と、前記反転入力端子とを電気的に接続可能な第３スイッチ（例えば図１に示したスイッチ３０１）と、前記非反転入力端子と前記演算増幅器の前記出力端子との間に設けられ、前記サンプリング用容量素子によってサンプリングされた電荷によって充電される積分用容量素子（例えば図１に示した積分用容量素子６０３）と、複数の前記第１スイッチの各々と前記第１スイッチの各々に対応付けられた前記サンプリング用容量素子との間と、前記出力端子との間に設けられ、前記第１スイッチと前記出力端子とを電気的に接続可能な第４スイッチ（例えば図１に示したスイッチ１４１、１４２、…、１４Ｎ）と、を含み、前記第３スイッチおよび前記第４スイッチはＭＯＳトランジスタによって構成され、前記第３スイッチに含まれるＭＯＳトランジスタのオン抵抗値は、前記第４スイッチに含まれるＭＯＳトランジスタのオン抵抗値よりも大きいことを特徴とするデジタル−アナログ変換器である。

また、本発明の他の態様は、外部から入力されたデジタル信号をサンプリング用容量素子（例えば図１に示したサンプリング用容量素子１１１、１１２、…、１１Ｎ）にサンプリングするサンプリング期間と、前記サンプリング用容量素子の一端と演算増幅器（例えば図１に示した演算増幅器５０１）の入力端子とを電気的に離接自在なサミングノードスイッチ部（例えば図１に示したスイッチ３０１）、および、前記演算増幅器の出力端子と前記サンプリング用容量素子の他端とを電気的に離接自在な帰還スイッチ部（例えば図１に示したスイッチユニットＳＷｕ４０）、により、前記サンプリング用容量素子の一端と前記演算増幅器の入力端子とが電気的に接続される積分期間と、を備えるデジタル−アナログ変換器の制御方法であって、前記積分期間の初めの期間において、前記サミングノードスイッチ部に含まれるＭＯＳトランジスタのオン抵抗値を前記帰還スイッチ部に含まれるＭＯＳトランジスタのオン抵抗値よりも大きくすることを特徴とするデジタル−アナログ変換器の制御方法である。
前記初めの期間は、前記サンプリング用容量素子の一端と前記演算増幅器の入力端子とが電気的に接続された時点から予め設定されている時間が経過するまでの期間であってよい。

本発明の一態様によれば、スイッチのオン抵抗値が変化することによってアナログ出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なデジタル−アナログ変換器を提供することができる。
すなわち、上記態様によれば、例えば第１スイッチおよび第２スイッチがオンされているとき、複数のサンプリング用容量素子がデジタル入力信号を構成する複数のビット信号の信号レベルに応じてそれぞれ充電される。その後、第１および第２スイッチが切断され、第３スイッチおよび第４スイッチが接続されると、サンプリング用容量素子と積分用容量素子と演算増幅器との間の電気経路が形成され、サンプリング容量素子の充電電圧に応じた電圧を演算増幅器がアナログ出力信号として出力する。

ここで、ＲSW301を、第３スイッチを構成するＭＯＳトランジスタのオン抵抗値、ＲSW40を、第４スイッチを構成するＭＯＳトランジスタのオン抵抗値、ＣCiをサンプリング用容量素子の容量値、ＣCsを積分用容量素子の容量値とする。このとき、出力信号は、ＲSW301、ＲSW40、ＣCi、ＣCsの直列接続による時定数（ＲSW301＋ＲSW40）×ＣCi×ＣCs／（ＣCi＋ＣCs）に依存した過渡特性を示す。ここで、ＲSW301をＲSW40に対して大きくしているため、上式中でのＲSW301の寄与度が高く、ＲSW40の寄与度が低くなる。したがって、上記態様によれば、オン抵抗値ＲSW40の変化によるアナログ出力信号の過渡特性の変化を抑制する効果を得ることができるため、歪の発生を抑制することができる。

また、第３スイッチのオン抵抗値ＲSW301は、第３スイッチおよび第４スイッチがオンされた直後、アナログ出力信号が大きく変化する初動時にのみ第４スイッチのオン抵抗値ＲSW40と等しい、またはオン抵抗値ＲSW40よりも大きくなるものであってもよい。これにより、デジタル−アナログ変換器において許容される応答速度を維持しつつ、アナログ出力信号の歪の発生を防止することができる。なお、第３スイッチのオン抵抗値ＲSW301の第４スイッチのオン抵抗値ＲSW40に対する比が大きいほどアナログ出力信号の過渡特性の変化抑止の効果が高くなる。

本発明の第１実施形態のデジタル−アナログ変換器を説明するための回路図である。 図１に示したクロックジェネレータの具体的な回路構成を説明するための図である。 図１に示した各スイッチに入力されるコントロール信号の波形を示す図である。 図１に示したデジタル−アナログ変換器の第２期間の状態を示した図である。 第１実施形態のアナログ出力信号ＶAoutと時間との関係を示した図である。 本発明の第２実施形態のクロックジェネレータの構成を説明するための図である。 本発明の第２実施形態において、図１に示したスイッチに入力されるコントロール信号の波形を示す図である。 本発明の第２実施形態のアナログ出力信号ＶAoutと時間との関係を示した図である。 本発明の第３実施形態のデジタル−アナログ変換器を説明するための図である。 本発明の第３実施形態のスイッチに入力されるコントロール信号の波形を示した図である。 本発明の第４実施形態のデジタル−アナログ変換器を説明するための図である。 本発明の第４実施形態のスイッチに入力されるコントロール信号の波形を示した図である。 本発明の第５実施形態のデジタル−アナログ変換器を示した図である。 本発明の第５実施形態のスイッチに入力されるコントロール信号の波形を示した図である。 特許文献１に記載のデジタル−アナログ変換器を示した図である。 図１５に示したデジタル−アナログ変換器の状態を示した図である。 図１５に示したスイッチユニットのオン抵抗値とアナログ出力信号との関係を示した図である。 図１５に示したアナログ出力信号と時間との関係を示した図である。

・第１実施形態
（回路構成）
図１は、本発明の第１実施形態のデジタル−アナログ変換器を説明するための回路図である。本明細書では、図面において、先に説明した図面に示した構成と同様の構成については全て同様の符号を付し、その説明を一部略すものとする。
図１に示したように、第１実施形態のデジタル−アナログ変換器１００は、スイッチトキャパシタ型のデジタル−アナログ変換器である。デジタル−アナログ変換器１００にはデジタルデータに応じた入力信号ＶDin1、ＶDin2、…、ＶDinNが入力され、アナログ出力信号ＶAoutが出力される。図１中に符号１５０を付して示した構成は、第１実施形態のデジタル−アナログ変換器１００のクロックジェネレータである。

デジタル−アナログ変換器１００は、デジタルデータに応じた入力信号ＶDin1、ＶDin2、…、ＶDinNが入力される入力端子Ｄ1、Ｄ2、…、ＤNと、入力端子Ｄ1、Ｄ2、…、ＤNの各々と１対１に対応して設けられたサンプリング用容量素子１１１、１１２、…、１１Ｎと、スイッチ１０１、１０２、…１０Ｎと、を備えている。スイッチ１０１、１０２、…１０Ｎは、入力端子Ｄ1、Ｄ2、…、ＤNと、入力端子Ｄ1、Ｄ2、…、ＤNに対応付けられたサンプリング用容量素子１１１、１１２…１１Ｎとの間に設けられている。

サンプリング用容量素子１１１、１１２、…、１１Ｎは、すべて同一の容量(ＣS1＝ＣS2＝…＝ＣSN)を有するようにしてもよい。また、サンプリング用容量素子１１１、１１２、…、１１Ｎの容量比がバイナリ比(２ⁱ⁻¹）倍となるように、その容量をＣSi＝２ⁱ⁻¹・ＣS(i-1)としてもよい。
サンプリング用容量素子１１１、１１２、…、１１Ｎにはスイッチ３０１とスイッチ２０１とが接続されていて、スイッチ２０１はサンプリング用容量素子１１１、１１２、…、１１Ｎと電源６０１とを離接していて、電源６０１はサンプリング用容量素子１１１、１１２、…、１１Ｎに基準電圧Ｖr1を印加する。

また、デジタル−アナログ変換器１００は、演算増幅器５０１を備えている。スイッチ３０１は演算増幅器５０１の反転入力端子とサンプリング用容量素子１１１、１１２、…、１１Ｎとを電気的に離接する。反転入力端子に接続されているスイッチ３０１を、本明細書ではサミングノードスイッチとも記す。
演算増幅器５０１の非反転入力端子には電源６０２が接続されていて、電源６０２により非反転入力端子には基準電圧Ｖr2が印加される。演算増幅器５０１の出力端子はデジタル−アナログ変換器１００の出力端子Ａに接続されていて、アナログ出力信号ＶAoutを出力する。なお、基準電圧Ｖr1と基準電圧Ｖr2とは同じ値であってもよい。

演算増幅器５０１の出力端子と反転入力端子との間には積分用容量素子６０３が設けられている。演算増幅器５０１の出力端子は、さらに、スイッチ１０１、１０２、…、１０Ｎとサンプリング用容量素子１１１、１１２、…、１１Ｎとの間に接続されている。さらに、演算増幅器５０１の出力端子と、スイッチ１０１、１０２、…、１０Ｎおよびサンプリング用容量素子１１１、１１２、…、１１Ｎとの間にはスイッチ１４１、１４２、…、１４Ｎが設けられている。演算増幅器５０１の出力端子からアナログ出力信号ＶAoutをスイッチ１０１、１０２、…、１０Ｎとサンプリング用容量素子１１１、１１２、…、１１Ｎとの間まで戻すスイッチ１４１、１４２、…、１４Ｎを、本明細書では帰還スイッチとも記す。

以上の構成において、スイッチは、全てＭＯＳトランジスタを使って構成されるものとする。スイッチ１０１、１０２、…、１０ＮをスイッチユニットＳＷｕ１０とする。また、スイッチ１４１、１４２、…、１４ＮをスイッチユニットＳＷｕ４０とする。さらに、サンプリング用容量素子１１１、１１２、…、１１Ｎをサンプリング用容量素子ユニット７０とする。

スイッチユニットＳＷｕ１０およびＳＷｕ４０、スイッチ２０１、スイッチ３０１は、クロックジェネレータ１５０によって生成されるコントロール信号ａ〜ｄによってオン、オフする。この際、スイッチユニットＳＷｕ１０に含まれるスイッチ１０１、１０２、…、１０Ｎは同時にオン、オフし、スイッチ１０１、１０２、…、１０Ｎがオンしたときのオン抵抗値ＲSWu10は、スイッチ１０１、１０２、…、１０Ｎの各オン抵抗値を合成したものである。スイッチユニットＳＷｕ４０に含まれるスイッチ１４１、１４２、…、１４Ｎは同時にオン、オフし、スイッチ１４１、１４２、…、１４Ｎがオンしたときのオン抵抗値ＲSWu40は、スイッチ１４１、１４２、…、１４Ｎの各オン抵抗値を合成したものである。また、スイッチ３０１を構成するＭＯＳトランジスタのオン抵抗値をＲSW301とし、スイッチ２０１のオン抵抗値をＲSW201とする。また、スイッチユニットＳＷｕ４０を構成するＭＯＳトランジスタのオン抵抗値をＲSW40とする。オン抵抗値ＲSW301は、オン抵抗値ＲSW40よりも大きい値に設定されている。

なお、図１に示したデジタル−アナログ変換器１００では、入力端子Ｄ1、Ｄ2、…、ＤN、サンプリング用容量素子１１１、１１２、…、１１Ｎ、スイッチユニットＳＷｕ１０およびＳＷｕ４０に含まれるスイッチの数（Ｎ：Ｎは自然数）を同じ数とする。

図２は、図１に示したクロックジェネレータ１５０の具体的な回路構成を説明するための図である。図２に示したように、クロックジェネレータ１５０は、３つのインバータ２２１、２２４および２２５と、４つのバッファと２２２、２２３、２２６および２２７と、ＡＮＤ回路２２８および２２９と、によって構成されている。クロックジェネレータ１５０の端子２５１は、スイッチユニットＳＷｕ１０に入力されるコントロール信号ａを出力する。端子２５２はスイッチ２０１に入力されるコントロール信号ｂ、端子２５３はスイッチ３０１に入力されるコントロール信号ｃ、端子２５４はスイッチユニットＳＷｕ４０に入力されるコントロール信号ｄを、それぞれ出力する。なお、図２中に付した符号２５０は、クロックジェネレータ１５０のノードを示している。

クロックジェネレータ１５０に入力されるクロックＣＫが「Ｌ」から「Ｈ」に変化すると、端子２５１から出力されるコントロール信号ａおよび端子２５２から出力されるコントロール信号ｂは直ちに「Ｌ」に変化する。また、その後、クロックＣＫが「Ｈ」から「Ｌ」に変化すると、端子２５３から出力されるコントロール信号ｃおよび端子２５４から出力されるコントロール信号ｄは直ちに「Ｈ」から「Ｌ」に変化し、後に「Ｌ」から「Ｈ」に変化する。

（動作）
サンプリング用容量素子１１１、１１２、…１１Ｎは、対応する入力端子Ｄ1、Ｄ2、…、ＤNから入力されるデジタルデータに応じた入力信号ＶDin1、ＶDin2、…、ＶDinNをサンプリングし、デジタルデータに応じた入力信号ＶDin1、ＶDin2、…、ＶDinNによって充電される。デジタルデータに応じた入力信号ＶDin1、ＶDin2、…、ＶDinNはビット信号であり、サンプリング用容量素子１１１、１１２、…、１１Ｎはビット信号の信号レベル(電圧Ｖref^＋またはＶref⁻)に応じて基準電圧Ｖr1まで充電される。

スイッチユニットＳＷｕ１０とスイッチ２０１とがオンすることにより、入力端子Ｄ1、Ｄ2、…、ＤNから入力されるデジタル信号のレベルに応じてサンプリング用容量素子１１１、１１２、…、１１Ｎが基準電圧Ｖr1まで充電される。スイッチユニットＳＷｕ１０とスイッチ２０１とがオンしている期間を、第１期間とする。続いて、スイッチユニットＳＷｕ１０およびスイッチ２０１がオフされ、かつ、スイッチ３０１およびスイッチユニットＳＷｕ４０がオンされる。このとき、サンプリング用容量素子１１１、１１２、…、１１Ｎの充電電圧に基づいて、出力端子Ａから出力されるアナログ出力信号ＶAoutが変化する。スイッチ３０１およびスイッチユニットＳＷｕ４０がオンしている期間を第２期間と記す。第１期間と第２期間とは、交互に周期的に入れ替わる。

図３（ａ）〜（ｄ）は、図１に示した各スイッチに入力されるコントロール信号ａ〜ｄの波形を示す図である。図３（ａ）〜（ｄ）の縦軸はコントロール信号のレベルの「Ｈ」または「Ｌ」を示し、横軸は時間を示している。図３（ａ）はスイッチユニットＳＷｕ１０に入力されるコントロール信号ａの波形である。図３（ｂ）はスイッチ２０１に入力されるコントロール信号ｂの波形、図３（ｃ）はスイッチ３０１に入力されるコントロール信号ｃの波形、図３（ｄ）はスイッチユニットＳＷｕ４０に入力されるコントロール信号ｄの波形を示している。スイッチユニットＳＷｕ１０およびＳＷｕ４０に含まれるスイッチ、スイッチ２０１、３０１はいずれもコントロール信号が「Ｈ」のときオンになり、コントロール信号が「Ｌ」のときオフになる。
前述のように、スイッチユニットＳＷｕ１０およびスイッチ２０１がオンする期間が第１期間であり、スイッチ３０１およびスイッチユニットＳＷｕ４０がオンする期間を第２期間とする。

以上説明した第１実施形態のデジタル−アナログ変換器１００は、直接伝達型のデジタル−アナログ変換器を構成している。なお、デジタル−アナログ変換器１００は、デジタル入力信号をデルタシグマ変調した後に、デジタル−アナログ変換を行うようにしてもよい。

図４は、図１に示したデジタル−アナログ変換器１００の第２期間の状態、すなわち、スイッチ３０１とスイッチユニットＳＷｕ４０とがオンされた状態を示した図である。このとき、スイッチ３０１、スイッチユニットＳＷｕ４０、サンプリング用容量素子１１１、１１２、…１１Ｎ、積分用容量素子６０３が直列に接続されて閉ループを形成する。閉ループの時定数は、以下の式（１）によって表される。アナログ出力信号ＶAoutは、閉ループの時定数に依存した過渡特性を示す。

ただし、式（１）において、ＲSW301はスイッチ３０１を構成するＭＯＳトランジスタのオン抵抗値、ＲSW40はスイッチユニットＳＷｕ４０を構成するＭＯＳトランジスタのオン抵抗値、ＣCiはサンプリング用容量素子ユニット７０の容量値、ＣCsは積分用容量素子６０３の容量値である。
（ＲSW301＋ＲSW40）×ＣCi×ＣCs／（ＣCi＋ＣCs）
…式（１）

ここで、スイッチユニットＳＷｕ４０を構成するＭＯＳトランジスタのオン抵抗値ＲSW40について説明する。
スイッチユニットＳＷｕ４０を構成するＭＯＳトランジスタは、制御端子であるゲート端子と、主端子であるソース端子またはドレイン端子との間の電圧変化に応じて抵抗値が変化する特性（オン抵抗値の電圧依存性）を有している。したがって、第１実施形態では、スイッチユニットＳＷｕ４０がオンしている第２期間において、スイッチユニットＳＷｕ４０を構成するＭＯＳトランジスタのソース端子およびドレイン端子がアナログ出力信号ＶAoutの電位になる。このため、ＭＯＳトランジスタのオン抵抗値がアナログ出力信号ＶAoutの電位に依存して変化する。

一方、スイッチ３０１を構成するＭＯＳトランジスタのソース端子およびドレイン端子の電位は、アナログ出力信号ＶAoutのレベルによって変化しない。このため、スイッチ３０１を構成するＭＯＳトランジスタのオン抵抗値ＲSW301は、第２期間において一定の値となる。

前記したように、スイッチ３０１、スイッチユニットＳＷｕ４０、サンプリング用容量素子１１１、１１２、…１１Ｎ、および積分用容量素子６０３によって形成される閉ループの時定数は、式（１）で表される。ここで、オン抵抗値ＲSW40がアナログ出力信号ＶAoutに依存して変化するから、閉ループの時定数もアナログ出力信号ＶAoutに依存して変化する。この変化は、アナログ出力信号ＶAoutの歪みの一因になる。

しかし、第１実施形態では、アナログ出力信号ＶAoutによらず一定の値をとるオン抵抗値ＲSW301がオン抵抗値ＲSW40よりも大きく設定されている。このため、閉ループの時定数を示す式（１）においてオン抵抗値ＲSW301の寄与度が高く、オン抵抗値ＲSW40の寄与度が低くなる。

図５は、第１実施形態のアナログ出力信号ＶAoutと時間との関係を示した図である。縦軸はアナログ出力信号ＶAoutを示し、横軸は時間を示している。図５中に示した曲線Ｌａ、Ｌｂは、それぞれオン抵抗値ＲSW40が異なる場合のアナログ出力信号ＶAoutの過渡特性を表している。

図５に示した曲線Ｌａ、曲線Ｌｂから明らかなように、曲線Ｌａ、曲線Ｌｂとの間に生じるずれの長さｄ１は、図１８に示した公知のデジタル−アナログ変換器１００の曲線Ｌａ、曲線Ｌｂとの間に生じるずれの長さｄよりも短くなっている。したがって、第１実施形態は、オン抵抗値ＲSW40の変化によるアナログ出力信号の過渡特性の変化を抑制し、歪の発生を抑制することができる。また、第１実施形態では、このような構成を実現するにあたり、新たな素子を追加する必要がない。

本実施形態において、演算増幅器５０１の出力端子と反転入力端子との間に積分用容量素子６０３を設けないこととしてもよい。その場合、サミングノードスイッチ３０１を抵抗に置き換え、置き換えた抵抗の値をオン抵抗値ＲSW40よりも大きな値にすることとしてもよい。
コントロール信号ｃおよびｄの立ち上がりの順については、コントロール信号ｃが立ち上がった後にコントロール信号ｄが立ち上がることとしてもよいし、コントロール信号ｄが立ち上がった後にコントロール信号ｃが立ち上がることとしてもよい。

また、本実施形態において、オン抵抗値は様々な方法によって任意に設定することができる。例えば、ＭＯＳトランジスタにおけるキャリアの移動度を高くし、そのオン抵抗値を小さくするようにしてもよいし、キャリアの移動度を低くし、そのオン抵抗値を大きくするようにしてもよい。または、ＭＯＳトランジスタのサイズを大きくし、そのオン抵抗値を小さくするようにしてもよいし、サイズを小さくし、そのオン抵抗値を大きくするようにしてもよい。または、ＭＯＳトランジスタのウエル電圧を制御して、そのオン抵抗値を任意の値に設定するようにしてもよい。

・第２実施形態
次に、本発明の第２実施形態を説明する。
（回路構成）
第２実施形態のデジタル−アナログ変換器は、その回路構成は第１実施形態と同様であるから図示およびその説明を略す。第２実施形態の第１実施形態との相違は、図１に示したスイッチ３０１に入力されるコントロール信号の立ち上がりが第１実施形態よりも緩やかである点である。このような第２実施形態のデジタル−アナログ変換器は、そのクロックジェネレータ６５０の構成だけが第１実施形態と相違する。このため、クロックジェネレータ６５０の構成だけを図６に図示し、デジタル−アナログ変換器全体の構成については図示およびその説明を省くものとする。

図６は、第２実施形態のクロックジェネレータ６５０の構成を説明するための図である。図示したように、クロックジェネレータ６５０は、基準電源ＶDDとＶSSとの間に、直列に接続されたスイッチ６１１および６１２を含むとともに、スイッチ６１１と端子２５３との間に抵抗素子６１３を含んでいる。なお、図６中に示した符号２５０は、図２に示したクロックジェネレータ１５０のノード２５０であり、端子２５３は、図２に示した端子２５３と一致している。すなわち、図６に示したスイッチ６１１および６１２は、図２に示したノード２５０と端子２５３との間に接続されている。換言すれば、第２実施形態のクロックジェネレータ６５０は、第１実施形態のクロックジェネレータ１５０中のバッファ２２７を、図６に示すクロックジェネレータ６５０に置き換えたものとなる。

（動作）
図７（ａ）〜（ｄ）は、図１に示したスイッチに入力されるコントロール信号の波形を示す図である。図７（ａ）〜（ｄ）の縦軸はコントロール信号のレベルの「Ｈ」または「Ｌ」を示し、横軸は時間を示している。図７（ａ）はスイッチユニットＳＷｕ１０に入力されるコントロール信号の波形である。図７（ｂ）はスイッチ２０１、図７（ｃ）はスイッチ３０１、図７（ｄ）はスイッチユニットＳＷｕ４０にそれぞれ入力されるコントロール信号の波形を示している。スイッチユニットＳＷｕ１０およびＳＷｕ４０のそれぞれに含まれるスイッチと、スイッチ２０１および３０１とはいずれもコントロール信号が「Ｈ」のときオンになり、コントロール信号が「Ｌ」のときオフになる。

図７（ｃ）から明らかなように、第２実施形態では、スイッチ３０１に入力されるコントロール信号が第１実施形態よりも緩やかに立ち上がっている。このようにすることにより、第２実施形態では、アナログ出力信号ＶAoutが大きく変化するデジタル−アナログ変換器の初動時（スイッチ３０１のオン時から予め設定されている時間が経過するまでの期間）にのみオン抵抗値ＲSW301をオン抵抗値ＲSW40よりも大きくすることができる。

図８は、第２実施形態のアナログ出力信号ＶAoutと時間との関係を示した図である。図８の縦軸はアナログ出力信号ＶAoutを示し、横軸は時間を示している。図８中に示した曲線Ｌａ、Ｌｂは、それぞれオン抵抗値ＲSW40が異なる場合のアナログ出力信号ＶAoutの過渡特性を表している。
図８に示した曲線Ｌａ、曲線Ｌｂから明らかなように、曲線Ｌａと曲線Ｌｂとの間に生じるずれの長さｄ２は、図１６に示した公知のデジタル−アナログ変換器の曲線Ｌａと曲線Ｌｂとの間に生じるずれの長さｄよりも短くなっている。したがって、第２実施形態は、オン抵抗値ＲSW40の変化によるアナログ出力信号の過渡特性の変化を抑制し、歪の発生を抑制することができる。

また、第２実施形態では、デジタル−アナログ変換器の初動時にのみオン抵抗値ＲSW301が大きくなるため、スイッチのサイズが大きくなることがない。このため、第２実施形態は、デジタル−アナログ変換器において許容される応答速度を維持することが可能である。また、第２実施形態では、スイッチサイズ増大によるノイズ源の増加が生じることもない。このため、第２実施形態は、デジタル−アナログ変換器の回路規模を増大させることなく歪の発生を抑制することができる。

なお、図８（ｃ）、（ｄ）に示したコントロール信号は、図８（ｃ）に示したコントロール信号が立ち上がった後に図８（ｄ）に示したコントロール信号が立ち上がるものであってもよい。また、図８（ｄ）に示したコントロール信号が立ち上がった後に図８（ｃ）に示したコントロール信号が立ち上がるものであってもよい。

・第３実施形態
次に、本発明の第３実施形態を説明する。
（回路構成）
図９は、第３実施形態のデジタル−アナログ変換器を説明するための図である。図９において、符号７００を付して示した構成が、第３実施形態のデジタル−アナログ変換器である。第３実施形態のデジタル−アナログ変換器７００は、図１に示す第１実施形態のデジタル−アナログ変換器において、クロックジェネレータ１５０に代えてクロックジェネレータ７５０を備えている。

また、図９に示した第３実施形態のデジタル−アナログ変換器７００は、第１実施形態のデジタル−アナログ変換器１００のスイッチ３０１に代えて、２つのスイッチ３０２および３０３を有している。第１実施形態のスイッチ３０１に含まれるＭＯＳトランジスタが占める領域は、第２実施形態のスイッチ３０２を構成するＭＯＳトランジスタと、スイッチ３０３を構成するＭＯＳトランジスタとが占める領域の合計と同じである。また、２つのスイッチ３０２および３０３を構成するＭＯＳトランジスタのサイズ比は任意に決められることとする。

このように構成することにより。第３実施形態は、スイッチ３０２、３０３に含まれるＭＯＳトランジスタ個々のサイズを小さくし、アナログ出力信号ＶAoutが大きく変化するスイッチ３０２、３０３のオン時点のオン抵抗値ＲSW301をオン抵抗値ＲSW40よりも容易に高めることができる。このため、第３実施形態では、オン抵抗値ＲSW40の変化によるアナログ出力信号ＶAoutの過渡特性の変化を抑制し、その歪の発生を抑制することができる。

図９に示したスイッチユニットＳＷｕ１０およびＳＷｕ４０、スイッチ２０１、３０２および３０３は、クロックジェネレータ７５０が出力するコントロール信号ｅ、ｆ、ｇ、ｈ、ｉによってオン、オフ動作をする。

図１０（ａ）〜（ｅ）は、第３実施形態のスイッチユニットＳＷｕ１０およびＳＷｕ４０、スイッチ２０１、３０２および３０３に入力されるコントロール信号ｅ〜ｉの波形を示した図である。図１０（ａ）〜（ｅ）の縦軸はコントロール信号のレベルの「Ｈ」または「Ｌ」を示し、横軸は時間を示している。図１０（ａ）はスイッチユニットＳＷｕ１０に入力されるコントロール信号ｅの波形を示している。図１０（ｂ）はスイッチ２０１に入力されるコントロール信号ｆ、図１０（ｃ）はスイッチ３０２に入力されるコントロール信号ｇ、図１０（ｄ）はスイッチ３０３に入力されるコントロール信号ｈ、図１０（ｅ）はスイッチユニットＳＷｕ４０に入力されるコントロール信号ｉの波形をそれぞれ示している。スイッチユニットＳＷｕ１０およびＳＷｕ４０に含まれるスイッチ、スイッチ２０１、３０２および３０３は、いずれもコントロール信号が「Ｈ」のときオンになり、コントロール信号が「Ｌ」のときオフになる。

図１０（ｄ）に示したように、第３実施形態では、スイッチ３０３をオンするためのコントロール信号ｈが、スイッチ３０３のオン時点から他スイッチに入力されるコントロール信号よりもゆっくり立ち上がる。このようにすれば、スイッチ３０２、スイッチ３０３のオン抵抗を合成して得られるオン抵抗値ＲSW301を、スイッチ３０２および３０３がオンされた時点から、予め定められた時間が経過するまでの間の初動時にだけ大きくすることができる。このため、第３実施形態では、スイッチ３０２および３０３のサイズを小さくしながらも、デジタル−アナログ変換器７００において許容される応答速度を維持することができる。そのため、スイッチサイズ増大によるノイズ源の増加が生じることもない。このような第３実施形態によれば、回路規模を増大させることなく歪の発生を抑制することができる。

なお、上記した「予め定められた時間」とは、スイッチ３０２および３０３のサイズとコントロール信号の大きさやその立ち上りにかかる時間等とによって決まる時間である。この時間は、デジタル−アナログ変換器７００の設計時に適切な値になるように決定される事項である。
また、図１０（ｃ）、（ｄ）、（ｅ）に示したコントロール信号ｇ、ｈ、ｉの立ち上がりの順については、コントロール信号ｇ、ｈ、ｉの順に立ち上がるものでもよいし、コントロール信号ｉ、ｇ、ｈの順に立ち上がるものとしてもよい。

・第４実施形態
次に、本発明の第４実施形態を説明する。
（回路構成）
図１１は、本発明の第４実施形態のデジタル−アナログ変換器を説明するための図である。図１１において、符号９００を付して示した構成が、デジタル-アナログ変換器である。第４実施形態のデジタル−アナログ変換器９００は、図１に示す第１実施形態のデジタル−アナログ変換器において、クロックジェネレータ１５０に代えてクロックジェネレータ９５０を備えている。

また、第４実施形態のデジタル−アナログ変換器９００は、図１に示したスイッチ３０１に代えて、複数のスイッチ３０１１、３０１２、…３０１Ｍを備えている。スイッチ３０１１、３０１２、…、３０１Ｍ（ＭはＮと異なる自然数）は、サンプリング用容量素子１１１、１１２、…、１１Ｎに１対１で対応するものではない。なお、第１実施形態に示したスイッチ３０１を構成するＭＯＳトランジスタが占める領域と、スイッチ３０１１〜３０１Ｍを構成するＭＯＳトランジスタが占める領域の合計とは同じである。また、スイッチ３０１１〜３０１Ｍを構成するＭＯＳトランジスタのサイズ比は任意に決められることとする。

図１１に示したスイッチユニットＳＷｕ１０およびＳＷｕ４０、スイッチ２０１、スイッチ３０１１〜３０１Ｍは、クロックジェネレータ９５０が出力するコントロール信号ｊ、ｋ、ｍ１〜ｍＭ、ｑによってオン、オフ動作をする。

図１２（ａ）〜（ｇ）は、第４実施形態のスイッチユニットＳＷｕ１０およびＳＷｕ４０、スイッチ２０１、３０１１、３０１２、…、３０１Ｍに入力されるコントロール信号ｊ〜ｑの波形を示した図である。図１２（ａ）〜（ｇ）の縦軸はコントロール信号のレベルの「Ｈ」または「Ｌ」を示し、横軸は時間を示している。図１２（ａ）はスイッチユニットＳＷｕ１０に入力されるコントロール信号ｊの波形を示している。図１２（ｂ）はスイッチ２０１に入力されるコントロール信号ｋ、図１２（ｃ）はスイッチ３０１１に入力されるコントロール信号ｍ１、図１２（ｄ）はスイッチ３０１２に入力されるコントロール信号ｍ２、図１２（ｅ）はスイッチ３０１３に入力されるコントロール信号ｍ３、図１２（ｆ）はスイッチ３０１Ｍに入力されるコントロール信号ｍＭ、図１２（ｇ）はスイッチユニットＳＷｕ４０に入力されるコントロール信号ｑの波形を示している。スイッチユニットＳＷｕ１０およびＳＷｕ４０に含まれるスイッチ、スイッチ２０１、３０１１〜３０１Ｍは、いずれもコントロール信号が「Ｈ」のときオンになり、コントロール信号が「Ｌ」のときオフになる。

図１２（ｃ）〜（ｇ）に示したように、スイッチ３０１１〜３０１Ｍには、「Ｈ」になるタイミングが順番にわずかにずれたコントロール信号が入力される。このような動作によれば、第４実施形態では、アナログ出力信号が大きく変化するデジタル−アナログ変換器９００の初動時のオン抵抗値ＲSW301をオン抵抗値ＲSW40よりも大きくなるようにすることができる。

このような第４実施形態は、オン抵抗値ＲSW40の変化によるアナログ出力信号の過渡特性の変化を抑制することができ、歪の発生を抑制することができる。また、第４実施形態は、初動時にのみ一時的にオン抵抗値ＲSW301を大きくすることができるため、スイッチを構成するＭＯＳトランジスタのサイズを大きくすることなく、デジタル−アナログ変換器９００において許容される応答速度を維持することができる。そのため、スイッチサイズ増大によるノイズ源の増加が生じることもなく、回路規模を増大させることなく歪の発生を抑制することができる。

・第５実施形態
次に、本発明の第５実施形態を説明する。
（回路構成）
図１３は、本発明の第５実施形態のデジタル−アナログ変換器１０００を示した図である。第５実施形態のデジタル−アナログ変換器１０００は、図１に示す第１実施形態におけるデジタル−アナログ変換器において、演算増幅器５０１に代えて差動演算増幅器１１０１を有する点で第１実施形態と相違している。差動演算増幅器１１０１の２つの入力端子のそれぞれには、第１実施形態と同様の充電電圧が入力されるように構成されている。

より具体的には、第５実施形態のデジタル−アナログ変換器１０００は、差動演算増幅器１１０１に、図１に示した構成（図１に示したスイッチユニットＳＷｕ１０およびＳＷｕ４０、スイッチ２０１、スイッチ３０１、サンプリング用容量素子ユニット７０、積分用容量素子６０３）を２つ接続して構成されている。第５実施形態では、図１に示したスイッチユニットＳＷｕ１０およびＳＷｕ４０、スイッチ２０１、スイッチ３０１、サンプリング用容量素子ユニット７０、積分用容量素子６０３をデジタル−アナログ変換部２００とする。また、２つのデジタル−アナログ変換部２００をそれぞれデジタル−アナログ変換部２００ａ、２００ｂとする。図１３において、デジタル−アナログ変換部２００ａに含まれる構成には各符号にａを付加して示す。また、デジタル−アナログ変換部２００ｂに含まれる構成には各符号にｂを付加して示す。さらに、第５実施形態のデジタル−アナログ変換器１０００は、クロックジェネレータ１５０を備えている。このクロックジェネレータ１５０は、第１実施形態におけるデジタル−アナログ変換器のクロックジェネレータ１５０と同一機能構成を有する。

デジタル−アナログ変換部２００ａ、デジタル−アナログ変換部２００ｂでは、デジタルデータに応じた入力信号を構成するビット信号ＶDin1、ＶDin2、…、ＶDinNをスイッチユニットＳＷｕ１０ａまたはスイッチユニットＳＷｕ１０ｂに含まれるサンプリング用容量素子がサンプリングする。差動演算増幅器１１０１の非反転出力端子からは、非反転アナログ出力信号ＶAout^＋が出力される。また、差動演算増幅器１１０１の非半転入力端子にも第１実施形態と同様の構成により、反転入力端子側と同一のビット信号に応じてサンプリング用容量素子に充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号ＶAout⁻が出力される。

図１４（ａ）〜（ｄ）は、第５実施形態のスイッチユニットＳＷｕ１０ａ、スイッチユニットＳＷｕ１０ｂ、スイッチユニットＳＷｕ４０ａ、スイッチユニットＳＷｕ４０ｂ、スイッチ２０１ａ、２０１ｂ、３０１ａおよび３０１ｂに入力されるコントロール信号ａ〜ｄの波形を示した図である。図１４（ａ）〜（ｄ）の縦軸はコントロール信号のレベルの「Ｈ」または「Ｌ」を示し、横軸は時間を示している。図１４（ａ）はスイッチユニットＳＷｕ１０ａ、スイッチユニットＳＷｕ１０ｂに入力されるコントロール信号ａの波形を示している。図１４（ｂ）はスイッチ２０１ａ、２０１ｂに入力されるコントロール信号ｂ、図１４（ｃ）はスイッチ３０１ａ、３０１ｂに入力されるコントロール信号ｃ、図１４（ｄ）はスイッチユニットＳＷｕ４０ａ、スイッチユニットＳＷｕ４０ｂに入力されるコントロール信号ｄの波形を示している。スイッチユニットＳＷｕ１０ａ、スイッチユニットＳＷｕ１０ｂ、スイッチユニットＳＷｕ４０ａ、スイッチユニットＳＷｕ４０ｂに含まれるスイッチ、スイッチ２０１ａ、２０１ｂ、３０１ａおよび３０１ｂは、いずれもコントロール信号が「Ｈ」のときオンになり、コントロール信号が「Ｌ」のときオフになる。

このように、第５実施形態は、完全差動型のデジタル−アナログ変換器１０００を構成することにより、同相ノイズを除去することができ、より高精度なデジタル−アナログ変換を行うことができる。
また、第５実施形態では、スイッチ３０１ａのオン抵抗値をＲSW301a、スイッチ３０１ｂのオン抵抗値をＲSW301bとし、スイッチユニットＳＷｕ４０ａのオン抵抗値をＲSW40a、スイッチユニットＳＷｕ４０ｂのオン抵抗値をＲSW40bとする。このとき、オン抵抗値ＲSW301aをオン抵抗値ＲSW40aよりも大きく、オン抵抗値ＲSW301bをオン抵抗値ＲSW40bよりも大きく設定しているから、オン抵抗値ＲSW40a、ＲSW40bの変化によるアナログ出力信号の過渡特性の変化を抑制することができる。

また、第５実施形態は、デジタル−アナログ変換器に新たな素子を追加することなく歪の発生を抑制することができる。さらに、スイッチを構成するＭＯＳトランジスタのサイズを大きくすることがないため、スイッチサイズ増大によるノイズ源の増加が生じることもない。

また、第５実施形態は、このような構成に限定されるものではない。すなわち、第５実施形態においても、第２実施形態に示した図７のように、コントロール信号を緩やかに立ち上げて、スイッチ３０１のオン抵抗値ＲSW301がオン直後にだけスイッチユニットＳＷｕ４０のオン抵抗値ＲSW40よりも高くなるように設定してもよい。また、第５実施形態では、スイッチ３０１ａに代えて２つのスイッチを並列に設け、スイッチ３０１ｂに代えて２つのスイッチを並列に設けるようにしてもよい。そして、第３実施形態に示した図１０のように、２つのスイッチの一方のＭＯＳトランジスタを他方のスイッチのＭＯＳトランジスタよりも緩やかにオンさせることにより、スイッチがオンされた直後にのみスイッチのオン抵抗値を高めることができる。

さらに、第５実施形態は、第４実施形態のように、スイッチ３０１ａに代えて複数のスイッチを備え、スイッチ３０１ｂに代えて複数のスイッチを備えるようにしてもよい。このような構成において、複数のスイッチがわずかにずれたタイミングで順番にオンすることにより、スイッチ３０１ａに代えて設けられた複数のスイッチの合成オン抵抗値をスイッチユニットＳＷｕ４０ａよりも高くすることができる。また、スイッチ３０１ｂに代えて設けられた複数のスイッチの合成オン抵抗値をスイッチユニットＳＷｕ４０ｂよりも高くすることができる。

第５実施形態において、差動演算増幅器１１０１の出力端子と反転入力端子との間に積分用容量素子６０３ａおよび６０３ｂを設けないこととしてもよい。その場合、サミングノードスイッチ３０１ａおよび３０１ｂを抵抗に置き換え、その値をオン抵抗値ＲSW40aおよびＲSW40bよりも大きい値にすることとしてもよい。

本発明は、オーディオに関する分野のように、変換後のアナログ出力信号の歪みを高い精度で取り除くことが要求される分野に適用されるデジタル−アナログ変換器、サンプルホールド回路に好適である。

７０ サンプリング用容量素子ユニット
１００、７００、９００、１０００ デジタル−アナログ変換器
１０１、１０２、…、１０Ｎ、１４１、１４２、…、１４Ｎ、２０１、３０１、３０１ａ、３０１ｂ、３０２、３０３ スイッチ
５０１ 演算増幅器
１１１、１１２、…１１Ｎ サンプリング用容量素子
２００ａ、２００ｂ デジタル−アナログ変換部
６０１、６０２ 電源
６０３ 積分用容量素子
１１０１ 差動演算増幅器

Claims (9)

1. 外部から入力されたデジタル信号をサンプリングするサンプリング用容量素子と、
   演算増幅器と、
   前記サンプリング用容量素子の一端と前記演算増幅器の反転入力端子とを電気的に離接自在なサミングノードスイッチ部と、
   前記演算増幅器の出力端子と、前記サンプリング用容量素子の前記一端と異なる他端との間に設けられ、前記演算増幅器の出力端子と前記サンプリング用容量素子の前記他端とを電気的に離接自在な帰還スイッチ部と、を備え、
   前記サミングノードスイッチ部および前記帰還スイッチ部はＭＯＳトランジスタによって構成され、前記サミングノードスイッチ部に含まれるサミングノードスイッチ用ＭＯＳトランジスタのオン抵抗値は、前記サンプリング用容量素子の一端と前記演算増幅器の反転入力端子とが電気的に接続された時点から予め設定されている時間が経過するまで、前記帰還スイッチ部に含まれる帰還スイッチ用ＭＯＳトランジスタのオン抵抗値よりも大きくすることを特徴とするデジタル−アナログ変換器。
2. 前記サミングノードスイッチ用ＭＯＳトランジスタをオンする信号は、前記帰還スイッチ用ＭＯＳトランジスタをオンする信号よりも緩やかに立ち上がることを特徴とする請求項１に記載のデジタル−アナログ変換器。
3. 前記サミングノードスイッチ部は、複数の前記サミングノードスイッチ用ＭＯＳトランジスタを有し、複数の前記サミングノードスイッチ用ＭＯＳトランジスタの少なくとも一部をオンする信号は、他の前記サミングノードスイッチ用ＭＯＳトランジスタをオンする信号よりも緩やかに立ち上がることを特徴とする請求項１に記載のデジタル−アナログ変換器。
4. 前記サミングノードスイッチ部は、複数の前記サミングノードスイッチ用ＭＯＳトランジスタを有し、前記サミングノードスイッチ用ＭＯＳトランジスタを制御する信号は、複数の前記サミングノードスイッチ用ＭＯＳトランジスタを、互いに異なるタイミングで順次オンさせることを特徴とする請求項１に記載のデジタル−アナログ変換器。
5. 外部から入力されたデジタル信号をサンプリングするサンプリング用容量素子と、
   演算増幅器と、
   前記サンプリング用容量素子の一端と前記演算増幅器の反転入力端子とを電気的に離接自在なサミングノードスイッチ部と、
   前記演算増幅器の出力端子と、前記サンプリング用容量素子の前記一端と異なる他端との間に設けられ、前記演算増幅器の出力端子と前記サンプリング用容量素子の前記他端とを電気的に離接自在な帰還スイッチ部と、を備え、
   前記サミングノードスイッチ部および前記帰還スイッチ部はＭＯＳトランジスタによって構成され、前記サミングノードスイッチ部に含まれるＭＯＳトランジスタのオン抵抗値は、前記帰還スイッチ部に含まれるＭＯＳトランジスタのオン抵抗値よりも大きいことを特徴とするデジタル−アナログ変換器。
6. デジタル信号がそれぞれ入力される複数の入力端子と、
   複数の前記入力端子の各々に対応して設けられ、対応する前記入力端子から入力されたデジタル信号の電荷をサンプリングする複数のサンプリング用容量素子と、
   前記入力端子と前記サンプリング用容量素子との間に複数の前記入力端子の各々に対応して設けられ、前記入力端子と前記サンプリング用容量素子の一端とを電気的に接続可能な複数の第１スイッチと、
   前記複数のサンプリング用容量素子の前記一端と異なる他方の端子と第１基準電圧源とを電気的に接続可能な第２スイッチと、
   前記複数のサンプリング用容量素子の前記一端に電気的に接続される反転入力端子と第２基準電圧源に電気的に接続される非反転入力端子とアナログ信号を出力する出力端子とを有する演算増幅器と、
   前記複数のサンプリング用容量素子の前記一端と、前記反転入力端子とを電気的に接続可能な第３スイッチと、
   前記非反転入力端子と前記演算増幅器の前記出力端子との間に設けられ、前記サンプリング用容量素子によってサンプリングされた電荷により充電される積分用容量素子と、
   複数の前記第１スイッチの各々と前記第１スイッチの各々に対応付けられた前記サンプリング用容量素子との間と前記出力端子との間に設けられ、前記第１スイッチと前記出力端子とを電気的に接続可能な第４スイッチと、を含み、
   前記第３スイッチおよび前記第４スイッチはＭＯＳトランジスタによって構成され、前記第３スイッチのオン抵抗値は、前記第３スイッチおよび第４スイッチがオンされた時点から予め設定された時間のみ、前記第４スイッチのオン抵抗値よりも大きいことを特徴とするデジタル−アナログ変換器。
7. デジタル信号がそれぞれ入力される複数の入力端子と、
   複数の前記入力端子の各々に対応して設けられ、対応する前記入力端子から入力されたデジタル信号の電荷をサンプリングする複数のサンプリング用容量素子と、
   前記入力端子と前記サンプリング用容量素子との間に複数の前記入力端子の各々に対応して設けられ、前記入力端子と前記サンプリング用容量素子の一端とを電気的に接続可能な複数の第１スイッチと、
   前記複数のサンプリング用容量素子の前記一端と異なる他方の端子と第１基準電圧源とを電気的に接続可能な第２スイッチと、
   前記複数のサンプリング用容量素子の前記一端に電気的に接続される反転入力端子と第２基準電圧源に電気的に接続される非反転入力端子とアナログ信号を出力する出力端子とを有する演算増幅器と、
   前記複数のサンプリング用容量素子の前記一端と、前記反転入力端子とを電気的に接続可能な第３スイッチと、
   前記非反転入力端子と前記演算増幅器の前記出力端子との間に設けられ、前記サンプリング用容量素子によってサンプリングされた電荷によって充電される積分用容量素子と、
   複数の前記第１スイッチの各々と前記第１スイッチの各々に対応付けられた前記サンプリング用容量素子との間と、前記出力端子との間に設けられ、前記第１スイッチと前記出力端子とを電気的に接続可能な第４スイッチと、を含み、
   前記第３スイッチおよび前記第４スイッチはＭＯＳトランジスタによって構成され、前記第３スイッチに含まれるＭＯＳトランジスタのオン抵抗値は、前記第４スイッチに含まれるＭＯＳトランジスタのオン抵抗値よりも大きいことを特徴とするデジタル−アナログ変換器。
8. 外部から入力されたデジタル信号をサンプリング用容量素子にサンプリングするサンプリング期間と、
   前記サンプリング用容量素子の一端と演算増幅器の入力端子とを電気的に離接自在なサミングノードスイッチ部、および、前記演算増幅器の出力端子と前記サンプリング用容量素子の他端とを電気的に離接自在な帰還スイッチ部、により、前記サンプリング用容量素子の一端と前記演算増幅器の入力端子とが電気的に接続される積分期間と、
   を備えるデジタル−アナログ変換器の制御方法であって、
   前記積分期間の初めの期間において、前記サミングノードスイッチ部に含まれるＭＯＳトランジスタのオン抵抗値を前記帰還スイッチ部に含まれるＭＯＳトランジスタのオン抵抗値よりも大きくすることを特徴とするデジタル−アナログ変換器の制御方法。
9. 前記初めの期間は、前記サンプリング用容量素子の一端と前記演算増幅器の入力端子とが電気的に接続された時点から予め設定されている時間が経過するまでの期間であることを特徴とする請求項８に記載のデジタル−アナログ変換器の制御方法。

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