JPH11122111A - Ｄａ変換方法とｄａ変換装置 - Google Patents
Ｄａ変換方法とｄａ変換装置Info
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- JPH11122111A JPH11122111A JP27785997A JP27785997A JPH11122111A JP H11122111 A JPH11122111 A JP H11122111A JP 27785997 A JP27785997 A JP 27785997A JP 27785997 A JP27785997 A JP 27785997A JP H11122111 A JPH11122111 A JP H11122111A
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Abstract
(57)【要約】
【課題】消費電力を低下させ、あわせてディスチャージ
期間を短縮できるＤＡ変換装置を提供することを目的と
する。 【解決手段】 アナログ変換しようとするデジタル値に
応じて入力容量Ｃ１〜Ｃｎの一端を第１の基準電圧Ｖｒ
１に接続し、反転入力と出力の間に帰還容量ＣＦが介装
され非反転入力に第２の基準電圧Ｖｒ２が印加された差
動増幅回路１の前記反転入力を入力容量の他端に接続
し、出力期間では、前記入力容量と帰還容量を逆極性に
充電して前記差動増幅回路の出力からデジタル値に応じ
たアナログ電圧を出力し、ディスチャージ期間では、入
力容量Ｃ１〜Ｃｎと帰還容量ＣＦを並列接続して入力容
量の電荷を放電させるので、差動増幅回路からの基準電
圧の印加によらないで保持電荷の放電ができ、消費電流
が増加されることなく、ディスチャージができる。
期間を短縮できるＤＡ変換装置を提供することを目的と
する。 【解決手段】 アナログ変換しようとするデジタル値に
応じて入力容量Ｃ１〜Ｃｎの一端を第１の基準電圧Ｖｒ
１に接続し、反転入力と出力の間に帰還容量ＣＦが介装
され非反転入力に第２の基準電圧Ｖｒ２が印加された差
動増幅回路１の前記反転入力を入力容量の他端に接続
し、出力期間では、前記入力容量と帰還容量を逆極性に
充電して前記差動増幅回路の出力からデジタル値に応じ
たアナログ電圧を出力し、ディスチャージ期間では、入
力容量Ｃ１〜Ｃｎと帰還容量ＣＦを並列接続して入力容
量の電荷を放電させるので、差動増幅回路からの基準電
圧の印加によらないで保持電荷の放電ができ、消費電流
が増加されることなく、ディスチャージができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＴＦＴマト
リクスカラー液晶パネルを駆動する液晶ドライバに内蔵
され、デジタルのカラー画像信号をアナログ電圧に変換
する容量型デジタル・アナログ変換器に関するものであ
る。
リクスカラー液晶パネルを駆動する液晶ドライバに内蔵
され、デジタルのカラー画像信号をアナログ電圧に変換
する容量型デジタル・アナログ変換器に関するものであ
る。
【０００２】
【従来の技術】この種の従来のＤＡ変換装置を図４に示
す。１は第１の差動増幅回路で、出力端子２がデジタル
アナログ変換後のアナログ出力端子となる。第１の差動
増幅回路１の出力端子２と反転入力端子３の間に帰還容
量ＣＦが接続されている。帰還容量ＣＦの両端はスイッ
チ５が接続されている。
す。１は第１の差動増幅回路で、出力端子２がデジタル
アナログ変換後のアナログ出力端子となる。第１の差動
増幅回路１の出力端子２と反転入力端子３の間に帰還容
量ＣＦが接続されている。帰還容量ＣＦの両端はスイッ
チ５が接続されている。
【０００３】反転入力端子３には、ｎ個の入力容量Ｃ１
〜Ｃｎからなる入力容量群６の共通電極が接続されてお
り、入力容量群６の各入力容量Ｃ１〜Ｃｎの格別の電極
にはスイッチＳＷ１〜ＳＷｎからなるスイッチ群７が接
続されている。
〜Ｃｎからなる入力容量群６の共通電極が接続されてお
り、入力容量群６の各入力容量Ｃ１〜Ｃｎの格別の電極
にはスイッチＳＷ１〜ＳＷｎからなるスイッチ群７が接
続されている。
【０００４】スイッチＳＷ１〜ＳＷｎは何れも端子Ａの
側と端子Ｂの側の切り換えによってにより２種類の信号
の一方を選択して出力できる。スイッチ群７のスイッチ
ＳＷ１〜ＳＷｎの各端子Ａには、第１の基準電圧Ｖｒ１
が接続され、スイッチＳＷ１〜ＳＷｎの各端子Ｂには、
第２の基準電圧源Ｖｒ２が電圧を緩衝増幅する第２の差
動増幅回路９を介して接続されており、第２の基準電圧
Ｖｒ２が第２の差動増幅回路９によって電流増幅され、
各スイッチＳＷ１〜ＳＷｎの端子Ｂと第１の差動増幅回
路１の非反転入力１０に接続されている。
側と端子Ｂの側の切り換えによってにより２種類の信号
の一方を選択して出力できる。スイッチ群７のスイッチ
ＳＷ１〜ＳＷｎの各端子Ａには、第１の基準電圧Ｖｒ１
が接続され、スイッチＳＷ１〜ＳＷｎの各端子Ｂには、
第２の基準電圧源Ｖｒ２が電圧を緩衝増幅する第２の差
動増幅回路９を介して接続されており、第２の基準電圧
Ｖｒ２が第２の差動増幅回路９によって電流増幅され、
各スイッチＳＷ１〜ＳＷｎの端子Ｂと第１の差動増幅回
路１の非反転入力１０に接続されている。
【０００５】このＤＡ変換装置は容量を用いた電荷分配
方式の回路で、各容量Ｃ１〜ＣｎとＣＦを放電させるサ
イクル（以下、ディスチャージ期間と称す）とアナログ
電圧を出力するサイクル（以下、出力期間と称す）の２
サイクルに分かれる。
方式の回路で、各容量Ｃ１〜ＣｎとＣＦを放電させるサ
イクル（以下、ディスチャージ期間と称す）とアナログ
電圧を出力するサイクル（以下、出力期間と称す）の２
サイクルに分かれる。
【０００６】ディスチャージ期間は、各容量Ｃ１〜Ｃｎ
とＣＦの両端電圧を同一電位にし、帯電した電荷を放電
させる。このために、図５に示すようにスイッチ５はオ
ンし、スイッチ群７の各スイッチＳＷ１〜ＳＷｎは全て
端子Ｂに接続する。
とＣＦの両端電圧を同一電位にし、帯電した電荷を放電
させる。このために、図５に示すようにスイッチ５はオ
ンし、スイッチ群７の各スイッチＳＷ１〜ＳＷｎは全て
端子Ｂに接続する。
【０００７】スイッチ５をオンすることで帰還容量ＣＦ
の両端は短絡され、帰還容量ＣＦの電荷は放電される。
スイッチ５をオンすると同時にスイッチ群７の各スイッ
チＳＷ１〜ＳＷｎが端子Ｂに接続すると、入力容量群６
の入力容量Ｃ１〜Ｃｎには、電圧フォロワーとして機能
する第２の差動増幅回路９によって第２の基準電圧Ｖｒ
２が印加される。
の両端は短絡され、帰還容量ＣＦの電荷は放電される。
スイッチ５をオンすると同時にスイッチ群７の各スイッ
チＳＷ１〜ＳＷｎが端子Ｂに接続すると、入力容量群６
の入力容量Ｃ１〜Ｃｎには、電圧フォロワーとして機能
する第２の差動増幅回路９によって第２の基準電圧Ｖｒ
２が印加される。
【０００８】第１の差動増幅回路１が高い利得を有して
いると、反転入力端子３と非反転入力端子１０は仮想的
に同一電位となるので、第１の差動増幅回路１の非反転
入力端子１０に第２の基準電圧Ｖｒ２の電圧が印加され
ていて、この状態では、第１の差動増幅回路Ａ１の反転
入力端子３は第２の基準電圧Ｖｒ２と同一電位となる。
いると、反転入力端子３と非反転入力端子１０は仮想的
に同一電位となるので、第１の差動増幅回路１の非反転
入力端子１０に第２の基準電圧Ｖｒ２の電圧が印加され
ていて、この状態では、第１の差動増幅回路Ａ１の反転
入力端子３は第２の基準電圧Ｖｒ２と同一電位となる。
【０００９】反転入力端子３は容量Ｃ１〜Ｃｎに接続さ
れているため、容量Ｃ１〜Ｃｎの両端には同一の第２の
基準電圧Ｖｒ２の電位が印加されており、帯電した電荷
は放電される。この時の回路の接続状態を図５に示す。
れているため、容量Ｃ１〜Ｃｎの両端には同一の第２の
基準電圧Ｖｒ２の電位が印加されており、帯電した電荷
は放電される。この時の回路の接続状態を図５に示す。
【００１０】出力期間には、図６に示すようにスイッチ
５をオフとし、第１の差動増幅回路１の出力端子２と反
転入力端子３は帰還容量ＣＦで接続される。スイッチ群
７の各スイッチＳＷ１〜ＳＷｎは端子Ａまたは端子Ｂに
接続することが可能である。
５をオフとし、第１の差動増幅回路１の出力端子２と反
転入力端子３は帰還容量ＣＦで接続される。スイッチ群
７の各スイッチＳＷ１〜ＳＷｎは端子Ａまたは端子Ｂに
接続することが可能である。
【００１１】スイッチＳＷ１が端子Ａに接続された場合
は、このスイッチＳＷ１に接続されている容量Ｃ１には
第１の基準電圧Ｖｒ１が印加される。第１の差動増幅回
路１の反転入力端子３は仮想的に第２の基準電圧Ｖｒ２
と同電位のため、容量Ｃ１の両端電圧は（ Ｖｒ１ −
Ｖｒ２ ）となり帯電される電荷量は Ｑ ＝ Ｃ１
・ （ Ｖｒ１ −Ｖｒ２ ）となる。
は、このスイッチＳＷ１に接続されている容量Ｃ１には
第１の基準電圧Ｖｒ１が印加される。第１の差動増幅回
路１の反転入力端子３は仮想的に第２の基準電圧Ｖｒ２
と同電位のため、容量Ｃ１の両端電圧は（ Ｖｒ１ −
Ｖｒ２ ）となり帯電される電荷量は Ｑ ＝ Ｃ１
・ （ Ｖｒ１ −Ｖｒ２ ）となる。
【００１２】一方、スイッチＳＷ１が端子Ｂに接続され
た場合は、入力容量Ｃ１に印加される電圧差は前記ディ
スチャージ期間と同様に同一の電位Ｖｒ２となるため、
帯電はされない。
た場合は、入力容量Ｃ１に印加される電圧差は前記ディ
スチャージ期間と同様に同一の電位Ｖｒ２となるため、
帯電はされない。
【００１３】このように、スイッチ群７はスイッチＳＷ
１〜ＳＷｎの接続状況に応じて端子Ａもしくは端子Ｂが
選択され電荷が充電される。充電により、第１の差動増
幅回路１の反転入力端子３には電荷が生成され電圧の変
動が発生するが、第１の差動増幅回路１は負帰還がかか
っているため、反転入力端子３は第２の基準電圧Ｖｒ２
に維持される。
１〜ＳＷｎの接続状況に応じて端子Ａもしくは端子Ｂが
選択され電荷が充電される。充電により、第１の差動増
幅回路１の反転入力端子３には電荷が生成され電圧の変
動が発生するが、第１の差動増幅回路１は負帰還がかか
っているため、反転入力端子３は第２の基準電圧Ｖｒ２
に維持される。
【００１４】電圧を維持するために第１の差動増幅回路
１は、帰還容量ＣＦに対し反転入力端子３の電荷を相殺
する極性の電荷をＣＦに発生させる。相殺する電荷量は
入力容量群６の容量Ｃ１〜Ｃｎに充電された総電荷量と
等しい電荷が、帰還容量ＣＦに充電されることになる。
１は、帰還容量ＣＦに対し反転入力端子３の電荷を相殺
する極性の電荷をＣＦに発生させる。相殺する電荷量は
入力容量群６の容量Ｃ１〜Ｃｎに充電された総電荷量と
等しい電荷が、帰還容量ＣＦに充電されることになる。
【００１５】そこで、帰還容量ＣＦには 電圧Ｖ ＝
（ 総電荷量 ） ／ ＣＦ の電圧が発生する。これ
は離散的データによってスイッチ群７のスイッチＳＷ１
〜ＳＷｎをオン、オフした結果の連続電圧の変化とな
り、デジタル信号がアナログ変換されたことになる。
（ 総電荷量 ） ／ ＣＦ の電圧が発生する。これ
は離散的データによってスイッチ群７のスイッチＳＷ１
〜ＳＷｎをオン、オフした結果の連続電圧の変化とな
り、デジタル信号がアナログ変換されたことになる。
【００１６】入力容量群６は容量Ｃ１〜Ｃｎとして任意
の容量値を選択することで所望のビット数のＤＡ変換装
置を設計することができる。この方式は、容量の比率で
ＤＡ変換装置の精度が決まるため、特にＭＯＳプロセス
におけるポリシリコンエッチング精度の絶対ばらつきの
影響を受けにくく、高い精度のＤＡ変換装置が設計でき
るものである。
の容量値を選択することで所望のビット数のＤＡ変換装
置を設計することができる。この方式は、容量の比率で
ＤＡ変換装置の精度が決まるため、特にＭＯＳプロセス
におけるポリシリコンエッチング精度の絶対ばらつきの
影響を受けにくく、高い精度のＤＡ変換装置が設計でき
るものである。
【００１７】このＤＡ変換装置を液晶ドライバ用ＬＳＩ
に用いた場合、高い分解能の表示パネルが実現できる。
に用いた場合、高い分解能の表示パネルが実現できる。
【００１８】
【発明が解決しようとする課題】しかしながら、上記従
来のＤＡ変換装置の場合、ディスチャージ期間において
は、第２の基準電圧Ｖｒ２を維持するために第１，第２
の差動増幅回路１，９が電荷を充放電するため、各差動
増幅回路１，９が電流を消費する。
来のＤＡ変換装置の場合、ディスチャージ期間において
は、第２の基準電圧Ｖｒ２を維持するために第１，第２
の差動増幅回路１，９が電荷を充放電するため、各差動
増幅回路１，９が電流を消費する。
【００１９】液晶ドライバの場合、１チップ内に３００
以上の出力端子を有するため、ディスチャージ用の電流
が１チップ内の消費電流を増加させる要因となる。ま
た、低電流化を行うために、各差動増幅回路の電流能力
を低減させると、同一容量への充電時間が増加し、動作
周期が長くなって、動作周期の短い高分解能パネルの表
示が困難となる。
以上の出力端子を有するため、ディスチャージ用の電流
が１チップ内の消費電流を増加させる要因となる。ま
た、低電流化を行うために、各差動増幅回路の電流能力
を低減させると、同一容量への充電時間が増加し、動作
周期が長くなって、動作周期の短い高分解能パネルの表
示が困難となる。
【００２０】本発明は、ディスチャージ期間における消
費電力を低下させ、あわせてディスチャージ期間を短縮
できるＤＡ変換方法と装置を提供することを目的とす
る。
費電力を低下させ、あわせてディスチャージ期間を短縮
できるＤＡ変換方法と装置を提供することを目的とす
る。
【００２１】
【課題を解決するための手段】本発明のＤＡ変換方法
は、ディスチャージ期間における差動増幅回路の動作を
停止させて消費電力を低下させ、あわせてディスチャー
ジ期間を短縮させるもので、入力容量群６の容量Ｃ１〜
Ｃｎと帰還容量ＣＦに保持された電荷の放電（ディスチ
ャージ期間）に、入力容量と出力容量をスイッチを経由
して接続することで、差動増幅回路からの基準電圧の印
加によらないで保持電荷を放電させることを特徴とす
る。
は、ディスチャージ期間における差動増幅回路の動作を
停止させて消費電力を低下させ、あわせてディスチャー
ジ期間を短縮させるもので、入力容量群６の容量Ｃ１〜
Ｃｎと帰還容量ＣＦに保持された電荷の放電（ディスチ
ャージ期間）に、入力容量と出力容量をスイッチを経由
して接続することで、差動増幅回路からの基準電圧の印
加によらないで保持電荷を放電させることを特徴とす
る。
【００２２】この本発明によると、ディスチャージ期間
における消費電力を低下させ、あわせてディスチャージ
期間を短縮できる。
における消費電力を低下させ、あわせてディスチャージ
期間を短縮できる。
【００２３】
【発明の実施の形態】本発明のＤＡ変換方法は、容量を
用いた電荷分配方式のＤＡ変換方法であって、アナログ
変換しようとするデジタル値に応じて入力容量の一端を
第１の基準電圧Ｖｒ１に接続し、反転入力と出力の間に
帰還容量ＣＦが介装され非反転入力に第２の基準電圧が
印加された差動増幅回路の前記反転入力を前記入力容量
の他端に接続し、出力期間では、前記入力容量と帰還容
量を逆極性に充電して前記差動増幅回路の出力から前記
デジタル値に応じたアナログ電圧を出力し、ディスチャ
ージ期間では、前記入力容量と前記帰還容量を並列接続
して入力容量の電荷を放電させることを特徴とする。
用いた電荷分配方式のＤＡ変換方法であって、アナログ
変換しようとするデジタル値に応じて入力容量の一端を
第１の基準電圧Ｖｒ１に接続し、反転入力と出力の間に
帰還容量ＣＦが介装され非反転入力に第２の基準電圧が
印加された差動増幅回路の前記反転入力を前記入力容量
の他端に接続し、出力期間では、前記入力容量と帰還容
量を逆極性に充電して前記差動増幅回路の出力から前記
デジタル値に応じたアナログ電圧を出力し、ディスチャ
ージ期間では、前記入力容量と前記帰還容量を並列接続
して入力容量の電荷を放電させることを特徴とする。
【００２４】この本発明のＤＡ変換方法を実現する装置
は、非反転入力端子に加えられる電圧と反転入力端子に
加えられる電圧との差に応じた電圧を出力する差動増幅
回路と、差動増幅回路の前記反転入力端子に一端が接続
された入力容量と、差動増幅回路の前記反転入力端子に
一端が接続された帰還容量と、差動増幅回路の出力と帰
還容量の他端の間に介装された第１のスイッチと、入力
容量の他端を第１の基準電圧と帰還容量の前記他端に切
り換えて接続する第２のスイッチと、出力期間では、第
１のスイッチをオン状態にするとともに第２のスイッチ
をアナログ変換しようとするデジタル値に応じて第１の
基準電圧に接続し、ディスチャージ期間では、第１のス
イッチをオフ状態にするとともに第２のスイッチを帰還
容量の前記他端に接続する制御手段とを設けたことを特
徴とし、具体的には、入力容量と第２のスイッチの回路
数は、アナログ変換しようとするデジタル信号のビット
数に応じて、単数または複数個を設ける。
は、非反転入力端子に加えられる電圧と反転入力端子に
加えられる電圧との差に応じた電圧を出力する差動増幅
回路と、差動増幅回路の前記反転入力端子に一端が接続
された入力容量と、差動増幅回路の前記反転入力端子に
一端が接続された帰還容量と、差動増幅回路の出力と帰
還容量の他端の間に介装された第１のスイッチと、入力
容量の他端を第１の基準電圧と帰還容量の前記他端に切
り換えて接続する第２のスイッチと、出力期間では、第
１のスイッチをオン状態にするとともに第２のスイッチ
をアナログ変換しようとするデジタル値に応じて第１の
基準電圧に接続し、ディスチャージ期間では、第１のス
イッチをオフ状態にするとともに第２のスイッチを帰還
容量の前記他端に接続する制御手段とを設けたことを特
徴とし、具体的には、入力容量と第２のスイッチの回路
数は、アナログ変換しようとするデジタル信号のビット
数に応じて、単数または複数個を設ける。
【００２５】以下、この発明の実施の形態を図１〜図３
に基づいて説明する。なお、従来例を示す図４と同様の
作用を成すものには同一の符号を付けて説明する。
に基づいて説明する。なお、従来例を示す図４と同様の
作用を成すものには同一の符号を付けて説明する。
【００２６】図１は本発明のＤＡ変換装置を示す。ここ
で第１，第２の差動増幅回路１，９、帰還容量ＣＦ、入
力容量群６、スイッチ群７、第１，第２の基準電圧Ｖｒ
１，Ｖｒ２は従来例と同じものである。
で第１，第２の差動増幅回路１，９、帰還容量ＣＦ、入
力容量群６、スイッチ群７、第１，第２の基準電圧Ｖｒ
１，Ｖｒ２は従来例と同じものである。
【００２７】第１の差動増幅回路１の出力端子２はアナ
ログ変換後のアナログ出力端子となる。第１の差動増幅
回路１の出力端子２と反転入力端子３の間には帰還容量
ＣＦと第１のスイッチとしてのスイッチ１１との直列回
路が設けられている。帰還容量ＣＦとスイッチ１１の接
続点Ｐは配線１２を介して第２のスイッチとしてのスイ
ッチ群７の各スイッチＳＷ１〜ＳＷｎの端子Ｂに接続さ
れている。
ログ変換後のアナログ出力端子となる。第１の差動増幅
回路１の出力端子２と反転入力端子３の間には帰還容量
ＣＦと第１のスイッチとしてのスイッチ１１との直列回
路が設けられている。帰還容量ＣＦとスイッチ１１の接
続点Ｐは配線１２を介して第２のスイッチとしてのスイ
ッチ群７の各スイッチＳＷ１〜ＳＷｎの端子Ｂに接続さ
れている。
【００２８】第１の差動増幅回路１の反転入力端子３に
はｎ個の入力容量Ｃ１〜Ｃｎが並列接続されており、各
入力容量Ｃ１〜Ｃｎの反対電極にはスイッチ群７が接続
されている。第１の差動増幅回路１の非反転入力１０に
は、第２の基準電圧源Ｖｒ２が電圧を緩衝増幅する第２
の差動増幅回路９を介して接続されている。
はｎ個の入力容量Ｃ１〜Ｃｎが並列接続されており、各
入力容量Ｃ１〜Ｃｎの反対電極にはスイッチ群７が接続
されている。第１の差動増幅回路１の非反転入力１０に
は、第２の基準電圧源Ｖｒ２が電圧を緩衝増幅する第２
の差動増幅回路９を介して接続されている。
【００２９】スイッチ群６の各ＳＷ１〜ＳＷｎは端子
Ａ，Ｂにより２種類の信号選択ができるもので、端子Ａ
には基準電圧Ｖｒ１が接続されている。次に本発明の動
作を説明する。ここでは、スイッチ１１とスイッチ群７
を制御する制御手段が次のように構成されている。
Ａ，Ｂにより２種類の信号選択ができるもので、端子Ａ
には基準電圧Ｖｒ１が接続されている。次に本発明の動
作を説明する。ここでは、スイッチ１１とスイッチ群７
を制御する制御手段が次のように構成されている。
【００３０】従来例と同様に、容量型ＤＡ変換装置は、
容量の放電帰還（ディスチャージ期間）と出力期間に分
かれる。始めに出力期間の動作を説明する。
容量の放電帰還（ディスチャージ期間）と出力期間に分
かれる。始めに出力期間の動作を説明する。
【００３１】出力期間ではスイッチ１１がオン状態とな
り、第１の差動増幅回路１は帰還容量ＣＦによって負帰
還をかけている。また、入力容量群６はスイッチＳＷ１
〜ＳＷｎの設定条件に応じて、第１の基準電圧Ｖｒ１ま
たは第２の基準電圧Ｖｒ２の電圧が選択されて接続され
ている。
り、第１の差動増幅回路１は帰還容量ＣＦによって負帰
還をかけている。また、入力容量群６はスイッチＳＷ１
〜ＳＷｎの設定条件に応じて、第１の基準電圧Ｖｒ１ま
たは第２の基準電圧Ｖｒ２の電圧が選択されて接続され
ている。
【００３２】第１の基準電圧Ｖｒ１に接続された容量
は、従来例と同様に（ Ｖｒ１ −Ｖｒ２ ）の電位差
が印加され、Ｑ ＝ Ｃ ・ （ Ｖｒ１ − Ｖｒ２
）の電荷が蓄積される。
は、従来例と同様に（ Ｖｒ１ −Ｖｒ２ ）の電位差
が印加され、Ｑ ＝ Ｃ ・ （ Ｖｒ１ − Ｖｒ２
）の電荷が蓄積される。
【００３３】一方、第２の基準電圧Ｖｒ２が選択された
場合、電位差は（ Ｖｒ２ − Ｖｒ２ ）となって電
位差はゼロとなり、電荷の蓄積はされない。スイッチ群
７の各スイッチＳＷ１〜ＳＷｎは任意に端子Ａまたは端
子Ｂが選択される。そこで、入力容量Ｃ１〜Ｃｎにはス
イッチＳＷ１〜ＳＷｎの任意の設定に応じた電荷が蓄積
される。
場合、電位差は（ Ｖｒ２ − Ｖｒ２ ）となって電
位差はゼロとなり、電荷の蓄積はされない。スイッチ群
７の各スイッチＳＷ１〜ＳＷｎは任意に端子Ａまたは端
子Ｂが選択される。そこで、入力容量Ｃ１〜Ｃｎにはス
イッチＳＷ１〜ＳＷｎの任意の設定に応じた電荷が蓄積
される。
【００３４】この時、第１の差動増幅回路１の帰還容量
ＣＦには、従来例と同様に、反転入力端子３に発生した
電荷を相殺する極性の電荷であり、入力容量群６に帯電
した電荷量と等しい電荷が蓄積される。
ＣＦには、従来例と同様に、反転入力端子３に発生した
電荷を相殺する極性の電荷であり、入力容量群６に帯電
した電荷量と等しい電荷が蓄積される。
【００３５】この帰還容量ＣＦに電荷を充電するのは、
第１の差動増幅回路１の出力回路が電流を供給して行
う。この動作は従来例とまったく同じであり、この時の
回路の接続状態を図３に示す。
第１の差動増幅回路１の出力回路が電流を供給して行
う。この動作は従来例とまったく同じであり、この時の
回路の接続状態を図３に示す。
【００３６】次にディスチャージ動作では、スイッチ１
１をオフとし、第１の差動増幅回路１の出力端子２と帰
還容量ＣＦの接続を切り離す。かつ、スイッチＳＷ１〜
ＳＷｎを端子Ｂに接続する。この時の回路の接続状況を
図２に示す。
１をオフとし、第１の差動増幅回路１の出力端子２と帰
還容量ＣＦの接続を切り離す。かつ、スイッチＳＷ１〜
ＳＷｎを端子Ｂに接続する。この時の回路の接続状況を
図２に示す。
【００３７】出力期間では、入力容量Ｃ１〜Ｃｎと帰還
容量ＣＦには等しい量の電荷が蓄積されている。この図
２の接続をすれば、蓄積された電荷は入力容量Ｃ１〜Ｃ
ｎ群６と帰還容量ＣＦで相殺されるために、容量電極間
の電位差はゼロとなる。その時の電圧値は第１の差動増
幅回路１の反転入力端子３は、Ｖｒ２と同一電位であ
る。また、配線１２の電位もＶｒ２と同一電位になる。
容量ＣＦには等しい量の電荷が蓄積されている。この図
２の接続をすれば、蓄積された電荷は入力容量Ｃ１〜Ｃ
ｎ群６と帰還容量ＣＦで相殺されるために、容量電極間
の電位差はゼロとなる。その時の電圧値は第１の差動増
幅回路１の反転入力端子３は、Ｖｒ２と同一電位であ
る。また、配線１２の電位もＶｒ２と同一電位になる。
【００３８】この入力容量群６と帰還容量ＣＦの相互接
続は、第１の差動増幅回路１もしくは第２の差動増幅回
路９によらないで実現できるものである。そのため、第
１，第２の差動増幅回路１，９はディスチャージのため
に電力を消費することがない。
続は、第１の差動増幅回路１もしくは第２の差動増幅回
路９によらないで実現できるものである。そのため、第
１，第２の差動増幅回路１，９はディスチャージのため
に電力を消費することがない。
【００３９】また、スイッチ群７のスイッチＳＷ１〜Ｓ
Ｗｎのオン抵抗を低下させることでディスチャージ期間
を短くでき、動作周期の早いシステムにも対応できる。
上記の実施の形態では、入力容量Ｃ１〜Ｃｎとスイッチ
群７を構成するスイッチＳＷ１〜ＳＷｎの回路数は、ア
ナログ変換しようとするデジタル信号のビット数に応じ
て複数個を設けたが、アナログ変換しようとするデジタ
ル信号のビット数ガ１ビットの場合には入力容量とスイ
ッチ群７を構成するスイッチの回路数ヲ単数にして構成
することもできる。
Ｗｎのオン抵抗を低下させることでディスチャージ期間
を短くでき、動作周期の早いシステムにも対応できる。
上記の実施の形態では、入力容量Ｃ１〜Ｃｎとスイッチ
群７を構成するスイッチＳＷ１〜ＳＷｎの回路数は、ア
ナログ変換しようとするデジタル信号のビット数に応じ
て複数個を設けたが、アナログ変換しようとするデジタ
ル信号のビット数ガ１ビットの場合には入力容量とスイ
ッチ群７を構成するスイッチの回路数ヲ単数にして構成
することもできる。
【００４０】
【発明の効果】以上のように本発明によれば、アナログ
変換しようとするデジタル値に応じて入力容量の一端を
第１の基準電圧に接続し、反転入力と出力の間に帰還容
量が介装され非反転入力に第２の基準電圧が印加された
差動増幅回路の前記反転入力を前記入力容量の他端に接
続し、出力期間では、前記入力容量と帰還容量を逆極性
に充電して前記差動増幅回路の出力から前記デジタル値
に応じたアナログ電圧を出力し、ディスチャージ期間で
は、前記入力容量と前記帰還容量を並列接続して入力容
量の電荷を放電させるので、差動増幅回路からの基準電
圧印加によらないで保持電荷の放電ができ、第１，第２
の差動増幅回路の消費電流が増加されることなく、ディ
スチャージができる。
変換しようとするデジタル値に応じて入力容量の一端を
第１の基準電圧に接続し、反転入力と出力の間に帰還容
量が介装され非反転入力に第２の基準電圧が印加された
差動増幅回路の前記反転入力を前記入力容量の他端に接
続し、出力期間では、前記入力容量と帰還容量を逆極性
に充電して前記差動増幅回路の出力から前記デジタル値
に応じたアナログ電圧を出力し、ディスチャージ期間で
は、前記入力容量と前記帰還容量を並列接続して入力容
量の電荷を放電させるので、差動増幅回路からの基準電
圧印加によらないで保持電荷の放電ができ、第１，第２
の差動増幅回路の消費電流が増加されることなく、ディ
スチャージができる。
【００４１】また、充放電の回路に介装されるスイッチ
のオン抵抗を低下させることで、ディスチャージ期間を
短くでき、動作周期の早いシステムにも対応できる優れ
たＤＡ変換装置を実現できるものである。
のオン抵抗を低下させることで、ディスチャージ期間を
短くでき、動作周期の早いシステムにも対応できる優れ
たＤＡ変換装置を実現できるものである。
【図１】この発明のＤＡ変換装置の実施の形態の構成図
【図２】この実施の形態のディスチャージ時の接続図
【図３】この実施の形態の出力時の接続図
【図４】従来のＤＡ変換装置の構成図
【図５】従来のＤＡ変換装置におけるディスチャージ時
の接続図
の接続図
【図６】従来のＤＡ変換装置における出力時の接続図
１ 第１の差動増幅回路 ２ 第１の差動増幅回路の出力端子 ３ 第１の差動増幅回路の反転入力端子 ＣＦ 帰還容量 ６ 入力容量群 Ｃ１〜Ｃｎ 入力容量 ７ 入力スイッチ群 ＳＷ１〜ＳＷｎ 入力スイッチ群のスイッチ〔第２の
スイッチ〕 Ｖｒ１ 第１の基準電圧 Ｖｒ２ 第２の基準電圧 ９ 第２の差動増幅回路 １０ 第１の差動増幅回路の非反転入力端子 １１ スイッチ〔第１のスイッチ〕
スイッチ〕 Ｖｒ１ 第１の基準電圧 Ｖｒ２ 第２の基準電圧 ９ 第２の差動増幅回路 １０ 第１の差動増幅回路の非反転入力端子 １１ スイッチ〔第１のスイッチ〕
Claims (3)
- 【請求項１】容量を用いた電荷分配方式のＤＡ変換方法
であって、 アナログ変換しようとするデジタル値に応じて入力容量
の一端を第１の基準電圧に接続し、反転入力と出力の間
に帰還容量が介装され非反転入力に第２の基準電圧が印
加された差動増幅回路の前記反転入力を前記入力容量の
他端に接続し、 出力期間では、前記入力容量と帰還容量を逆極性に充電
して前記差動増幅回路の出力から前記デジタル値に応じ
たアナログ電圧を出力し、 ディスチャージ期間では、前記入力容量と前記帰還容量
を並列接続して入力容量の電荷を放電させるＤＡ変換方
法。 - 【請求項２】非反転入力端子に加えられる電圧と反転入
力端子に加えられる電圧との差に応じた電圧を出力する
差動増幅回路と、 差動増幅回路の前記反転入力端子に一端が接続された入
力容量と、 差動増幅回路の前記反転入力端子に一端が接続された帰
還容量と、 差動増幅回路の出力と帰還容量の他端の間に介装された
第１のスイッチと、 入力容量の他端を第１の基準電圧と帰還容量の前記他端
に切り換えて接続する第２のスイッチと、 出力期間では、第１のスイッチをオン状態にするととも
に第２のスイッチをアナログ変換しようとするデジタル
値に応じて第１の基準電圧に接続し、ディスチャージ期
間では、第１のスイッチをオフ状態にするとともに第２
のスイッチを帰還容量の前記他端に接続する制御手段と
を設けたＤＡ変換装置。 - 【請求項３】アナログ変換しようとするデジタル信号の
ビット数に応じて、入力容量と第２のスイッチの回路数
を複数個だけ設けた請求項２記載のＤＡ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27785997A JPH11122111A (ja) | 1997-10-13 | 1997-10-13 | Ｄａ変換方法とｄａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27785997A JPH11122111A (ja) | 1997-10-13 | 1997-10-13 | Ｄａ変換方法とｄａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11122111A true JPH11122111A (ja) | 1999-04-30 |
Family
ID=17589287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27785997A Pending JPH11122111A (ja) | 1997-10-13 | 1997-10-13 | Ｄａ変換方法とｄａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11122111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013124928A1 (ja) * | 2012-02-22 | 2013-08-29 | 旭化成エレクトロニクス株式会社 | デジタル－アナログ変換器およびその制御方法 |
-
1997
- 1997-10-13 JP JP27785997A patent/JPH11122111A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013124928A1 (ja) * | 2012-02-22 | 2013-08-29 | 旭化成エレクトロニクス株式会社 | デジタル－アナログ変換器およびその制御方法 |
| JP5362933B1 (ja) * | 2012-02-22 | 2013-12-11 | 旭化成エレクトロニクス株式会社 | デジタル−アナログ変換器およびその制御方法 |
| US8830100B2 (en) | 2012-02-22 | 2014-09-09 | Asahi Kasei Microdevices Corporation | Digital-analog converter and control method thereof |
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