JPH02134918A - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
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- JPH02134918A JPH02134918A JP63289153A JP28915388A JPH02134918A JP H02134918 A JPH02134918 A JP H02134918A JP 63289153 A JP63289153 A JP 63289153A JP 28915388 A JP28915388 A JP 28915388A JP H02134918 A JPH02134918 A JP H02134918A
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- JP
- Japan
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- voltage circuit
- circuit
- inverter
- transistor
- voltage
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- Pending
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- 230000007704 transition Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はレベルシフタ回路に関し、特に、低電圧回路と
高電圧回路との間に介設されたカットオフトランジスタ
を有し、該低電圧回路内の信号を該高電圧回路へレベル
変換して伝達するレベルシフタ回路に関する。
高電圧回路との間に介設されたカットオフトランジスタ
を有し、該低電圧回路内の信号を該高電圧回路へレベル
変換して伝達するレベルシフタ回路に関する。
（従来の技術）
従来のこの種のレベルシフタ回路の一例を第４図に示す
。第４図のレベルシフタ回路に於ては、低電圧電源（電
圧Ｖ。。）で動作する回路（本明細書ではこれを低電圧
回路と称する）に含まれるインバータ１の出力端子に、
ｎチャネルエンハンスメント型カットオフトランジスタ
２０のソースが接続されている。カットオフトランジス
タ２０のドレインは高電圧電源（電圧Ｖｐｐ）で動作す
る回路（本明細書ではこれを高電圧回路と称する）に含
まれるインバータ３の入力端子に接続されている。カッ
トオフトランジスタ２０のゲートには電圧Ｖ。０が印加
されている。高電圧電源とインバータ３の入力端子との
間には、フィードバック用ｐチャネルエンハンスメント
型トランジスタ４か配設されている。トランジスタ４の
ゲートはインバータ３の出力端子に接続されている。
。第４図のレベルシフタ回路に於ては、低電圧電源（電
圧Ｖ。。）で動作する回路（本明細書ではこれを低電圧
回路と称する）に含まれるインバータ１の出力端子に、
ｎチャネルエンハンスメント型カットオフトランジスタ
２０のソースが接続されている。カットオフトランジス
タ２０のドレインは高電圧電源（電圧Ｖｐｐ）で動作す
る回路（本明細書ではこれを高電圧回路と称する）に含
まれるインバータ３の入力端子に接続されている。カッ
トオフトランジスタ２０のゲートには電圧Ｖ。０が印加
されている。高電圧電源とインバータ３の入力端子との
間には、フィードバック用ｐチャネルエンハンスメント
型トランジスタ４か配設されている。トランジスタ４の
ゲートはインバータ３の出力端子に接続されている。
第４図に於て、記号Ｎ１〜Ｎ４はレベルシフタ回路の各
部のノードを示している。第５図のタイミングチャート
にノードＮ１〜Ｎ４に於ける電圧を示し、同図に基づい
て第４図のレベルシフタ回路の動作を説明する。以下の
説明に於て、項目（ａ）、（ｂ）、・・・の事象は第５
図では記号ａ、 ｂ、・・・でそれぞれ示されている
。
部のノードを示している。第５図のタイミングチャート
にノードＮ１〜Ｎ４に於ける電圧を示し、同図に基づい
て第４図のレベルシフタ回路の動作を説明する。以下の
説明に於て、項目（ａ）、（ｂ）、・・・の事象は第５
図では記号ａ、 ｂ、・・・でそれぞれ示されている
。
（１）インバータ１の入力端子に印加される電圧がＶＣ
ＣからＧＮＤに遷移する場合。
ＣからＧＮＤに遷移する場合。
（ａ）ノードＮ１の電圧がＶｃｃからＧＮＤに遷移する
。
。
（ｂ）インバータ１の機能により、ノードＮ２の電圧が
ＧＮＤからＶ。０に遷移する。
ＧＮＤからＶ。０に遷移する。
（Ｃ）カットオフトランジスタ２０が導通しているので
、ノードＮ３が■。ｏ−■、Ｎ″（Ｖ Ｔ Ｎ″はバッ
クゲート効果を考慮したカットオフトランジスタ２０の
しきい値電圧）迄充電される。
、ノードＮ３が■。ｏ−■、Ｎ″（Ｖ Ｔ Ｎ″はバッ
クゲート効果を考慮したカットオフトランジスタ２０の
しきい値電圧）迄充電される。
（ｄ）ノードＮ３の電圧がインバータ３の反転レベルを
越えると、ノードＮ４の電圧が■２．からＧＮＤになる
。
越えると、ノードＮ４の電圧が■２．からＧＮＤになる
。
（ｅ）ノードＮ４がＧＮＤになることによりフィードバ
ック用トランジスタ４が導通し、ノードＮ３が■３．迄
充電される。従って、インバータ３のＤＣ電流は流れな
くなる。また、カットオフトランジスタ２０はカットオ
フ状態になり、高電圧回路から低電圧回路への電流は遮
断される。カットオフトランジスタ２０がカットオフ状
態になった後に於ても、フィードバック用トランジスタ
４の働きによって、ノードＮ３の電圧は保持される。
ック用トランジスタ４が導通し、ノードＮ３が■３．迄
充電される。従って、インバータ３のＤＣ電流は流れな
くなる。また、カットオフトランジスタ２０はカットオ
フ状態になり、高電圧回路から低電圧回路への電流は遮
断される。カットオフトランジスタ２０がカットオフ状
態になった後に於ても、フィードバック用トランジスタ
４の働きによって、ノードＮ３の電圧は保持される。
このようにして、低電圧回路内の信号が高電圧回路へレ
ベル変換されて伝達される。
ベル変換されて伝達される。
（２）インバータ１の入力端子に印加される電圧がＧＮ
ＤからＶ。０に遷移する場合には、第５図のｆからｉ迄
の経過をたどって低電圧回路内の信号が高電圧回路へ伝
達される。
ＤからＶ。０に遷移する場合には、第５図のｆからｉ迄
の経過をたどって低電圧回路内の信号が高電圧回路へ伝
達される。
（発明が解決しようとする課題）
第４図のレベルシフタ回路には、低電圧電源の電圧■ｃ
ｃが低い場合に正常に動作しないという問題がある。Ｖ
ｏｏを２■とし、ＶＴＮ（カットオフトランジスタ１及
びインバータ３のｎチャネルトランジスタのしきい値電
圧）を１■とする。ノードＮ１がＶｃｏからＧＮＤに遷
移し、ノードＮ２がＶ。。に変化した場合に、ノードＮ
３がｖ、−ｖ、Ｎ’迄充電されることは上述した通りで
ある。ところが、Ｖ Ｔ Ｎ’ ＞ Ｖ Ｔ Ｎである
から、Ｖ ＣＣ−Ｖ ７ Ｎ″＜ Ｉ Ｖ ＝ Ｖ Ｔ
Ｎである。従って、インバータ３のｎチャネルトラン
ジスタがオンせず、低電圧回路の信号が高電圧回路へ伝
達されない。
ｃが低い場合に正常に動作しないという問題がある。Ｖ
ｏｏを２■とし、ＶＴＮ（カットオフトランジスタ１及
びインバータ３のｎチャネルトランジスタのしきい値電
圧）を１■とする。ノードＮ１がＶｃｏからＧＮＤに遷
移し、ノードＮ２がＶ。。に変化した場合に、ノードＮ
３がｖ、−ｖ、Ｎ’迄充電されることは上述した通りで
ある。ところが、Ｖ Ｔ Ｎ’ ＞ Ｖ Ｔ Ｎである
から、Ｖ ＣＣ−Ｖ ７ Ｎ″＜ Ｉ Ｖ ＝ Ｖ Ｔ
Ｎである。従って、インバータ３のｎチャネルトラン
ジスタがオンせず、低電圧回路の信号が高電圧回路へ伝
達されない。
本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、低電圧回路の電源電圧が低い
場合に於ても、低電圧回路内の信号を高電圧回路へ正常
に伝達することができるレベルシフタ回路を提供するこ
とにある。
その目的とするところは、低電圧回路の電源電圧が低い
場合に於ても、低電圧回路内の信号を高電圧回路へ正常
に伝達することができるレベルシフタ回路を提供するこ
とにある。
（課題を解決するための手段）
本発明のレベルシフタ回路は、低電圧回路と高電圧回路
との間に介設されたカットオフトランジスタを有し、該
低電圧回路内の信号を該高電圧回路へレベル変換して伝
達するレベルシフタ回路であって、該カットオフトラン
ジスタがデプリーション型トランジスタであり、該カッ
トオフトランジスタのゲートに該高電圧回路内の信号電
圧が印加されており、そのことによって上記目的が達成
される。
との間に介設されたカットオフトランジスタを有し、該
低電圧回路内の信号を該高電圧回路へレベル変換して伝
達するレベルシフタ回路であって、該カットオフトラン
ジスタがデプリーション型トランジスタであり、該カッ
トオフトランジスタのゲートに該高電圧回路内の信号電
圧が印加されており、そのことによって上記目的が達成
される。
（実施例）
本発明を実施例について以下に説明する。
第１図に本発明の一実施例の回路図を示す。第１図のレ
ベルシフタ回路に於ては、低電圧回路（電源電圧Ｖ。。
ベルシフタ回路に於ては、低電圧回路（電源電圧Ｖ。。
）に含まれるインバータ１の出力端子にｎチャネルデプ
リーション型カットオフトランジスタ２のソースが接続
されている。カットオフトランジスタ２の典型的なゲー
ト電圧−ドレイン電流特性を第３図に示す。第３図に於
て■、ｌｌＮはしきい値電圧を示す。カットオフトラン
ジスタ２のドレインは高電圧回路（電源電圧Ｖ３．）に
含まれるインバータ３の入力端子に接続されている。
リーション型カットオフトランジスタ２のソースが接続
されている。カットオフトランジスタ２の典型的なゲー
ト電圧−ドレイン電流特性を第３図に示す。第３図に於
て■、ｌｌＮはしきい値電圧を示す。カットオフトラン
ジスタ２のドレインは高電圧回路（電源電圧Ｖ３．）に
含まれるインバータ３の入力端子に接続されている。
即ち、カットオフトランジスタ２は低電圧回路と高電圧
回路との間に介設されている。カットオフトランジスタ
２のゲートは高電圧回路側のインバータ３の出力端子に
接続されている。高電圧電源とインバータ３の入力端子
との間には、フィードバック用ｐチャネルエンハンスメ
ント型トランジスタ４が配設されている。トランジスタ
４のゲートはインバータ３の出力端子に接続されている
。
回路との間に介設されている。カットオフトランジスタ
２のゲートは高電圧回路側のインバータ３の出力端子に
接続されている。高電圧電源とインバータ３の入力端子
との間には、フィードバック用ｐチャネルエンハンスメ
ント型トランジスタ４が配設されている。トランジスタ
４のゲートはインバータ３の出力端子に接続されている
。
第１図に於て、記号Ｎ１〜Ｎ４はレベルシフタ回路の各
部のノードを示している。第２図のタイミングチャート
にノードＮ１〜Ｎ４に於ける電圧を示し、同図に基づい
て第１図のレベルシフタ回路の動作を説明する。以下の
説明に於て、項目（ａ）、（ｂ）、・・・の事象は第２
図では記号ａ、 ｂ、・・・でそれぞれ示されている
。
部のノードを示している。第２図のタイミングチャート
にノードＮ１〜Ｎ４に於ける電圧を示し、同図に基づい
て第１図のレベルシフタ回路の動作を説明する。以下の
説明に於て、項目（ａ）、（ｂ）、・・・の事象は第２
図では記号ａ、 ｂ、・・・でそれぞれ示されている
。
（１）インバータ１の入力端子に印加される電圧が■。
０からＧＮＤに遷移する場合。
（ａ）ノードＮ１の電圧が■。０からＧＮＤに遷移する
。
。
（ｂ）インバータ１の機能により、ノードＮ２の電圧が
ＧＮＤから■。０に遷移する。
ＧＮＤから■。０に遷移する。
（ｃ）カットオフトランジスタ２が導通しており、カッ
トオフトランジスタ２がデプリーション型であるので、
ノードＮ３がほぼＶ。。迄充電される。
トオフトランジスタ２がデプリーション型であるので、
ノードＮ３がほぼＶ。。迄充電される。
（ｄ）ノードＮ３の電圧がインバータ３の反転レベルを
越えると、ノードＮ４の電圧が■３．からＧＮＤになる
。
越えると、ノードＮ４の電圧が■３．からＧＮＤになる
。
（ｅ）ノードＮ４がＧＮＤになることによりフィードバ
ック用トランジスタ４が導通し、ノードＮ３がＶ９．迄
充電される。従って、インバータ３のＤＣ電流は流れな
くなる。また、カットオフトランジスタ２のゲート電圧
がノードＮ４の電圧の降下に伴って低下してゆき、■Ｔ
１．ＩＮを下回ると、カットオフトランジスタ２はカッ
トオフ状態になり、高電圧回路から低電圧回路への電流
は遮断される。
ック用トランジスタ４が導通し、ノードＮ３がＶ９．迄
充電される。従って、インバータ３のＤＣ電流は流れな
くなる。また、カットオフトランジスタ２のゲート電圧
がノードＮ４の電圧の降下に伴って低下してゆき、■Ｔ
１．ＩＮを下回ると、カットオフトランジスタ２はカッ
トオフ状態になり、高電圧回路から低電圧回路への電流
は遮断される。
カットオフトランジスタ２がカットオフ状態になった後
に於ても、フィードバック用トランジスタ４の働きによ
って、ノードＮ３の電圧は保持される。
に於ても、フィードバック用トランジスタ４の働きによ
って、ノードＮ３の電圧は保持される。
このように、本実施例のレベルシフタ回路ではノードＮ
３がカットオフトランジスタ２によってほぼＶ。０迄充
電されるので、Ｖ （ｏが低い場合であっても低電圧回
路内の信号を高電圧回路へ正常に伝達することができる
。
３がカットオフトランジスタ２によってほぼＶ。０迄充
電されるので、Ｖ （ｏが低い場合であっても低電圧回
路内の信号を高電圧回路へ正常に伝達することができる
。
（２）インバータ１の入力端子に印加される電圧がＧＮ
ＤからＶ。０に遷移する場合。
ＤからＶ。０に遷移する場合。
（ｆ）ノードＮ１の電圧がＧＮＤからＶｃｏに遷移する
。
。
（ｇ）インバータ１の機能により、ノードＮ２の電圧が
Ｖ。０からＧＮＤに遷移する。
Ｖ。０からＧＮＤに遷移する。
（ｈ）ノードＮ２の電圧の変化に伴ってカットオフトラ
ンジスタ２が導通し、またフィードバック用トランジス
タ４が導通しているので、ノードＮ３の電圧はカットオ
フトランジスタ２のオン抵抗とフィードバック用トラン
ジスタ４のオン抵抗とによって定まるレベルまで低下す
る。
ンジスタ２が導通し、またフィードバック用トランジス
タ４が導通しているので、ノードＮ３の電圧はカットオ
フトランジスタ２のオン抵抗とフィードバック用トラン
ジスタ４のオン抵抗とによって定まるレベルまで低下す
る。
（ｉ）ノードＮ３の電圧がインバータ３の反転レベルを
下回ると、ノードＮ４の電圧がＧＮＤからＶ ｐ ｐに
なる。
下回ると、ノードＮ４の電圧がＧＮＤからＶ ｐ ｐに
なる。
（ｊ）ノードＮ４がＶ ｐ ｐになることによりフィー
ドバック用トランジスタ４が非導通状態になり、ノード
Ｎ３の電圧はカットオフ１−ランジスタ２を介してＧＮ
Ｄ迄低下する。従って、インバータ３のＤＣ電流は流れ
なくなる。
ドバック用トランジスタ４が非導通状態になり、ノード
Ｎ３の電圧はカットオフ１−ランジスタ２を介してＧＮ
Ｄ迄低下する。従って、インバータ３のＤＣ電流は流れ
なくなる。
〈発明の効果）
本発明によれば、低電圧回路の電源電圧が低い場合に於
ても、低電圧回路内の信号をレベル変換して高電圧回路
へ伝達することができるレベルシフタ回路が提供される
。
ても、低電圧回路内の信号をレベル変換して高電圧回路
へ伝達することができるレベルシフタ回路が提供される
。
一’ｆ手口
第１図は本発明の一実施例の回路図、第２図はその実施
例の動作を示すタイミングチャート、第３図はｎチャネ
ルデプリーション型トランジスタのゲート電圧−ドレイ
ン電流特性の一例を示す図、第４図は従来例の回路図、
第５図は従来例の動作を示すタイミングチャートである
。
例の動作を示すタイミングチャート、第３図はｎチャネ
ルデプリーション型トランジスタのゲート電圧−ドレイ
ン電流特性の一例を示す図、第４図は従来例の回路図、
第５図は従来例の動作を示すタイミングチャートである
。
１・・・低電圧回路内のインバータ、２・・・ｎチャネ
ルデプリーション型カットオフトランジスタ、３・・・
高電圧回路内のインバータ、４・・・フィードバック用
トランジスタ、Ｎ１〜Ｎ４・・ノード。
ルデプリーション型カットオフトランジスタ、３・・・
高電圧回路内のインバータ、４・・・フィードバック用
トランジスタ、Ｎ１〜Ｎ４・・ノード。
以上
Claims (1)
- １、低電圧回路と高電圧回路との間に介設されたカット
オフトランジスタを有し、該低電圧回路内の信号を該高
電圧回路へレベル変換して伝達するレベルシフタ回路で
あって、該カットオフトランジスタがデプリーション型
トランジスタであり、該カットオフトランジスタのゲー
トに該高電圧回路内の信号電圧が印加されているレベル
シフタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289153A JPH02134918A (ja) | 1988-11-15 | 1988-11-15 | レベルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289153A JPH02134918A (ja) | 1988-11-15 | 1988-11-15 | レベルシフタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02134918A true JPH02134918A (ja) | 1990-05-23 |
Family
ID=17739450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289153A Pending JPH02134918A (ja) | 1988-11-15 | 1988-11-15 | レベルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02134918A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541546A (en) * | 1994-02-18 | 1996-07-30 | Nec Corporation | Signal level conversion circuit for converting a level of an input voltage into a larger level |
| EP0880230A2 (en) * | 1994-03-30 | 1998-11-25 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
| US6069515A (en) * | 1998-01-29 | 2000-05-30 | Sun Microsystems, Inc. | High voltage input buffer circuit using low voltage transistors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145918A (ja) * | 1985-12-20 | 1987-06-30 | Toshiba Corp | 半導体集積回路 |
-
1988
- 1988-11-15 JP JP63289153A patent/JPH02134918A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145918A (ja) * | 1985-12-20 | 1987-06-30 | Toshiba Corp | 半導体集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541546A (en) * | 1994-02-18 | 1996-07-30 | Nec Corporation | Signal level conversion circuit for converting a level of an input voltage into a larger level |
| EP0880230A2 (en) * | 1994-03-30 | 1998-11-25 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
| EP0880230A3 (en) * | 1994-03-30 | 1998-12-16 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
| US6069515A (en) * | 1998-01-29 | 2000-05-30 | Sun Microsystems, Inc. | High voltage input buffer circuit using low voltage transistors |
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