JP2001085953A - バイアス電流制御型増幅回路 - Google Patents
バイアス電流制御型増幅回路Info
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- JP2001085953A JP2001085953A JP30007099A JP30007099A JP2001085953A JP 2001085953 A JP2001085953 A JP 2001085953A JP 30007099 A JP30007099 A JP 30007099A JP 30007099 A JP30007099 A JP 30007099A JP 2001085953 A JP2001085953 A JP 2001085953A
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Abstract
(57)【要約】
【目的】 この要約の目的は、大きな値のコンデンサ
を使用することなく記憶保持時間を長くするために、電
流を記憶する電流制御型電子回路を提供することであ
り、さらに、バイアス回路を必要としない増幅器を構成
するための電流制御型電子回路を提供することである。 【構成】 ゲートをドレインに、ソースを電源に、さ
らにドレインを出力端子Ａにそれぞれ接続したＰチャネ
ルＭＯＳトランジスタ１とゲートを入力端子Ｂに、ドレ
インを出力端子Ａに接続し、さらにソースを接地したＮ
チャネルＭＯＳトランジスタ２よりなる直列回路５と、
ゲートを入力端子Ｄに、さらにソースおよびドレインを
それぞれ電源および出力端子Ｃに接続したＰチャネルＭ
ＯＳトランジスタ３とゲートを出力端子Ｃおよびドレイ
ンに接続し、さらにソースを接地したＮチャネルＭＯＳ
トランジスタ４の直列回路６の複数個を交互に接続して
構成される増幅回路において、上記直列回路５および上
記直列回路６に並列に電流源を挿入することにより、バ
イアス電流の増幅を抑止することを特徴とするバイアス
電流制御型増幅回路。
を使用することなく記憶保持時間を長くするために、電
流を記憶する電流制御型電子回路を提供することであ
り、さらに、バイアス回路を必要としない増幅器を構成
するための電流制御型電子回路を提供することである。 【構成】 ゲートをドレインに、ソースを電源に、さ
らにドレインを出力端子Ａにそれぞれ接続したＰチャネ
ルＭＯＳトランジスタ１とゲートを入力端子Ｂに、ドレ
インを出力端子Ａに接続し、さらにソースを接地したＮ
チャネルＭＯＳトランジスタ２よりなる直列回路５と、
ゲートを入力端子Ｄに、さらにソースおよびドレインを
それぞれ電源および出力端子Ｃに接続したＰチャネルＭ
ＯＳトランジスタ３とゲートを出力端子Ｃおよびドレイ
ンに接続し、さらにソースを接地したＮチャネルＭＯＳ
トランジスタ４の直列回路６の複数個を交互に接続して
構成される増幅回路において、上記直列回路５および上
記直列回路６に並列に電流源を挿入することにより、バ
イアス電流の増幅を抑止することを特徴とするバイアス
電流制御型増幅回路。
Description
【０００１】
【産業上の利用分野】本発明は微小信号電流を増幅する
ためのバイアス電流制御型増幅回路に関するもので、バ
イアス電流の増幅を抑制することにより消費電力を低減
し、歪の少ない電流増幅回路を提供するものである。
ためのバイアス電流制御型増幅回路に関するもので、バ
イアス電流の増幅を抑制することにより消費電力を低減
し、歪の少ない電流増幅回路を提供するものである。
【０００２】
【従来の技術】図１に示すように、従来の電流増幅回路
はゲートをドレインに、ソースを電源に、さらにドレイ
ンを出力端子Ａにそれぞれ接続したＰチャネルＭＯＳト
ランジスタ１とゲートを入力端子Ｂに、ドレインを出力
端子Ａに接続し、さらにソースを接地したＮチャネルＭ
ＯＳトランジスタ２よりなる直列回路５と、ゲートを入
力端子Ｄに、さらにソースおよびドレインをそれぞれ電
源および出力端子Ｃに接続したＰチャネルＭＯＳトラン
ジスタ３とゲートを出力端子Ｃおよびドレインに接続
し、さらにソースを接地したＮチャネルＭＯＳトランジ
スタ４の直列回路６の複数個を交互に接続して構成され
る。すなわち、図１において、ＰチャネルＭＯＳトラン
ジスタ１とＮチャネルＭＯＳトランジスタ２の直列回路
５−１および５−２、ＰチャネルＭＯＳトランジスタ３
とＮチャネルＭＯＳトランジスタ４の直列回路６−１お
よび６−２が交互に縦続されており、直列回路５−１の
入力端子Ｂに入力電圧が印加されると直列回路５−１に
電流が流れる。直列回路５−１のＰチャネルＭＯＳトラ
ンジスタ１と直列回路６−１のＰチャネルＭＯＳトラン
ジスタ３はカレント・ミラーを構成しているので、Ｐチ
ャネルＭＯＳトランジスタ１のチャネル幅Ｗ１とチャネ
ル長Ｌ１の比（Ｗ１／Ｌ１）とＰチャネルＭＯＳトラン
ジスタ３のＷ３／Ｌ３により定まる電流がＰチャネルＭ
ＯＳトランジスタ３を流れる。すなわち、Ｗ１／Ｌ１と
Ｗ３／Ｌ３の比が電流増幅率となる。ただし、Ｎチャネ
ルＭＯＳトランジスタ４が増幅された電流を許容するよ
うに設計することが必要である。
はゲートをドレインに、ソースを電源に、さらにドレイ
ンを出力端子Ａにそれぞれ接続したＰチャネルＭＯＳト
ランジスタ１とゲートを入力端子Ｂに、ドレインを出力
端子Ａに接続し、さらにソースを接地したＮチャネルＭ
ＯＳトランジスタ２よりなる直列回路５と、ゲートを入
力端子Ｄに、さらにソースおよびドレインをそれぞれ電
源および出力端子Ｃに接続したＰチャネルＭＯＳトラン
ジスタ３とゲートを出力端子Ｃおよびドレインに接続
し、さらにソースを接地したＮチャネルＭＯＳトランジ
スタ４の直列回路６の複数個を交互に接続して構成され
る。すなわち、図１において、ＰチャネルＭＯＳトラン
ジスタ１とＮチャネルＭＯＳトランジスタ２の直列回路
５−１および５−２、ＰチャネルＭＯＳトランジスタ３
とＮチャネルＭＯＳトランジスタ４の直列回路６−１お
よび６−２が交互に縦続されており、直列回路５−１の
入力端子Ｂに入力電圧が印加されると直列回路５−１に
電流が流れる。直列回路５−１のＰチャネルＭＯＳトラ
ンジスタ１と直列回路６−１のＰチャネルＭＯＳトラン
ジスタ３はカレント・ミラーを構成しているので、Ｐチ
ャネルＭＯＳトランジスタ１のチャネル幅Ｗ１とチャネ
ル長Ｌ１の比（Ｗ１／Ｌ１）とＰチャネルＭＯＳトラン
ジスタ３のＷ３／Ｌ３により定まる電流がＰチャネルＭ
ＯＳトランジスタ３を流れる。すなわち、Ｗ１／Ｌ１と
Ｗ３／Ｌ３の比が電流増幅率となる。ただし、Ｎチャネ
ルＭＯＳトランジスタ４が増幅された電流を許容するよ
うに設計することが必要である。
【０００３】以上、直列回路５−１と６−１について述
べたが、この関係は直列回路５−１と５−２についても
成り立つように設計される。この場合には、電流はＮチ
ャネルＭＯＳトランジスタ４と２より構成されるカレン
ト・ミラーによって増幅される。
べたが、この関係は直列回路５−１と５−２についても
成り立つように設計される。この場合には、電流はＮチ
ャネルＭＯＳトランジスタ４と２より構成されるカレン
ト・ミラーによって増幅される。
【０００４】次に、図１に示す回路の欠点について述べ
ると、バイアス電圧に重畳された信号電圧を入力端子Ｂ
に印加すると、バイアス電圧は直列回路５−１により電
流に変換され増幅される。従って、バイアス電流が大き
くなり、消費電力が上昇する結果となる。
ると、バイアス電圧に重畳された信号電圧を入力端子Ｂ
に印加すると、バイアス電圧は直列回路５−１により電
流に変換され増幅される。従って、バイアス電流が大き
くなり、消費電力が上昇する結果となる。
【０００５】
【発明が解決しようとする課題】本発明が解決しようと
する課題はバイアス電流の増幅に伴う電力消費を低減す
ることである。従来の回路に改良を加えて、バイアス電
流と信号電流とを分離し、バイアス電流のみに対して増
幅作用を抑制するものである。
する課題はバイアス電流の増幅に伴う電力消費を低減す
ることである。従来の回路に改良を加えて、バイアス電
流と信号電流とを分離し、バイアス電流のみに対して増
幅作用を抑制するものである。
【０００６】
【課題を解決するための手段】ゲートをドレインに、ソ
ースを電源に、さらにドレインを出力端子Ａにそれぞれ
接続したＰチャネルＭＯＳトランジスタ１とゲートを入
力端子Ｂに、ドレインを出力端子Ａに接続し、さらにソ
ースを接地したＮチャネルＭＯＳトランジスタ２よりな
る直列回路５と、ゲートを入力端子Ｄに、さらにソース
およびドレインをそれぞれ電源および出力端子Ｃに接続
したＰチャネルＭＯＳトランジスタ３とゲートを出力端
子Ｃおよびドレインに接続し、さらにソースを接地した
ＮチャネルＭＯＳトランジスタ４の直列回路６の複数個
を交互に接続して構成される増幅回路において、上記直
列回路５および上記直列回路６に並列に電流源を挿入す
ることにより、バイアス電流のみの増幅を抑止するもの
である。
ースを電源に、さらにドレインを出力端子Ａにそれぞれ
接続したＰチャネルＭＯＳトランジスタ１とゲートを入
力端子Ｂに、ドレインを出力端子Ａに接続し、さらにソ
ースを接地したＮチャネルＭＯＳトランジスタ２よりな
る直列回路５と、ゲートを入力端子Ｄに、さらにソース
およびドレインをそれぞれ電源および出力端子Ｃに接続
したＰチャネルＭＯＳトランジスタ３とゲートを出力端
子Ｃおよびドレインに接続し、さらにソースを接地した
ＮチャネルＭＯＳトランジスタ４の直列回路６の複数個
を交互に接続して構成される増幅回路において、上記直
列回路５および上記直列回路６に並列に電流源を挿入す
ることにより、バイアス電流のみの増幅を抑止するもの
である。
【０００７】
【作用と実施例】次に、本発明の実施例について説明す
る。
る。
【０００８】図２に本発明の一実施例によるバイアス電
流制御型増幅回路は、図１に示す電流増幅回路に含まれ
る３段分の直列回路５Ａ−１、６Ａ−１および５Ａ−２
よりなる第１電流増幅部と２段分の直列回路５Ｂ−１お
よび６Ｂ−１よりなる第２電流増幅部、さらにＰチャネ
ルＭＯＳトランジスタ１０とＮチャネルＭＯＳトランジ
スタ１１および３つの電流源１２、１３、１４より構成
される。図２において、直列回路５Ａ−１および５Ｂ−
１のそれぞれのＮチャネルＭＯＳトランジスタ２および
３のソースは共通に接続され、さらに電流源１２に接続
する。上記２つのＮチャネルＭＯＳトランジスタ２およ
び３のゲートＩＮ１およびＩＮ２には差動入力電圧が印
加される。電流源１３および電流源１４はバイアス電流
による消費電力の上昇を抑制するためにカレント・ミラ
ー回路の一方のＭＯＳトランジスタに並列に挿入され
る。まず、電流源１３および１４が挿入されない場合に
ついて述べると、差動入力電圧０である場合には電流源
１２のバイアス電流の半分（この値をＩ０とする）が直
列回路５Ａ−１および５Ｂ−１に流れる。５Ａ−１を流
れる電流は６Ａ−１、５Ａ−２およびＭＯＳトランジス
タ１０により増幅されるように設計することができる。
説明の都合上、それぞれの増幅率を１：ｎ：１とする
と、ＰチャネルＭＯＳトランジスタ１０を流れる電流は
ｎＩ０となる。Ｉ０を１ｍＡ、ｎを１０００とすると１
Ａの電流が流れる結果となる。この電流を低減するため
に電流源１４を直列回路６Ａ−１のＭＯＳトランジスタ
４に並列に挿入し、電流源１４の電流値をＩ０の０．９
９倍に選ぶと、直列回路６Ａ−１のＭＯＳトランジスタ
４を流れる電流は０．０１ｘＩ０となる。従って、直列
回路５Ａ−２を流れる電流は１Ａから１０ｍＡに低減さ
れる。
流制御型増幅回路は、図１に示す電流増幅回路に含まれ
る３段分の直列回路５Ａ−１、６Ａ−１および５Ａ−２
よりなる第１電流増幅部と２段分の直列回路５Ｂ−１お
よび６Ｂ−１よりなる第２電流増幅部、さらにＰチャネ
ルＭＯＳトランジスタ１０とＮチャネルＭＯＳトランジ
スタ１１および３つの電流源１２、１３、１４より構成
される。図２において、直列回路５Ａ−１および５Ｂ−
１のそれぞれのＮチャネルＭＯＳトランジスタ２および
３のソースは共通に接続され、さらに電流源１２に接続
する。上記２つのＮチャネルＭＯＳトランジスタ２およ
び３のゲートＩＮ１およびＩＮ２には差動入力電圧が印
加される。電流源１３および電流源１４はバイアス電流
による消費電力の上昇を抑制するためにカレント・ミラ
ー回路の一方のＭＯＳトランジスタに並列に挿入され
る。まず、電流源１３および１４が挿入されない場合に
ついて述べると、差動入力電圧０である場合には電流源
１２のバイアス電流の半分（この値をＩ０とする）が直
列回路５Ａ−１および５Ｂ−１に流れる。５Ａ−１を流
れる電流は６Ａ−１、５Ａ−２およびＭＯＳトランジス
タ１０により増幅されるように設計することができる。
説明の都合上、それぞれの増幅率を１：ｎ：１とする
と、ＰチャネルＭＯＳトランジスタ１０を流れる電流は
ｎＩ０となる。Ｉ０を１ｍＡ、ｎを１０００とすると１
Ａの電流が流れる結果となる。この電流を低減するため
に電流源１４を直列回路６Ａ−１のＭＯＳトランジスタ
４に並列に挿入し、電流源１４の電流値をＩ０の０．９
９倍に選ぶと、直列回路６Ａ−１のＭＯＳトランジスタ
４を流れる電流は０．０１ｘＩ０となる。従って、直列
回路５Ａ−２を流れる電流は１Ａから１０ｍＡに低減さ
れる。
【０００９】この原理を第２電流増幅部にも適用するた
め電流源１３を直列回路５Ｂ−１のＭＯＳトランジスタ
１に並列に挿入する。電流源１３の電流値をＩ０の０．
９９倍に選び、第２電流増部の増幅率ｎを１０００とす
ると、ＭＯＳトランジスタ１１には１０ｍＡの電流が流
れる。
め電流源１３を直列回路５Ｂ−１のＭＯＳトランジスタ
１に並列に挿入する。電流源１３の電流値をＩ０の０．
９９倍に選び、第２電流増部の増幅率ｎを１０００とす
ると、ＭＯＳトランジスタ１１には１０ｍＡの電流が流
れる。
【００１０】以上を要約すると、電流源１３および１４
の挿入によりバイアス電流Ｉ０の増幅を抑止できること
が分かる。一方、差動入力電圧に対応して第１電流増幅
部および第２電流増幅部の電流は電流源１３および１４
により影響されることはない。このことは差動入力に対
する増幅率は低減されないことを意味する。
の挿入によりバイアス電流Ｉ０の増幅を抑止できること
が分かる。一方、差動入力電圧に対応して第１電流増幅
部および第２電流増幅部の電流は電流源１３および１４
により影響されることはない。このことは差動入力に対
する増幅率は低減されないことを意味する。
【００１１】図２を参照して本発明の一実施例について
説明したが、この説明により発明の内容が限定されるこ
とはなく、例えば、カレント・ミラーの縦続段数および
各直列回路の電流増幅率は必要に応じて決めることがで
きる。また、電流源の数は３に限定されることはなく、
電流源１３および１４を電流源１２から生成することに
より、電流１２の変動を電流源１３および１４に反映さ
せることにより安定に回路を動作させることができる。
説明したが、この説明により発明の内容が限定されるこ
とはなく、例えば、カレント・ミラーの縦続段数および
各直列回路の電流増幅率は必要に応じて決めることがで
きる。また、電流源の数は３に限定されることはなく、
電流源１３および１４を電流源１２から生成することに
より、電流１２の変動を電流源１３および１４に反映さ
せることにより安定に回路を動作させることができる。
【００１２】
【発明の効果】図２に示すバイアス電流制御型増幅回路
は、ＭＯＳトランジスタのみで構成されるため集積化が
容易であり、また、電流源によってバイアス電流の供給
と制御を行うことによりバイアス回路の簡単化を実現
し、さらに電流をＭＯＳトランジスタのＷ／Ｌでさだま
る増幅率で増幅することができるので、歪の少ない、低
消費電力の増幅回路が提供できる。
は、ＭＯＳトランジスタのみで構成されるため集積化が
容易であり、また、電流源によってバイアス電流の供給
と制御を行うことによりバイアス回路の簡単化を実現
し、さらに電流をＭＯＳトランジスタのＷ／Ｌでさだま
る増幅率で増幅することができるので、歪の少ない、低
消費電力の増幅回路が提供できる。
【図１】従来の電流増幅回路
【図２】本発明による実施例によるバイアス電流制御型
増幅回路
増幅回路
Claims (1)
- 【請求項１】 ゲートをドレインに、ソースを電源に、
さらにドレインを出力端子Ａにそれぞれ接続したＰチャ
ネルＭＯＳトランジスタ１とゲートを入力端子Ｂに、ド
レインを出力端子Ａに接続し、さらにソースを接地した
ＮチャネルＭＯＳトランジスタ２よりなる直列回路５
と、ゲートを入力端子Ｄに、さらにソースおよびドレイ
ンをそれぞれ電源および出力端子Ｃに接続したＰチャネ
ルＭＯＳトランジスタ３とゲートを出力端子Ｃおよびド
レインに接続し、さらにソースを接地したＮチャネルＭ
ＯＳトランジスタ４の直列回路６の複数個を交互に接続
して構成される増幅回路において、上記直列回路５およ
び上記直列回路６に並列に電流源を挿入することによ
り、バイアス電流の増幅を抑止することを特徴とするバ
イアス電流制御型増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30007099A JP2001085953A (ja) | 1999-09-13 | 1999-09-13 | バイアス電流制御型増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30007099A JP2001085953A (ja) | 1999-09-13 | 1999-09-13 | バイアス電流制御型増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085953A true JP2001085953A (ja) | 2001-03-30 |
Family
ID=17880351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30007099A Pending JP2001085953A (ja) | 1999-09-13 | 1999-09-13 | バイアス電流制御型増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085953A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101000340B1 (ko) | 2009-07-06 | 2010-12-13 | 한국과학기술원 | Ｐｍｏｓ 다이오드 모듈, ｎｍｏｓ 다이오드 모듈 및 이를 이용하는 정류회로 |
| US9136855B2 (en) | 2013-11-14 | 2015-09-15 | Kabushiki Kaisha Toshiba | Ad converter |
| US9225351B2 (en) | 2013-11-13 | 2015-12-29 | Kabushiki Kaisha Toshiba | Current amplifier circuit, integrator, and ad converter |
-
1999
- 1999-09-13 JP JP30007099A patent/JP2001085953A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101000340B1 (ko) | 2009-07-06 | 2010-12-13 | 한국과학기술원 | Ｐｍｏｓ 다이오드 모듈, ｎｍｏｓ 다이오드 모듈 및 이를 이용하는 정류회로 |
| US9225351B2 (en) | 2013-11-13 | 2015-12-29 | Kabushiki Kaisha Toshiba | Current amplifier circuit, integrator, and ad converter |
| US9136855B2 (en) | 2013-11-14 | 2015-09-15 | Kabushiki Kaisha Toshiba | Ad converter |
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