JP2013093733A - バイアス回路およびそれを有するアンプ回路 - Google Patents
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Abstract
【解決手段】バイアス回路は,第1のドレイン電流を生成する第1のトランジスタと,第2のドレイン電流を生成する第2のトランジスタと,直列に接続された複数の抵抗素子を有し,複数の抵抗素子に前記第2のドレイン電流と第1のドレイン電流の差電流が供給され,複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有する。そして,抵抗回路の第1のノードの第1の電圧が第1のトランジスタのゲートに印加され,第2のノードの第2の電圧が第2のトランジスタのゲートに印加され,第1,第2のノードと異なる第3のノードの第3の電圧がバイアス電圧として出力される。
【選択図】図8
Description
前記抵抗回路の第1のノードの第1の電圧が前記第1のトランジスタのゲートに印加され,第2のノードの第2の電圧が前記第2のトランジスタのゲートに印加され,前記第1,第2のノードと異なる第3のノードの第3の電圧がバイアス電圧として出力される。
(1)トランジスタのドレイン電流がドレイン・ソース間電圧Vdsに大きく依存することが考慮されていない。
(2)(1)のドレイン電流のドレイン・ソース間電圧Vds依存性があるにもかかわらず,トランジスタM1のソースとグランドとの間に抵抗Rsが設けられ,両トランジスタM1,M2のドレイン・ソース間電圧が異なる。そのためバイアス電圧Vbiasに対する両トランジスタM1,M2のトランスコンダクタンスgmは異なることになるが,上記の演算式はgmが等しいと見なしている。
(3)(1)のドレイン電流のドレイン・ソース間電圧Vds依存性があるにもかかわらず,増幅用トランジスタM0とバイアス回路のトランジスタM1,M2のドレイン電圧がそれぞれ独立しているので,トランジスタM2について所望のgmが得られるバイアス電圧Vbiasを生成しても,増幅用トランジスタM0について同じ所望のgmが得られる保証はない。
図8は,第1の実施の形態におけるバイアス回路の回路図である。左側が概略回路図,右側が概略回路図の電流差分生成部を具体的に示す詳細回路図である。
Vb-Va=Rs(I(Vb)-I(Va))
ここで,Rs=1/gmであるので,上記式を変形して,次の関係が導かれる。
gm=(I(Vb)-I(Va))/(Vb-Va) (4.1)
図10は,MOSトランジスタのId-Vg特性を示すグラフ図である。アンプ40内の増幅トランジスタのゲートにバイアス電圧Vg,outを印加すると,Id-Vg特性のゲート電圧Vg,outにおける傾きがトランスコンダクタンスgmになる。したがって,バイアス回路は,この傾きgmが変動しないバイアス電圧Vg,outを生成すれば良いことになる。
条件α:(I(Vb)-I(Va))/(Vb-Va)=gm(1/Rs=gm)
条件β:N(Vb-Va)=Va
条件αは,抵抗R2,R3により成り立ち,条件βは,抵抗R1,R2,R3により成り立つ。
Vd=(I(Vb)-I(Va))×(N×Rs+Rs/2+Rs/2+R4)
そして,抵抗R4の抵抗値を変更しても,上記の条件α,βは満たされる。そこで,図14のように抵抗R4の抵抗値を可変制御して,バイアス回路のトランジスタMaと増幅トランジスタM0のドレイン電圧が等しくなるように制御している。これにより,トランジスタMa,Mbと増幅トランジスタM0のドレイン電圧とドレイン・ソース間電圧は全て等しく制御される。また,これらのトランジスタMa,Mb,M0のサイズを簡単のために等しいとすると,これらのトランジスタのId-Vg特性は,同じように変動する。
トランジスタMa,Mbでは,各ドレイン電流は,次の通り。
図15は,第2の実施の形態におけるバイアス回路を有するアンプ回路の回路図である。図15のバイアス回路BIASは,図9と同様の回路構成である。一方,図15の例では,レプリカアンプが設けられていない。ただし,図15のアンプ40は,ソース接地の増幅トランジスタM0と,そのトランジスタのドレインと電源電圧VDD1との間のインダクタンス素子LLを有する負荷回路とを有する。負荷回路は,上記のインダクタンス素子LLに加えて,抵抗素子RL,キャパシタ素子CLも並列に有していても良い。負荷回路がインダクタンス素子LLを有しているので,ドレインと電源電圧VDD1とは直流的に短絡されていると見なすことができ,ドレインの直流電圧は電源電圧VDD1と等しい。そして,ドレイン端子には,電源電圧VDD1の電位を中心にする増幅された交流信号が出力信号Voutとして生成される。
第1のドレイン電流を生成する第1のトランジスタと,
第2のドレイン電流を生成する第2のトランジスタと,
直列に接続された複数の抵抗素子を有し,前記複数の抵抗素子に前記第2のドレイン電流と第1のドレイン電流の差電流が供給され,前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し,
前記抵抗回路の第1のノードの第1の電圧が前記第1のトランジスタのゲートに印加され,第2のノードの第2の電圧が前記第2のトランジスタのゲートに印加され,前記第1,第2のノードと異なる第3のノードの第3の電圧がバイアス電圧として出力されるバイアス回路。
付記1において,
さらに,前記差電流を生成する差電流生成回路を有し,
前記第1,第2のトランジスタのソースは,第1の電圧に接続され,
前記第3のノードは前記第1および第2のノードの間にあり,前記第3の電圧は前記第1,第2の電圧の中間電圧であり,且つ,前記第1および第2のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定されているバイアス回路。
付記2において,
前記差電流生成回路は,前記第1,第2のトランジスタのドレイン電圧を等しくするように制御し,
さらに,前記第1または第2のトランジスタのドレイン電圧を,前記バイアス電圧がゲートに供給される増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するバイアス回路。
付記3において,
前記ドレイン電圧制御回路は,前記第1または第2のトランジスタのドレイン電圧と,前記増幅トランジスタのドレイン電圧または前記増幅トランジスタと同じ回路構造を有しドレイン電流が前記増幅トランジスタのドレイン電流より小さいレプリカトランジスタのドレイン電圧との差電圧に応じて出力電圧を生成するオペレーションアンプと,前記第2のノードと前記第1または第2のトランジスタのドレイン端子との間に設けられ前記オペレーションアンプの出力電圧に応じて抵抗値が可変制御される可変抵抗素子とを有するバイアス回路。
付記3において,
前記差電流生成回路は,電源電圧と前記第1および第2のトランジスタのドレインとの間にそれぞれ設けられた第1および第2の電流源トランジスタと,前記第1および第2のトランジスタのドレイン電圧の差電圧に応じた第2の出力電圧を生成し前記第1および第2の電流源トランジスタのゲートに供給するオペレーションアンプとを有するバイアス回路。
ソースが基準電圧に接続され,ゲートに入力信号とバイアス電圧が供給され,電源電圧に接続された負荷回路がドレインに接続された増幅トランジスタと,
前記バイアス電圧を生成し,前記増幅トランジスタのゲートに前記バイアス電圧を供給するバイアス回路とを有し,
前記バイアス回路は,
ソースが前記基準電圧に接続され,第1のドレイン電流を生成する第1のトランジスタと,
ソースが前記基準電圧に接続され,第2のドレイン電流を生成する第2のトランジスタと,
直列に接続された複数の抵抗素子を有し,前記複数の抵抗素子に前記第2のドレイン電流と第1のドレイン電流の差電流が供給され,前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し,
前記抵抗回路の第1のノードの第1の電圧が前記第1のトランジスタのゲートに印加され,第2のノードの第2の電圧が前記第2のトランジスタのゲートに印加され,前記第1,第2のノード間にある第3のノードの第3の電圧を,前記バイアス電圧として出力し,前記第1および第2のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定され,
さらに,前記第1,第2のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するアンプ回路。
付記6において,
前記バイアス回路は,前記差電流を生成する差電流生成回路を有し,
前記差電流生成回路は,前記第1,第2のトランジスタのドレイン電圧を等しくするように制御し,
前記ドレイン電圧制御回路は,前記第1または第2のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするアンプ回路。
付記7において,
前記ドレイン電圧制御回路は,前記第1または第2のトランジスタのドレイン電圧と,前記増幅トランジスタのドレイン電圧または前記増幅トランジスタと同じ回路構造を有しドレイン電流が小さいレプリカトランジスタのドレイン電圧との差電圧に応じて出力電圧を生成するオペレーションアンプと,前記第2のノードと前記第1または第2のトランジスタのドレイン端子との間に設けられ前記オペレーションアンプの出力電圧に応じて抵抗値が可変制御される可変抵抗素子とを有するアンプ回路。
30:抵抗回路
20:電流差分生成回路
Claims (7)
- 第1のドレイン電流を生成する第1のトランジスタと,
第2のドレイン電流を生成する第2のトランジスタと,
直列に接続された複数の抵抗素子を有し,前記複数の抵抗素子に前記第2のドレイン電流と第1のドレイン電流の差電流が供給され,前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し,
前記抵抗回路の第1のノードの第1の電圧が前記第1のトランジスタのゲートに印加され,第2のノードの第2の電圧が前記第2のトランジスタのゲートに印加され,前記第1,第2のノードと異なる第3のノードの第3の電圧がバイアス電圧として出力されるバイアス回路。 - 請求項1において,
さらに,前記差電流を生成する差電流生成回路を有し,
前記第1,第2のトランジスタのソースは,第1の電圧に接続され,
前記第3のノードは前記第1および第2のノードの間にあり,前記第3の電圧は前記第1,第2の電圧の中間電圧であり,且つ,前記第1および第2のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定されているバイアス回路。 - 請求項2において,
前記差電流生成回路は,前記第1,第2のトランジスタのドレイン電圧を等しくするように制御し,
さらに,前記第1または第2のトランジスタのドレイン電圧を,前記バイアス電圧がゲートに供給される増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するバイアス回路。 - 請求項3において,
前記ドレイン電圧制御回路は,前記第1または第2のトランジスタのドレイン電圧と,前記増幅トランジスタのドレイン電圧または前記増幅トランジスタと同じ回路構造を有しドレイン電流が前記増幅トランジスタのドレイン電流より小さいレプリカトランジスタのドレイン電圧との差電圧に応じて出力電圧を生成するオペレーションアンプと,前記第2のノードと前記第1または第2のトランジスタのドレイン端子との間に設けられ前記オペレーションアンプの出力電圧に応じて抵抗値が可変制御される可変抵抗素子とを有するバイアス回路。 - 請求項3において,
前記差電流生成回路は,電源電圧と前記第1および第2のトランジスタのドレインとの間にそれぞれ設けられた第1および第2の電流源トランジスタと,前記第1および第2のトランジスタのドレイン電圧の差電圧に応じた第2の出力電圧を生成し前記第1および第2の電流源トランジスタのゲートに供給するオペレーションアンプとを有するバイアス回路。 - ソースが基準電圧に接続され,ゲートに入力信号とバイアス電圧が供給され,電源電圧に接続された負荷回路がドレインに接続された増幅トランジスタと,
前記バイアス電圧を生成し,前記増幅トランジスタのゲートに前記バイアス電圧を供給するバイアス回路とを有し,
前記バイアス回路は,
ソースが前記基準電圧に接続され,第1のドレイン電流を生成する第1のトランジスタと,
ソースが前記基準電圧に接続され,第2のドレイン電流を生成する第2のトランジスタと,
直列に接続された複数の抵抗素子を有し,前記複数の抵抗素子に前記第2のドレイン電流と第1のドレイン電流の差電流が供給され,前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し,
前記抵抗回路の第1のノードの第1の電圧が前記第1のトランジスタのゲートに印加され,第2のノードの第2の電圧が前記第2のトランジスタのゲートに印加され,前記第1,第2のノード間にある第3のノードの第3の電圧を,前記バイアス電圧として出力し,前記第1および第2のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定され,
さらに,前記第1,第2のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するアンプ回路。 - 請求項6において,
前記バイアス回路は,前記差電流を生成する差電流生成回路を有し,
前記差電流生成回路は,前記第1,第2のトランジスタのドレイン電圧を等しくするように制御し,
前記ドレイン電圧制御回路は,前記第1または第2のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするアンプ回路。
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Publication Number | Publication Date |
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JP2013093733A true JP2013093733A (ja) | 2013-05-16 |
JP5760947B2 JP5760947B2 (ja) | 2015-08-12 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2011234411A Active JP5760947B2 (ja) | 2011-10-25 | 2011-10-25 | バイアス回路およびそれを有するアンプ回路 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106953612A (zh) * | 2017-03-16 | 2017-07-14 | 杭州电子科技大学 | 一种基于寄生反馈消除技术的高增益放大电路 |
JP2020202565A (ja) * | 2019-06-11 | 2020-12-17 | アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー | 適応型結合配置を用いたバイアス回路のアンプへの結合 |
JP2022520673A (ja) * | 2019-02-07 | 2022-03-31 | チュービス テクノロジー インコーポレイテッド | Rf増幅器の定利得および自己較正技法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003273666A (ja) * | 2002-03-07 | 2003-09-26 | Samsung Electronics Co Ltd | トランスコンダクタのチューニング回路 |
JP2010263405A (ja) * | 2009-05-07 | 2010-11-18 | Renesas Electronics Corp | 増幅器およびそれを使用したrfパワーモジュール |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003273666A (ja) * | 2002-03-07 | 2003-09-26 | Samsung Electronics Co Ltd | トランスコンダクタのチューニング回路 |
JP2010263405A (ja) * | 2009-05-07 | 2010-11-18 | Renesas Electronics Corp | 増幅器およびそれを使用したrfパワーモジュール |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106953612A (zh) * | 2017-03-16 | 2017-07-14 | 杭州电子科技大学 | 一种基于寄生反馈消除技术的高增益放大电路 |
JP2022520673A (ja) * | 2019-02-07 | 2022-03-31 | チュービス テクノロジー インコーポレイテッド | Rf増幅器の定利得および自己較正技法 |
JP7268204B2 (ja) | 2019-02-07 | 2023-05-02 | チュービス テクノロジー インコーポレイテッド | Rf増幅器の定利得および自己較正技法 |
JP2020202565A (ja) * | 2019-06-11 | 2020-12-17 | アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー | 適応型結合配置を用いたバイアス回路のアンプへの結合 |
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