JP2003273666A - トランスコンダクタのチューニング回路 - Google Patents
トランスコンダクタのチューニング回路Info
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- 239000004020 conductor Substances 0.000 claims 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
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Abstract
(57)【要約】
【課題】 動作周波数の範囲が拡張され外部環境因子に
よる特性変化を低減できるトランスコンダクタのチュー
ニング回路を提供する。 【解決手段】 本発明のトランスコンダクタのチューニ
ング回路は、電源電圧にソース端子がそれぞれ接続さ
れ、そのゲート端子とそのドレイン端子が、それぞれＭ
ＯＳダイオード構造となるように相互に接続された第１
ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、第
１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのゲ
ート端子がそれぞれ入力端子と接続されており、その出
力信号をトランスコンダクタのチューニング制御用バイ
アス信号として出力する第１エラーアンプを備える。こ
のようなトランスコンダクタのチューニング回路によれ
ば、トランスコンダクタンスの制御範囲が拡張され、高
速制御が可能となる。
よる特性変化を低減できるトランスコンダクタのチュー
ニング回路を提供する。 【解決手段】 本発明のトランスコンダクタのチューニ
ング回路は、電源電圧にソース端子がそれぞれ接続さ
れ、そのゲート端子とそのドレイン端子が、それぞれＭ
ＯＳダイオード構造となるように相互に接続された第１
ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、第
１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのゲ
ート端子がそれぞれ入力端子と接続されており、その出
力信号をトランスコンダクタのチューニング制御用バイ
アス信号として出力する第１エラーアンプを備える。こ
のようなトランスコンダクタのチューニング回路によれ
ば、トランスコンダクタンスの制御範囲が拡張され、高
速制御が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はトランスコンダクタ
のチューニング回路に係り、さらに詳しくは外部環境の
影響を低減しつつトランスコンダクタンスの値を高速で
制御できるトランスコンダクタのチューニング回路に関
する。
のチューニング回路に係り、さらに詳しくは外部環境の
影響を低減しつつトランスコンダクタンスの値を高速で
制御できるトランスコンダクタのチューニング回路に関
する。
【０００２】
【従来の技術】一般に、集積回路の基本素子として用い
られるトランスコンダクタは製造工程、周囲温度、電源
電圧などの影響を受けてトランスコンダクタンス値が変
動する。従って、精密なトランスコンダクタンス値が要
求される回路では、トランスコンダクタンス値を一定に
保つように制御するチューニング回路が求められる。
られるトランスコンダクタは製造工程、周囲温度、電源
電圧などの影響を受けてトランスコンダクタンス値が変
動する。従って、精密なトランスコンダクタンス値が要
求される回路では、トランスコンダクタンス値を一定に
保つように制御するチューニング回路が求められる。
【０００３】非特許文献１には、ＢｉＣＭＯＳ素子を用
いたトランスコンダクタのチューニング回路が開示され
ている。非特許文献１に開示されたＢｉＣＭＯＳトラン
スコンダクタのチューニング回路の回路図を図１に示
す。図１に示すように、バイポーラトランジスタＱ6、
Ｑ9及びＭＯＳトランジスタＭ7、Ｍ10より構成される回
路は、トランスコンダクタの基本回路であって、同じ構
成の外部トランスコンダクタのトランスコンダクタンス
値を、エラーアンプＡ3の出力電圧ＶOによって制御して
いる。
いたトランスコンダクタのチューニング回路が開示され
ている。非特許文献１に開示されたＢｉＣＭＯＳトラン
スコンダクタのチューニング回路の回路図を図１に示
す。図１に示すように、バイポーラトランジスタＱ6、
Ｑ9及びＭＯＳトランジスタＭ7、Ｍ10より構成される回
路は、トランスコンダクタの基本回路であって、同じ構
成の外部トランスコンダクタのトランスコンダクタンス
値を、エラーアンプＡ3の出力電圧ＶOによって制御して
いる。
【０００４】
【非特許文献１】“Ａ ２０−ＭＨｚ ｓｉｘｔｈ−ｏ
ｒｄｅｒ ＢｉＣＭＯＳ ｐａｒａｓｉｔｉｃ ｉｎｓ
ｅｎｓｉｔｉｖｅ ｃｏｎｔｉｎｕｏｕｓ−ｔｉｍｅ
ｆｉｌｔｅｒ ａｎｄ ｓｅｃｏｎｄ−ｏｒｄｅｒ ｅ
ｑｕａｌｉｚｅｒ ｏｐｔｉｍｉｚｅｄ ｆｏｒ ｄｉ
ｓｃ−ｄｒｉｖｅ ｒｅａｄ ｃｈａｎｎｅｌｓ” Ｉ
ＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ、ｖｏｌ．２８、ｐｐ．４６２−４７０、Ａｐｒｉ
ｌ．１９９３
ｒｄｅｒ ＢｉＣＭＯＳ ｐａｒａｓｉｔｉｃ ｉｎｓ
ｅｎｓｉｔｉｖｅ ｃｏｎｔｉｎｕｏｕｓ−ｔｉｍｅ
ｆｉｌｔｅｒ ａｎｄ ｓｅｃｏｎｄ−ｏｒｄｅｒ ｅ
ｑｕａｌｉｚｅｒ ｏｐｔｉｍｉｚｅｄ ｆｏｒ ｄｉ
ｓｃ−ｄｒｉｖｅ ｒｅａｄ ｃｈａｎｎｅｌｓ” Ｉ
ＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ、ｖｏｌ．２８、ｐｐ．４６２−４７０、Ａｐｒｉ
ｌ．１９９３
【０００５】２つのトランスコンダクタ基本回路は、Ｃ
ＭＦＢ（Ｃｏｍｍｏｎ−ＭｏｄｅＦｅｅｄｂａｃｋ）ア
ンプの制御を受けるＭＯＳトランジスタＭ5及びＭ8によ
ってバイアシングされ、電流差(ｋTΔｉ/２)に対応する
トランスコンダクタンス制御電圧ＶOをエラーアンプＡ3
を通して出力する。ここで、ＭＯＳトランジスタＭ 7及
びＭ10に印加される電圧の差、すなわち差動入力電圧を
ΔＶ、電流制御比をｋTとすれば、チューニング回路の
出力電圧による外部トランスコンダクタンスＧmは次の
ように定義される。
ＭＦＢ（Ｃｏｍｍｏｎ−ＭｏｄｅＦｅｅｄｂａｃｋ）ア
ンプの制御を受けるＭＯＳトランジスタＭ5及びＭ8によ
ってバイアシングされ、電流差(ｋTΔｉ/２)に対応する
トランスコンダクタンス制御電圧ＶOをエラーアンプＡ3
を通して出力する。ここで、ＭＯＳトランジスタＭ 7及
びＭ10に印加される電圧の差、すなわち差動入力電圧を
ΔＶ、電流制御比をｋTとすれば、チューニング回路の
出力電圧による外部トランスコンダクタンスＧmは次の
ように定義される。
【０００６】
【数１】
【０００７】しかしながら非特許文献１に記載のトラン
スコンダクタのチューニング回路には以下のような問題
点があった。図１に示した回路では、エラーアンプＡ1
の入力電圧範囲（ＣＭＲ；Ｃｏｍｍｏｎ Ｍｏｄｅ Ｒ
ａｎｇｅ）の制限によって電流源１を通して流れる電流
Δｉの可変範囲が狭く制限される。また、エラーアンプ
Ａ3の入力電圧範囲補償のためのＣＭＦＢ回路を使用し
ていることから、構造が複雑になってしまう。また、こ
のようなチューニング回路によって、トランスコンダク
タの電圧を高速で安定的に制御しようとする場合、チュ
ーニング回路の動作周波数範囲がこれに対応して確保さ
れる必要があるが、電流差(ｋTΔｉ/２)に対応する電圧
差がエラーアンプＡ3とトランジスタＱ6、Ｍ5又はトラ
ンジスタＱ9、Ｍ8よりなる多段増幅器を通ることで、こ
の閉ループの安定した動作周波数の範囲拡張及び周波数
補償が難しかった。
スコンダクタのチューニング回路には以下のような問題
点があった。図１に示した回路では、エラーアンプＡ1
の入力電圧範囲（ＣＭＲ；Ｃｏｍｍｏｎ Ｍｏｄｅ Ｒ
ａｎｇｅ）の制限によって電流源１を通して流れる電流
Δｉの可変範囲が狭く制限される。また、エラーアンプ
Ａ3の入力電圧範囲補償のためのＣＭＦＢ回路を使用し
ていることから、構造が複雑になってしまう。また、こ
のようなチューニング回路によって、トランスコンダク
タの電圧を高速で安定的に制御しようとする場合、チュ
ーニング回路の動作周波数範囲がこれに対応して確保さ
れる必要があるが、電流差(ｋTΔｉ/２)に対応する電圧
差がエラーアンプＡ3とトランジスタＱ6、Ｍ5又はトラ
ンジスタＱ9、Ｍ8よりなる多段増幅器を通ることで、こ
の閉ループの安定した動作周波数の範囲拡張及び周波数
補償が難しかった。
【０００８】
【発明が解決しようとする課題】本発明は前記した問題
点を解決するためになされたもので、その目的は動作周
波数の範囲が拡張され、外部環境因子による特性変化を
低減できるトランスコンダクタのチューニング回路を提
供することである。
点を解決するためになされたもので、その目的は動作周
波数の範囲が拡張され、外部環境因子による特性変化を
低減できるトランスコンダクタのチューニング回路を提
供することである。
【０００９】
【課題を解決するための手段】前記目的を達成するため
になされた、本発明に係るトランスコンダクタのチュー
ニング回路は、ソース端子が電源電圧に接続され、ゲー
ト端子とドレイン端子がＭＯＳダイオード構造となるよ
うに相互に接続された第１ＭＯＳトランジスタと、ソー
ス端子が前記電源電圧に接続され、ゲート端子とドレイ
ン端子がＭＯＳダイオード構造となるように相互に接続
された第２ＭＯＳトランジスタと、前記第１ＭＯＳトラ
ンジスタのゲート端子が第１入力端子に接続され、前記
第２ＭＯＳトランジスタのゲート端子が第２入力端子に
接続され、その出力信号をトランスコンダクタのチュー
ニング制御用バイアス信号として出力する第１エラーア
ンプと、を備えていることを特徴としている。
になされた、本発明に係るトランスコンダクタのチュー
ニング回路は、ソース端子が電源電圧に接続され、ゲー
ト端子とドレイン端子がＭＯＳダイオード構造となるよ
うに相互に接続された第１ＭＯＳトランジスタと、ソー
ス端子が前記電源電圧に接続され、ゲート端子とドレイ
ン端子がＭＯＳダイオード構造となるように相互に接続
された第２ＭＯＳトランジスタと、前記第１ＭＯＳトラ
ンジスタのゲート端子が第１入力端子に接続され、前記
第２ＭＯＳトランジスタのゲート端子が第２入力端子に
接続され、その出力信号をトランスコンダクタのチュー
ニング制御用バイアス信号として出力する第１エラーア
ンプと、を備えていることを特徴としている。
【００１０】また、前記トランスコンダクタは、前記チ
ューニング制御用バイアス信号がベース端子に入力され
るように接続され、コレクタ端子が前記第１ＭＯＳトラ
ンジスタのドレイン端子に接続された第１バイポーラト
ランジスタと、前記チューニング制御用バイアス信号が
ベース端子に入力されるように接続され、コレクタ端子
が前記第２ＭＯＳトランジスタのドレイン端子に接続さ
れた第２バイポーラトランジスタと、差動入力信号生成
部において生成された差動入力信号を入力するように接
続され、ドレイン端子が前記第１バイポーラトランジス
タのエミッタ端子に接続された第３ＭＯＳトランジスタ
と、差動入力信号生成部において生成された差動入力信
号を入力するように接続され、ドレイン端子が前記第２
バイポーラトランジスタのエミッタ端子に接続された第
４ＭＯＳトランジスタと、を備えることを特徴としてい
る
ューニング制御用バイアス信号がベース端子に入力され
るように接続され、コレクタ端子が前記第１ＭＯＳトラ
ンジスタのドレイン端子に接続された第１バイポーラト
ランジスタと、前記チューニング制御用バイアス信号が
ベース端子に入力されるように接続され、コレクタ端子
が前記第２ＭＯＳトランジスタのドレイン端子に接続さ
れた第２バイポーラトランジスタと、差動入力信号生成
部において生成された差動入力信号を入力するように接
続され、ドレイン端子が前記第１バイポーラトランジス
タのエミッタ端子に接続された第３ＭＯＳトランジスタ
と、差動入力信号生成部において生成された差動入力信
号を入力するように接続され、ドレイン端子が前記第２
バイポーラトランジスタのエミッタ端子に接続された第
４ＭＯＳトランジスタと、を備えることを特徴としてい
る
【００１１】また、前記差動入力信号生成部は、第１入
力端子には基準電圧が入力され、第２入力端子には第１
電圧分配抵抗及び第２電圧分配抵抗が直列に接続された
第２エラーアンプと、前記電源電圧にソース端子が接続
され、ゲート端子に前記第２エラーアンプの出力端子が
接続された第５ＭＯＳトランジスタと、前記第５ＭＯＳ
トランジスタのドレイン端子と前記第２エラーアンプの
第２入力端子との間に接続されたフィードバック抵抗素
子を備え、前記第３ＭＯＳトランジスタのゲート端子は
前記第５ＭＯＳトランジスタのドレイン端子と接続され
ており、前記第４ＭＯＳトランジスタのゲート端子は、
前記第１電圧分配抵抗と前記第２電圧分配抵抗との間の
ノードに接続されたこと、を特徴としている。
力端子には基準電圧が入力され、第２入力端子には第１
電圧分配抵抗及び第２電圧分配抵抗が直列に接続された
第２エラーアンプと、前記電源電圧にソース端子が接続
され、ゲート端子に前記第２エラーアンプの出力端子が
接続された第５ＭＯＳトランジスタと、前記第５ＭＯＳ
トランジスタのドレイン端子と前記第２エラーアンプの
第２入力端子との間に接続されたフィードバック抵抗素
子を備え、前記第３ＭＯＳトランジスタのゲート端子は
前記第５ＭＯＳトランジスタのドレイン端子と接続され
ており、前記第４ＭＯＳトランジスタのゲート端子は、
前記第１電圧分配抵抗と前記第２電圧分配抵抗との間の
ノードに接続されたこと、を特徴としている。
【００１２】また、前記第２エラーアンプの出力端子と
前記第５ＭＯＳトランジスタのドレイン端子との間に接
続された周波数補償用キャパシタを備え、前記第２ＭＯ
Ｓトランジスタのドレイン端子に接続されトランスコン
ダクタ制御信号入力部で生成される外部制御電流に対応
して、所定比率の電流比を有する電流源を生成する電流
源生成部を備え、前記電流源生成部には、ｎ：１の電流
比を生成するよう接続されたカスケード・カレント・ミ
ラー回路を備えることが望ましい。
前記第５ＭＯＳトランジスタのドレイン端子との間に接
続された周波数補償用キャパシタを備え、前記第２ＭＯ
Ｓトランジスタのドレイン端子に接続されトランスコン
ダクタ制御信号入力部で生成される外部制御電流に対応
して、所定比率の電流比を有する電流源を生成する電流
源生成部を備え、前記電流源生成部には、ｎ：１の電流
比を生成するよう接続されたカスケード・カレント・ミ
ラー回路を備えることが望ましい。
【００１３】また、前記トランスコンダクタ制御信号入
力部は、ドレイン端子が外部抵抗に接続され、ソース端
子は前記電源電圧に接続された第６ＭＯＳトランジスタ
と、前記外部抵抗の電圧降下信号を非反転端子に入力さ
れ、外部入力信号を反転端子に入力され、その出力端子
が前記第６ＭＯＳトランジスタのゲート端子に接続され
た第３エラーアンプと、ソース端子は前記電源電圧に接
続され、ドレイン端子は前記電流源生成部に接続され、
ゲート端に前記第３エラーアンプの出力信号を入力され
る第７ＭＯＳトランジスタと、を備えることを特徴とし
ている。また、第３エラーアンプの非反転端子と前記第
６ＭＯＳトランジスタのゲート端子との間に接続された
周波数補償用キャパシタを備えることが望ましい。
力部は、ドレイン端子が外部抵抗に接続され、ソース端
子は前記電源電圧に接続された第６ＭＯＳトランジスタ
と、前記外部抵抗の電圧降下信号を非反転端子に入力さ
れ、外部入力信号を反転端子に入力され、その出力端子
が前記第６ＭＯＳトランジスタのゲート端子に接続され
た第３エラーアンプと、ソース端子は前記電源電圧に接
続され、ドレイン端子は前記電流源生成部に接続され、
ゲート端に前記第３エラーアンプの出力信号を入力され
る第７ＭＯＳトランジスタと、を備えることを特徴とし
ている。また、第３エラーアンプの非反転端子と前記第
６ＭＯＳトランジスタのゲート端子との間に接続された
周波数補償用キャパシタを備えることが望ましい。
【００１４】
【発明の実施の形態】以下、添付した図面に基づいて、
本発明の望ましい実施の形態を詳述する。図２は本発明
に係るトランスコンダクタのチューニング回路を示す回
路図である。図２によると、トランスコンダクタのチュ
ーニング回路は第１エラーアンプＡ2、第１ＭＯＳトラ
ンジスタＭ4及び第２ＭＯＳトランジスタＭ7を備える。
本発明の望ましい実施の形態を詳述する。図２は本発明
に係るトランスコンダクタのチューニング回路を示す回
路図である。図２によると、トランスコンダクタのチュ
ーニング回路は第１エラーアンプＡ2、第１ＭＯＳトラ
ンジスタＭ4及び第２ＭＯＳトランジスタＭ7を備える。
【００１５】チューニング部２１の第１ＭＯＳトランジ
スタＭ4のソース端子は、電源電圧ＶCCに接続されてお
り、ゲート端子とドレイン端子はＭＯＳダイオード構造
として作動するよう相互に接続されている。また、第２
ＭＯＳトランジスタＭ7も第１ＭＯＳトランジスタＭ4と
対称構造で接続されている。したがって、第２ＭＯＳト
ランジスタＭ7のソース端子も電源電圧ＶCCに接続され
ており、ゲート端子とドレイン端子はＭＯＳダイオード
構造にて作動するよう相互に接続されている。また、エ
ラーアンプＡ2は非反転入力端子及び反転入力端子がそ
れぞれ第１ＭＯＳトランジスタＭ4と第２ＭＯＳトラン
ジスタＭ7のゲート端子と接続されている。
スタＭ4のソース端子は、電源電圧ＶCCに接続されてお
り、ゲート端子とドレイン端子はＭＯＳダイオード構造
として作動するよう相互に接続されている。また、第２
ＭＯＳトランジスタＭ7も第１ＭＯＳトランジスタＭ4と
対称構造で接続されている。したがって、第２ＭＯＳト
ランジスタＭ7のソース端子も電源電圧ＶCCに接続され
ており、ゲート端子とドレイン端子はＭＯＳダイオード
構造にて作動するよう相互に接続されている。また、エ
ラーアンプＡ2は非反転入力端子及び反転入力端子がそ
れぞれ第１ＭＯＳトランジスタＭ4と第２ＭＯＳトラン
ジスタＭ7のゲート端子と接続されている。
【００１６】次に、チューニング部２１の出力電圧ＶO
をバイアス信号として入力されるトランスコンダクタ２
３は、第１バイポーラトランジスタＱ3、第２バイポー
ラトランジスタＱ6、第３ＭＯＳトランジスタＭ2及び第
４ＭＯＳトランジスタＭ5を備える。第１バイポーラト
ランジスタＱ3及び第２バイポーラトランジスタＱ6は第
１エラーアンプＡ2の出力信号をチューニング制御用バ
イアス信号として、それぞれベース端子に入力されるよ
う接続されている。また、第１バイポーラトランジスタ
Ｑ3及び第２バイポーラトランジスタＱ6のコレクタ端子
は、それぞれ第１ＭＯＳトランジスタＭ2及び第２ＭＯ
ＳトランジスタＭ5のドレイン端子と接続されている。
をバイアス信号として入力されるトランスコンダクタ２
３は、第１バイポーラトランジスタＱ3、第２バイポー
ラトランジスタＱ6、第３ＭＯＳトランジスタＭ2及び第
４ＭＯＳトランジスタＭ5を備える。第１バイポーラト
ランジスタＱ3及び第２バイポーラトランジスタＱ6は第
１エラーアンプＡ2の出力信号をチューニング制御用バ
イアス信号として、それぞれベース端子に入力されるよ
う接続されている。また、第１バイポーラトランジスタ
Ｑ3及び第２バイポーラトランジスタＱ6のコレクタ端子
は、それぞれ第１ＭＯＳトランジスタＭ2及び第２ＭＯ
ＳトランジスタＭ5のドレイン端子と接続されている。
【００１７】また、第３ＭＯＳトランジスタＭ2及び第
４ＭＯＳトランジスタＭ5のドレイン端子は、第１バイ
ポーラトランジスタＱ3及び第２バイポーラトランジス
タＱ6のエミッタ端子と接続され、第３ＭＯＳトランジ
スタＭ2及び第４ＭＯＳトランジスタＭ5のゲート端子に
は、差動入力信号生成部２５において生成された差動信
号がそれぞれ入力される。
４ＭＯＳトランジスタＭ5のドレイン端子は、第１バイ
ポーラトランジスタＱ3及び第２バイポーラトランジス
タＱ6のエミッタ端子と接続され、第３ＭＯＳトランジ
スタＭ2及び第４ＭＯＳトランジスタＭ5のゲート端子に
は、差動入力信号生成部２５において生成された差動信
号がそれぞれ入力される。
【００１８】次に、差動入力信号生成部は差動信号を生
成できる多様な回路が適用可能であり、本実施の形態に
適用された差動入力信号生成部２５では、反転端子に基
準電圧Ｖrefが入力され、非反転端子に第１電圧分配抵
抗Ｒ2及び第２電圧分配抵抗Ｒ 3が直列に接続された第２
エラーアンプＡ1を備えている。差動入力信号生成部２
５の第５ＭＯＳトランジスタＭ1は電源電圧ＶCCにソー
ス端子が接続されており、ゲート端子に第２エラーアン
プＡ1の出力端子が接続されている。また、第５ＭＯＳ
トランジスタＭ1のドレイン端子と第２エラーアンプＡ1
の非反転入力端子間にはフィードバック抵抗素子Ｒ1が
接続されている。なお、符号Ｃ1で表記されたキャパシ
タは周波数補償用である。
成できる多様な回路が適用可能であり、本実施の形態に
適用された差動入力信号生成部２５では、反転端子に基
準電圧Ｖrefが入力され、非反転端子に第１電圧分配抵
抗Ｒ2及び第２電圧分配抵抗Ｒ 3が直列に接続された第２
エラーアンプＡ1を備えている。差動入力信号生成部２
５の第５ＭＯＳトランジスタＭ1は電源電圧ＶCCにソー
ス端子が接続されており、ゲート端子に第２エラーアン
プＡ1の出力端子が接続されている。また、第５ＭＯＳ
トランジスタＭ1のドレイン端子と第２エラーアンプＡ1
の非反転入力端子間にはフィードバック抵抗素子Ｒ1が
接続されている。なお、符号Ｃ1で表記されたキャパシ
タは周波数補償用である。
【００１９】この差動入力電圧生成部２５の第５ＭＯＳ
トランジスタＭ1のドレイン端子における電圧Ｖ2は第３
ＭＯＳトランジスタＭ2のゲート端子に印加され、第１
電圧分配抵抗Ｒ2と第２電圧分配抵抗Ｒ3との間のノード
Ｅにおける電圧信号Ｖ1は第４ＭＯＳトランジスタＭ5の
ゲート端子に印加される。
トランジスタＭ1のドレイン端子における電圧Ｖ2は第３
ＭＯＳトランジスタＭ2のゲート端子に印加され、第１
電圧分配抵抗Ｒ2と第２電圧分配抵抗Ｒ3との間のノード
Ｅにおける電圧信号Ｖ1は第４ＭＯＳトランジスタＭ5の
ゲート端子に印加される。
【００２０】次に、トランスコンダクタ２３の出力端か
ら出力される電流を制御するための出力電流可変部２７
は電流源２８と、トランスコンダクタ制御信号入力部２
９を備える。また、電流源２８として適用されたカスケ
ード電流ミラー部は、トランスコンダクタ制御信号入力
部２９において発生する外部制御電流ｉexに応じてｎ：
１の電流比を有する電流が流れるように、第２ＭＯＳト
ランジスタＭ7のドレイン端子に接続されている。
ら出力される電流を制御するための出力電流可変部２７
は電流源２８と、トランスコンダクタ制御信号入力部２
９を備える。また、電流源２８として適用されたカスケ
ード電流ミラー部は、トランスコンダクタ制御信号入力
部２９において発生する外部制御電流ｉexに応じてｎ：
１の電流比を有する電流が流れるように、第２ＭＯＳト
ランジスタＭ7のドレイン端子に接続されている。
【００２１】次に、トランスコンダクタ制御信号入力部
２９は第６ＭＯＳトランジスタＭ13及び第７ＭＯＳトラ
ンジスタＭ12、外部抵抗Ｒex、第３エラーアンプＡ3を
備える。この第６ＭＯＳトランジスタＭ13のドレイン端
子は、外部抵抗Ｒexと接続されており、ソース端子は電
源電圧ＶCCと接続されている。また、第３エラーアンプ
Ａ3は、外部抵抗Ｒexの電圧降下信号を非反転端子に入
力され、外部入力信号Ｖiを反転端子に入力されるよう
接続されており、その出力端子が第６ＭＯＳトランジス
タＭ13及び第７ＭＯＳトランジスタＭ12のゲート端子と
接続されている。また、第７ＭＯＳトランジスタＭ12は
ソース端が電源電圧ＶCCと接続されており、ドレイン端
子は電流源２８の一端と接続されている。なお、図面に
おいて、符号Ｃ3で表記されたキャパシタは周波数補償
用である。
２９は第６ＭＯＳトランジスタＭ13及び第７ＭＯＳトラ
ンジスタＭ12、外部抵抗Ｒex、第３エラーアンプＡ3を
備える。この第６ＭＯＳトランジスタＭ13のドレイン端
子は、外部抵抗Ｒexと接続されており、ソース端子は電
源電圧ＶCCと接続されている。また、第３エラーアンプ
Ａ3は、外部抵抗Ｒexの電圧降下信号を非反転端子に入
力され、外部入力信号Ｖiを反転端子に入力されるよう
接続されており、その出力端子が第６ＭＯＳトランジス
タＭ13及び第７ＭＯＳトランジスタＭ12のゲート端子と
接続されている。また、第７ＭＯＳトランジスタＭ12は
ソース端が電源電圧ＶCCと接続されており、ドレイン端
子は電流源２８の一端と接続されている。なお、図面に
おいて、符号Ｃ3で表記されたキャパシタは周波数補償
用である。
【００２２】次に、本実施の形態における、トランスコ
ンダクタのチューニング回路の動作について詳しく説明
する（図２参照のこと）。
ンダクタのチューニング回路の動作について詳しく説明
する（図２参照のこと）。
【００２３】初めに、差動入力電圧生成部２５において
発生した電圧Ｖ1、Ｖ2はトランスコンダクタ２３に入力
電圧として入力される。また、外部基準抵抗Ｒexと制御
電圧Ｖiによって発生する制御電流ｉexは、第２ＭＯＳ
トランジスタＭ7を通って流れる、制御電流ｉexに対し
てｎ：１の電流比を有するΔｉを発生する。第１ＭＯＳ
トランジスタＭ4を通して流れる電流ｉ1及び第２ＭＯＳ
トランジスタＭ7を通して流れる電流ｉ3は、第１エラー
アンプによって同一な値を有するよう制御される。エラ
ーアンプＡ2はΔｉ/Δｖに比例する出力電圧ＶOを発生
する。ここで、ΔｖはＶ1とＶ2との差を表している。
発生した電圧Ｖ1、Ｖ2はトランスコンダクタ２３に入力
電圧として入力される。また、外部基準抵抗Ｒexと制御
電圧Ｖiによって発生する制御電流ｉexは、第２ＭＯＳ
トランジスタＭ7を通って流れる、制御電流ｉexに対し
てｎ：１の電流比を有するΔｉを発生する。第１ＭＯＳ
トランジスタＭ4を通して流れる電流ｉ1及び第２ＭＯＳ
トランジスタＭ7を通して流れる電流ｉ3は、第１エラー
アンプによって同一な値を有するよう制御される。エラ
ーアンプＡ2はΔｉ/Δｖに比例する出力電圧ＶOを発生
する。ここで、ΔｖはＶ1とＶ2との差を表している。
【００２４】第１ＭＯＳトランジスタＭ4及び第２ＭＯ
ＳトランジスタＭ7は、自己バイアスするようにゲート
端子とドレイン端子が相互に接続されている。従って、
第１エラーアンプＡ2は第１ＭＯＳトランジスタＭ4及び
第２ＭＯＳトランジスタＭ7のゲート電圧差を検出し
て、ｉ1、ｉ2が同一な値に保たれるように、第１バイポ
ーラトランジスタＱ3及び第２バイポーラトランジスタ
Ｑ6のベース電圧を制御する。また、電流ｉ1、ｉ2の電
流量が少ない場合、第１エラーアンプＡ2に電源電圧Ｖ
CCから第１ＭＯＳトランジスタＭ4及び第２ＭＯＳトラ
ンジスタＭ7の閾値電圧を差し引いた低い電圧が入力さ
れるので、第１エラーアンプＡ2として、電源電圧ＶCC
に近い入力制限範囲を有する、後記して説明するｎＭＯ
Ｓ入力差動増幅器が用いられる。
ＳトランジスタＭ7は、自己バイアスするようにゲート
端子とドレイン端子が相互に接続されている。従って、
第１エラーアンプＡ2は第１ＭＯＳトランジスタＭ4及び
第２ＭＯＳトランジスタＭ7のゲート電圧差を検出し
て、ｉ1、ｉ2が同一な値に保たれるように、第１バイポ
ーラトランジスタＱ3及び第２バイポーラトランジスタ
Ｑ6のベース電圧を制御する。また、電流ｉ1、ｉ2の電
流量が少ない場合、第１エラーアンプＡ2に電源電圧Ｖ
CCから第１ＭＯＳトランジスタＭ4及び第２ＭＯＳトラ
ンジスタＭ7の閾値電圧を差し引いた低い電圧が入力さ
れるので、第１エラーアンプＡ2として、電源電圧ＶCC
に近い入力制限範囲を有する、後記して説明するｎＭＯ
Ｓ入力差動増幅器が用いられる。
【００２５】ここで、第１エラーアンプＡ2として用い
られるｎＭＯＳ入力差動増幅器の回路図の例を図３に示
す。図３の回路図において３１ａ、３１ｂは、第１エラ
ーアンプＡ2のそれぞれ入力端子に該当し、３２は出力
端子に該当する。また、図２に示したチューニング回路
において、増幅機能を果たすトランジスタ対（第１バイ
ポーラトランジスタＱ3及び第１ＭＯＳトランジスタＭ4
または第２バイポーラトランジスタＱ6及び第２ＭＯＳ
トランジスタＭ7からなるトランジスタ対）は、ＭＯＳ
ダイオード構造をなし、よって図１に示したＱ6、Ｍ5ま
たはＱ9、Ｍ8による増幅度よりＭＯＳダイオード構造に
よる増幅度の方が低くなる。
られるｎＭＯＳ入力差動増幅器の回路図の例を図３に示
す。図３の回路図において３１ａ、３１ｂは、第１エラ
ーアンプＡ2のそれぞれ入力端子に該当し、３２は出力
端子に該当する。また、図２に示したチューニング回路
において、増幅機能を果たすトランジスタ対（第１バイ
ポーラトランジスタＱ3及び第１ＭＯＳトランジスタＭ4
または第２バイポーラトランジスタＱ6及び第２ＭＯＳ
トランジスタＭ7からなるトランジスタ対）は、ＭＯＳ
ダイオード構造をなし、よって図１に示したＱ6、Ｍ5ま
たはＱ9、Ｍ8による増幅度よりＭＯＳダイオード構造に
よる増幅度の方が低くなる。
【００２６】従って、第１エラーアンプＡ2と、第１バ
イポーラトランジスタＱ3及び第１ＭＯＳトランジスタ
Ｍ4もしくは第２バイポーラトランジスタＱ6及び第２Ｍ
ＯＳトランジスタＭ7で形成された閉回路の周波数特性
は、第１エラーアンプＡ2のみによって決定される。そ
れ故、高周波領域において動作し、決められた位相マー
ジンを持つエラーアンプを、第１エラーアンプＡ2とし
て使用すれば、チューニング回路全体が、広い周波数帯
域において動作可能となる。また、このようなチューニ
ング回路は制御電流Δｉを用いてトランスコンダクタン
スの値を制御するようになっており、ｎ：１の割合を持
つ電流源を使用することで広範囲の調整が可能である。
すなわち、入力制御電圧Ｖiまたはスイッチ(図示せず)
を使用してｎ：１の電流比を変えることによって、高速
のトランスコンダクタ制御が可能である。
イポーラトランジスタＱ3及び第１ＭＯＳトランジスタ
Ｍ4もしくは第２バイポーラトランジスタＱ6及び第２Ｍ
ＯＳトランジスタＭ7で形成された閉回路の周波数特性
は、第１エラーアンプＡ2のみによって決定される。そ
れ故、高周波領域において動作し、決められた位相マー
ジンを持つエラーアンプを、第１エラーアンプＡ2とし
て使用すれば、チューニング回路全体が、広い周波数帯
域において動作可能となる。また、このようなチューニ
ング回路は制御電流Δｉを用いてトランスコンダクタン
スの値を制御するようになっており、ｎ：１の割合を持
つ電流源を使用することで広範囲の調整が可能である。
すなわち、入力制御電圧Ｖiまたはスイッチ(図示せず)
を使用してｎ：１の電流比を変えることによって、高速
のトランスコンダクタ制御が可能である。
【００２７】次に、本実施の形態のトランスコンダクタ
チューニング回路の外部環境要因に対する影響を説明す
る。トランスコンダクタ２３の第３及び第４ＭＯＳトラ
ンジスタＭ2、Ｍ5のゲートに入力される電圧Ｖ1、Ｖ2は
次式で表せる。
チューニング回路の外部環境要因に対する影響を説明す
る。トランスコンダクタ２３の第３及び第４ＭＯＳトラ
ンジスタＭ2、Ｍ5のゲートに入力される電圧Ｖ1、Ｖ2は
次式で表せる。
【００２８】
【数２】
【数３】
【００２９】ここでＲ1=Ｒ2=ＲであればＶ2−Ｖref=Ｖ
ref―Ｖ1となり、第３ＭＯＳトランジスタＭ2及び第４
ＭＯＳトランジスタＭ5のゲート端子には、基準電圧Ｖ
refを中心に同一の変量を有する電圧がそれぞれ印加さ
れる。この場合、第３ＭＯＳトランジスタＭ2及び第４
ＭＯＳトランジスタＭ5のゲートに印加される電圧の差
(ΔＶ)を求めると次式で表せる。
ref―Ｖ1となり、第３ＭＯＳトランジスタＭ2及び第４
ＭＯＳトランジスタＭ5のゲート端子には、基準電圧Ｖ
refを中心に同一の変量を有する電圧がそれぞれ印加さ
れる。この場合、第３ＭＯＳトランジスタＭ2及び第４
ＭＯＳトランジスタＭ5のゲートに印加される電圧の差
(ΔＶ)を求めると次式で表せる。
【００３０】
【数４】
【００３１】一方、トランスコンダクタのチューニング
回路の出力電圧ＶOを外部トランスコンダクタ回路に用
いる例を図４に示す。なお、図２に示した要素と同一機
能を果たす要素は同一番号で表記する。
回路の出力電圧ＶOを外部トランスコンダクタ回路に用
いる例を図４に示す。なお、図２に示した要素と同一機
能を果たす要素は同一番号で表記する。
【００３２】図４において、符号５５で表記された部分
はチューニング対象となる外部トランスコンダクタ回路
である。まず、第１エラーアンプＡ2の出力電圧とバイ
ポーラトランジスタのベース-エミッタ間電圧ＶBEとの
差(Ｖo−ＶBE)をＶO'と定義し、各素子のバイアス電流
(ｉ1、ｉ2、ｉext)を求めると次式のように表せる。
はチューニング対象となる外部トランスコンダクタ回路
である。まず、第１エラーアンプＡ2の出力電圧とバイ
ポーラトランジスタのベース-エミッタ間電圧ＶBEとの
差(Ｖo−ＶBE)をＶO'と定義し、各素子のバイアス電流
(ｉ1、ｉ2、ｉext)を求めると次式のように表せる。
【００３３】
【数５】
【数６】
【数７】
【００３４】ここで、式（５）ないし式（７）において
ｋはＭＯＳトランジスタの電流式定数、ＶTは閾値電圧
である。また、ＭＯＳトランジスタＭ2、Ｍ5、Ｍextは
オーミック領域で動作し、同サイズの第３ＭＯＳトラン
ジスタＭ2及び第４ＭＯＳトランジスタＭ5、すなわち同
じチャネル変調の要素が用いられる。上記の式から第３
ＭＯＳトランジスタＭ2及び第４ＭＯＳトランジスタＭ5
のゲート入力電圧差（Ｖ2−Ｖ1）＝ΔＶに対する電流差
(Δｉ)を求めると次式で表せる。
ｋはＭＯＳトランジスタの電流式定数、ＶTは閾値電圧
である。また、ＭＯＳトランジスタＭ2、Ｍ5、Ｍextは
オーミック領域で動作し、同サイズの第３ＭＯＳトラン
ジスタＭ2及び第４ＭＯＳトランジスタＭ5、すなわち同
じチャネル変調の要素が用いられる。上記の式から第３
ＭＯＳトランジスタＭ2及び第４ＭＯＳトランジスタＭ5
のゲート入力電圧差（Ｖ2−Ｖ1）＝ΔＶに対する電流差
(Δｉ)を求めると次式で表せる。
【数８】
Δｉ＝ｉ1−ｉ3＝ｋ（Ｖ2−Ｖ1）Ｖ’0＝ｋΔＶＶ’0 ・・・（８）
【００３５】従って、式（８）からＶO'は次のように定
義される。
義される。
【００３６】
【数９】
【００３７】これにより外部ＭＯＳトランジスタＭext
のトランスコンダクタンスｇmextを求めると次式で表せ
る。
のトランスコンダクタンスｇmextを求めると次式で表せ
る。
【数１０】ｇmext＝ｋextＶ’0 ・・・（１０）
【００３８】前記式（１０）に式（９）のＶO'を代入す
ると次式となる。
ると次式となる。
【００３９】
【数１１】
【００４０】ここで、式（１１）においてＷext/
Ｌext、Ｗ/Ｌはそれぞれ外部ＭＯＳトランジスタ
Ｍext、第３及び第４ＭＯＳトランジスタＭ2、Ｍ5のサ
イズ比である。
Ｌext、Ｗ/Ｌはそれぞれ外部ＭＯＳトランジスタ
Ｍext、第３及び第４ＭＯＳトランジスタＭ2、Ｍ5のサ
イズ比である。
【００４１】式（１１）から外部ＭＯＳトランジスタＭ
extのトランスコンダクタンスはＭＯＳトランジスタの
サイズ比、制御電流Δｉ、制御電圧ΔＶによって決まる
ことが分かる。従って、電源電圧、工程、温度などの因
子は外部トランスコンダクタ５５のトランスコンダクタ
ンスに影響を与えない。
extのトランスコンダクタンスはＭＯＳトランジスタの
サイズ比、制御電流Δｉ、制御電圧ΔＶによって決まる
ことが分かる。従って、電源電圧、工程、温度などの因
子は外部トランスコンダクタ５５のトランスコンダクタ
ンスに影響を与えない。
【００４２】次に、このような特性を有するトランスコ
ンダクタのチューニング回路についてチューニング電流
ｉgm(ｘ軸)を可変させながらトランスコンダクタンスｇ
m(ｙ軸)の変化を測定したグラフを図５に示す。図５に
示すように、第３ＭＯＳトランジスタＭ2及び第４ＭＯ
ＳトランジスタＭ5がオーミック領域で動作する４００
μＡ/Ｖまでは均一な特性が得られている。
ンダクタのチューニング回路についてチューニング電流
ｉgm(ｘ軸)を可変させながらトランスコンダクタンスｇ
m(ｙ軸)の変化を測定したグラフを図５に示す。図５に
示すように、第３ＭＯＳトランジスタＭ2及び第４ＭＯ
ＳトランジスタＭ5がオーミック領域で動作する４００
μＡ/Ｖまでは均一な特性が得られている。
【００４３】また図６は、図２のチューニング回路にお
いてΔｉ(ｉgm)を高速で変化させた時の出力電圧ＶOを
測定した図である。図６に示すように、広い周波数範囲
について安定した出力を提供できることがわかる。
いてΔｉ(ｉgm)を高速で変化させた時の出力電圧ＶOを
測定した図である。図６に示すように、広い周波数範囲
について安定した出力を提供できることがわかる。
【００４４】また図７は、図２に示したトランスコンダ
クタ２３の代りに交差対構造のトランスコンダクタを適
用したチューニング回路を示した回路図である。図７に
示した回路図によると、トランスコンダクタ３３は交差
対構造を有する基本交差対トランスコンダクタ部が対称
に第１ＭＯＳトランジスタＭ5及び第２ＭＯＳトランジ
スタＭ13に接続されている。第１基本交差対トランスコ
ンダクタ部は第１ＭＯＳトランジスタＭ5のドレイン端
子とコレクタ端子が接続された第１バイポーラトランジ
スタＱ4と、第１バイポーラトランジスタＱ4のエミッタ
端子にコレクタ端子が接続された第２バイポーラトラン
ジスタＱ3を備える。また、電源電圧ＶC Cとドレイン端
子が接続された第３ＭＯＳトランジスタＭ7と、第３Ｍ
ＯＳトランジスタＭ7のソース端子にドレイン端子が接
続された第４ＭＯＳトランジスタＭ6を備える。
クタ２３の代りに交差対構造のトランスコンダクタを適
用したチューニング回路を示した回路図である。図７に
示した回路図によると、トランスコンダクタ３３は交差
対構造を有する基本交差対トランスコンダクタ部が対称
に第１ＭＯＳトランジスタＭ5及び第２ＭＯＳトランジ
スタＭ13に接続されている。第１基本交差対トランスコ
ンダクタ部は第１ＭＯＳトランジスタＭ5のドレイン端
子とコレクタ端子が接続された第１バイポーラトランジ
スタＱ4と、第１バイポーラトランジスタＱ4のエミッタ
端子にコレクタ端子が接続された第２バイポーラトラン
ジスタＱ3を備える。また、電源電圧ＶC Cとドレイン端
子が接続された第３ＭＯＳトランジスタＭ7と、第３Ｍ
ＯＳトランジスタＭ7のソース端子にドレイン端子が接
続された第４ＭＯＳトランジスタＭ6を備える。
【００４５】第１バイポーラトランジスタＱ4と第２バ
イポーラトランジスタＱ3が相互接続されたノードＦに
は、第４ＭＯＳトランジスタＭ6のゲート端に接続され
ており、第２バイポーラトランジスタＱ3のベース端は
第３ＭＯＳトランジスタと第４ＭＯＳトランジスタとの
間のノードＧにそれぞれ交差的に接続されている。
イポーラトランジスタＱ3が相互接続されたノードＦに
は、第４ＭＯＳトランジスタＭ6のゲート端に接続され
ており、第２バイポーラトランジスタＱ3のベース端は
第３ＭＯＳトランジスタと第４ＭＯＳトランジスタとの
間のノードＧにそれぞれ交差的に接続されている。
【００４６】第１バイポーラトランジスタＱ4のベース
には基準電圧Ｖrefが入力され、第３ＭＯＳトランジス
タＭ7のゲート端子には第１エラーアンプＡ2の出力信号
ＶOが入力される。第２基本交差対トランスコンダクタ
部は第１基本交差対トランスコンダクタ部と対称構造で
形成されており、差動入力信号生成部２５から出力され
る信号Ｖ2が入力されるよう接続されている。
には基準電圧Ｖrefが入力され、第３ＭＯＳトランジス
タＭ7のゲート端子には第１エラーアンプＡ2の出力信号
ＶOが入力される。第２基本交差対トランスコンダクタ
部は第１基本交差対トランスコンダクタ部と対称構造で
形成されており、差動入力信号生成部２５から出力され
る信号Ｖ2が入力されるよう接続されている。
【００４７】このような交差対構造を持つトランスコン
ダクタ３３は、第１バイポーラトランジスタＱ4のベー
ス端に入力される基準バイアス電圧Ｖrefと第１エラー
アンプＡ2の出力信号ＶOとの差に対応する信号により第
５ＭＯＳトランジスタＭ2のドレイン-ソース間電圧が決
められる。したがって、交差対構造を有するトランスコ
ンダクタ３３は第５ＭＯＳトランジスタＭ2のゲート-ソ
ース間電圧が入力電圧Ｖiの大きさを問わず一定に保た
れる。この周波数特性及び制御範囲が改善されたチュー
ニング回路は、高周波、広範囲可変増幅器及びフィルタ
に適用することができる。
ダクタ３３は、第１バイポーラトランジスタＱ4のベー
ス端に入力される基準バイアス電圧Ｖrefと第１エラー
アンプＡ2の出力信号ＶOとの差に対応する信号により第
５ＭＯＳトランジスタＭ2のドレイン-ソース間電圧が決
められる。したがって、交差対構造を有するトランスコ
ンダクタ３３は第５ＭＯＳトランジスタＭ2のゲート-ソ
ース間電圧が入力電圧Ｖiの大きさを問わず一定に保た
れる。この周波数特性及び制御範囲が改善されたチュー
ニング回路は、高周波、広範囲可変増幅器及びフィルタ
に適用することができる。
【００４８】なお、本発明は以上述べたような実施の形
態に限定されるものではなく、本発明の範囲内において
自由に変形して実施可能である。
態に限定されるものではなく、本発明の範囲内において
自由に変形して実施可能である。
【００４９】
【発明の効果】以上述べた通り、本発明によれば、トラ
ンスコンダクタンスの制御範囲が拡張され、高速制御が
可能なトランスコンダクタのチューニング回路を提供で
きる。
ンスコンダクタンスの制御範囲が拡張され、高速制御が
可能なトランスコンダクタのチューニング回路を提供で
きる。
【図１】従来のトランスコンダクタのチューニング回路
を示す回路図。
を示す回路図。
【図２】本発明の一実施例によるトランスコンダクタの
チューニング回路を示す回路図。
チューニング回路を示す回路図。
【図３】図２のエラーアンプに適用されるｎＭＯＳ差動
増幅器の例を示す回路図。
増幅器の例を示す回路図。
【図４】図２のチューニング回路の出力を外部トランス
コンダクタに適用する例を示す回路図。
コンダクタに適用する例を示す回路図。
【図５】図２の回路について電源電圧、周波数、温度を
可変させながら測定したトランスコンダクタンスを示す
グラフ。
可変させながら測定したトランスコンダクタンスを示す
グラフ。
【図６】図２の回路に出力電流Δｉを高速で可変させる
時チューニング回路の出力電圧ＶOを測定したグラフ。
時チューニング回路の出力電圧ＶOを測定したグラフ。
【図７】本発明の他の実施例によるトランスコンダクタ
のチューニング回路を示す回路図。
のチューニング回路を示す回路図。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 趙 啓 ▲玉▼
大韓民国 京畿道 龍仁市 水枝邑 プン
ドックチョン里 珍山マウル 三星 ５ｔ
ｈ アパート 501−1301
(72)発明者 李 政 ▲艮▼
大韓民国 ソウル特別市 江西区 禾谷６
洞 1130−７ 秘苑 ｖｉｌｌａ ２−
301
Ｆターム(参考） 5J500 AA01 AC02 AC04 AC15 AC62
AF10 AF19 AH02 AH10 AH17
AH18 AH19 AH25 AH29 AK02
AK05 AK09 AK12 AM11 AT02
AT06
Claims (8)
- 【請求項１】トランスコンダクタのトランスコンダクタ
ンスを制御するためのトランスコンダクタのチューニン
グ回路であって、 ソース端子が電源電圧に接続され、ゲート端子とドレイ
ン端子がＭＯＳダイオード構造となるように相互に接続
された第１ＭＯＳトランジスタと、 ソース端子が前記電源電圧に接続され、ゲート端子とド
レイン端子がＭＯＳダイオード構造となるように相互に
接続された第２ＭＯＳトランジスタと、 前記第１ＭＯＳトランジスタのゲート端子が第１入力端
子に接続され、前記第２ＭＯＳトランジスタのゲート端
子が第２入力端子に接続され、その出力信号をトランス
コンダクタのチューニング制御用バイアス信号として出
力する第１エラーアンプと、 を備えることを特徴とするトランスコンダクタのチュー
ニング回路。 - 【請求項２】前記トランスコンダクタは、 前記チューニング制御用バイアス信号がベース端子に入
力されるように接続され、コレクタ端子が前記第１ＭＯ
Ｓトランジスタのドレイン端子に接続された第１バイポ
ーラトランジスタと、 前記チューニング制御用バイアス信号がベース端子に入
力されるように接続され、コレクタ端子が前記第２ＭＯ
Ｓトランジスタのドレイン端子に接続された第２バイポ
ーラトランジスタと、 差動入力信号生成部において生成された差動入力信号を
入力するように接続され、ドレイン端子が前記第１バイ
ポーラトランジスタのエミッタ端子に接続された第３Ｍ
ＯＳトランジスタと、 差動入力信号生成部において生成された差動入力信号を
入力するように接続され、ドレイン端子が前記第２バイ
ポーラトランジスタのエミッタ端子に接続された第４Ｍ
ＯＳトランジスタと、 を備えることを特徴とする請求項１に記載のトランスコ
ンダクタのチューニング回路。 - 【請求項３】前記差動入力信号生成部は、 第１入力端子には基準電圧が入力され、第２入力端子に
は第１電圧分配抵抗及び第２電圧分配抵抗が直列に接続
された第２エラーアンプと、 前記電源電圧にソース端子が接続され、ゲート端子に前
記第２エラーアンプの出力端子が接続された第５ＭＯＳ
トランジスタと、 前記第５ＭＯＳトランジスタのドレイン端子と前記第２
エラーアンプの第２入力端子との間に接続されたフィー
ドバック抵抗素子を備え、 前記第３ＭＯＳトランジスタのゲート端子は前記第５Ｍ
ＯＳトランジスタのドレイン端子と接続されており、 前記第４ＭＯＳトランジスタのゲート端子は、前記第１
電圧分配抵抗と前記第２電圧分配抵抗との間のノードに
接続されたこと、 を特徴とする請求項２に記載のトランスコンダクタのチ
ューニング回路。 - 【請求項４】前記第２エラーアンプの出力端子と前記第
５ＭＯＳトランジスタのドレイン端子との間に接続され
た周波数補償用キャパシタを備えること、 を特徴とする請求項３に記載のトランスコンダクタのチ
ューニング回路。 - 【請求項５】前記第２ＭＯＳトランジスタのドレイン端
子に接続されトランスコンダクタ制御信号入力部で生成
される外部制御電流に対応して、所定比率の電流比を有
する電流源を生成する電流源生成部を備えること、 を特徴とする請求項４に記載のトランスコンダクタのチ
ューニング回路。 - 【請求項６】前記電流源生成部は、ｎ：１の電流比を生
成するよう接続されたカスケード・カレント・ミラー回
路を備えること、 を特徴とする請求項５に記載のトランスコンダクタのチ
ューニング回路。 - 【請求項７】前記トランスコンダクタ制御信号入力部
は、 ドレイン端子が外部抵抗に接続され、ソース端子は前記
電源電圧に接続された第６ＭＯＳトランジスタと、 前記外部抵抗の電圧降下信号を非反転端子に入力され、
外部入力信号を反転端子に入力され、その出力端子が前
記第６ＭＯＳトランジスタのゲート端子に接続された第
３エラーアンプと、 ソース端子は前記電源電圧に接続され、ドレイン端子は
前記電流源生成部に接続され、ゲート端に前記第３エラ
ーアンプの出力信号を入力される第７ＭＯＳトランジス
タと、 を備えることを特徴とする請求項５に記載のトランスコ
ンダクタのチューニング回路。 - 【請求項８】前記第３エラーアンプの非反転端子と前記
第６ＭＯＳトランジスタのゲート端子との間に接続され
た周波数補償用キャパシタを備えること、 を特徴とする請求項７に記載のトランスコンダクタチュ
ーニング回路。
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