JP2009021917A - フィルタ回路 - Google Patents

Abstract

【課題】高精度かつ小面積なフィルタ回路を提供する。
【解決手段】例えば、バンドパスフィルタＢＰＦと、ＢＰＦの周波数特性（中心周波数）を設定する制御部とを設ける。制御部は、基準周波数信号Ｆｒｅｆと、Ｆｒｅｆから２次ローパスフィルタＬＰＦＳを介した信号とを位相比較し、その結果をコンデンサＣ３に蓄え、Ｃ３の電圧を電流に変換してＬＰＦＳおよびＢＰＦに帰還する。この帰還ループによって、ＬＰＦＳの遮断周波数はＦｒｅｆに収束する。ここで、ＢＰＦ内の可変抵抗回路ＲＶａ，ＲＶｂおよびＬＰＦＳ内の可変抵抗回路は、ＭＯＳトランジスタからなる差動アンプ回路で構成され、この差動アンプ回路のテール電流に前述した帰還電流が用いられ、相互コンダクタンスに基づいて抵抗値が制御される。そして、このような可変抵抗回路を含むフィルタ回路全体をＣＭＯＳプロセスで形成する。
【選択図】図１

Description

本発明は、フィルタ回路に関し、特に、ＣＭＯＳプロセスで形成されるフィルタ回路に適用して有効な技術に関するものである。

例えば、特許文献１には、第１の可変抵抗回路および第１のコンデンサによってカットオフ周波数が決定されるメインのフィルタ回路と、第２の可変抵抗回路および第２のコンデンサより構成され、メインのフィルタ回路と同一回路構成の移相回路と、位相比較回路とを備えたフィルタ回路が記載されている。位相比較回路には、基準周波数の信号と、この基準周波数の信号から移相回路を通過させた信号とが入力され、この位相比較結果を帰還して第２の可変抵抗回路の抵抗値が制御される。すなわち、移相回路のカットオフ周波数が基準周波数を基準にして補正される。そこで、この帰還信号によって第１の可変抵抗回路の抵抗値も制御することで、メインのフィルタ回路におけるカットオフ周波数のばらつきを補正することが可能となる。また、第１および第２の可変抵抗回路は、バイポーラトランジスタからなる差動アンプ回路のエミッタ抵抗を利用して実現される。
特開平８−１９１２３１号公報

近年、プロセスの微細化に伴い、デバイスばらつきの問題が大きくなっている。フィルタ回路においては、このデバイスばらつきにより抵抗値や容量値が変化すると、フィルタの周波数特性が設計値から外れてしまう。このようなデバイスばらつきの誤差を補正するためには、特許文献１に記載されたようなフィルタ回路を用いることが有益である。

しかしながら、特許文献１のフィルタ回路は、可変抵抗回路をバイポーラトランジスタで実現しているため、十分な微細化が実現できない恐れがある。今日において、フィルタ回路は、携帯電話機を代表とする各種モバイル通信機器などでも数多く使用されており、これに伴い、フィルタ回路に対しては、高精度化は勿論のこと小面積化や低消費電力化が求められている。

そこで、本発明の目的は、高精度かつ小面積なフィルタ回路を提供することにある。また、本発明の他の目的は、高精度かつ低消費電力なフィルタ回路を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。

本発明のフィルタ回路は、第１フィルタ回路と、第１フィルタ回路の周波数特性を設定する制御部とを備えている。この制御部は、基準周波数信号が入力される第２フィルタ回路と、この基準周波数信号と第２フィルタ回路の出力との位相差を検出する位相比較回路と、この位相比較結果を蓄える容量と、この容量の電圧を電流に変換する第１回路とを備え、位相比較回路および第１回路がＭＯＳトランジスタで構成されたものとなっている。そして、第１回路の出力となる第１電流が第２フィルタ回路に帰還されることで第２フィルタ回路の周波数特性が設定されると共に、この第１電流が第１フィルタ回路にも入力されることで第１フィルタ回路の周波数特性が設定される構成となっている。

ここで、本発明のフィルタ回路は、第１フィルタ回路および第２フィルタ回路がそれぞれ容量および可変抵抗回路を含み、この可変抵抗回路が、ＭＯＳトランジスタからなる差動アンプ回路で実現されることが特徴となっている。すなわち、第１電流を差動アンプ回路のテール電流とすることで、差動アンプ回路の相互コンダクタンスの変化に応じた可変抵抗機能を実現した構成となっている。

このような構成を用いると、第１フィルタ回路および第２フィルタ回路の周波数特性が基準周波数信号に基づいて設定できることからプロセスばらつきに依存しない高精度なフィルタ回路を実現できると共に、フィルタ回路をＣＭＯＳプロセスで形成できるため、小面積化または低消費電力化が実現可能となる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、高精度かつ小面積なフィルタ回路を実現できる。また、高精度かつ低消費電力なフィルタ回路を実現できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

図１は、本発明の一実施の形態によるフィルタ回路において、その構成の一例を示す回路図である。図１に示すフィルタ回路は、例えば１つの半導体基板上に形成され、入力信号（入力信号ノード）ＶＩＮと出力信号（出力信号ノード）ＶＯＵＴの間で所定の周波数帯の信号のみを通過させるバンドパスフィルタＢＰＦと、ＢＰＦの周波数特性を設定する制御部から構成される。制御部は、発振源ＶＡＣと、２次ローパスフィルタＬＰＦＳと、位相比較器ＰＤと、コンデンサＣ３と、Ｖ−Ｉ変換器ＶＩＣなどを含んでいる。

バンドパスフィルタＢＰＦは、例えば、入力信号ＶＩＮを受けて、所定の周波数帯以上の信号を通過させるハイパスフィルタＨＰＦと、所定の周波数帯以下の信号を出力信号ＶＯＵＴとして通過させるローパスフィルタＬＰＦと、ＨＰＦの出力とＬＰＦの入力の間に挿入されたバッファ回路ＢＵＦによって構成される。ＢＵＦは、高入力インピーダンスおよび低出力インピーダンスを備えたボルテージフォロワ回路となっており、これによってＨＰＦとＬＰＦは互いに影響せずに周波数特性を定められる。ＨＰＦは、例えば、ＶＩＮとＢＵＦの間に直列接続された可変抵抗回路ＲＶａおよびコンデンサＣ１によって構成され、ＬＰＦは、例えば、ＢＵＦとＶＯＵＴの間に接続された可変抵抗回路ＲＶｂと、ＶＯＵＴと接地電圧ＧＮＤの間に接続されたコンデンサＣ２によって構成される。

図２は、図１のフィルタ回路において、その２次ローパスフィルタＬＰＦＳの構成例を示す回路図である。２次ローパスフィルタＬＰＦＳは、例えば、可変抵抗回路ＲＶｃ，ＲＶｄと、バッファ回路（ボルテージフォロワ回路）ＢＵＦと、コンデンサＣ４，Ｃ５によって構成される。ＲＶｃは、その入力がＬＰＦＳへの入力信号ノードＶ１に接続され、出力がコンデンサＣ５を介してＬＰＦＳの出力信号ノードＶ２に接続される。また、ＲＶｃの出力は、ＲＶｄの入力にも接続される。ＲＶｄの出力は、Ｃ４を介してＧＮＤに接続されると共に、ＢＵＦの入力にも接続される。そして、ＢＵＦの出力が出力信号ノードＶ２となる。

このような構成において、本実施の形態の主要な特徴の一つは、可変抵抗回路ＲＶをＣＭＯＳプロセスで実現することにある。すなわち、図１のバンドパスフィルタＢＰＦ内の可変抵抗回路ＲＶａ，ＲＶｂと、２次ローパスフィルタＬＰＦＳ内の可変抵抗回路ＲＶｃ，ＲＶｄは、それぞれ、図３に示すような回路によって実現される。図３は、図１のフィルタ回路において、その可変抵抗回路ＲＶの構成例を示す回路図である。

図３に示す可変抵抗回路ＲＶは、ＭＯＳトランジスタからなる差動アンプ回路であり、入力信号（入力ノード）Ｖ７と出力信号（出力ノード）Ｖ８の間の抵抗値を制御信号Ｉ７によって設定可能な構成となっている。ＮＭＯＳトランジスタＭＮ３１，ＭＮ３２は、差動対を構成し、ＭＮ３１のゲートにはバイアス電圧ＶＢ１が供給され、ＭＮ３２のゲートには、入力信号Ｖ７が印加される。ＭＮ３１，ＭＮ３２のソースは、テール電流源として機能するＮＭＯＳトランジスタＭＮ３４のドレインに共通接続される。

ＭＮ３４は、ＮＭＯＳトランジスタＭＮ３３とカレントミラー回路を構成し、このＭＮ３３のドレインから制御信号Ｉ７が供給される。したがって、制御信号Ｉ７の電流値によって差動アンプ回路のテール電流の大きさを設定できる。ＭＮ３１、ＭＮ３２のドレインは、それぞれ、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のドレインに接続される。ＭＰ３１，ＭＰ３２は、差動アンプ回路の負荷として機能し、ＭＰ３１，ＭＰ３２のソースには、共通に電源電圧ＶＤＤが供給され、ゲートには、共通にバイアス電圧ＶＢ２が供給される。

図３の可変抵抗回路ＲＶは、差動アンプ回路の相互コンダクタンスをＧｍとおくと、入力信号Ｖ７とバイアス電圧ＶＢ１の電位差に応じて、出力ノードＶ８に出力電流Ｉｏｕｔ＝Ｇｍ×｜Ｖ７−ＶＢ１｜を発生する。したがって、図３の可変抵抗回路ＲＶは、実効的に１／Ｇｍの抵抗として機能する。ここで、Ｇｍの値は、制御信号Ｉ７の電流値（差動アンプ回路のテール電流値）によって任意に設定可能であることから、図３は可変抵抗回路として機能することになる。

このように、可変抵抗回路ＲＶをＣＭＯＳプロセスで形成することで、小面積または低電力なフィルタ回路を実現可能となる。すなわち、後述するように、図１における位相比較器ＰＤやＶ−Ｉ変換器ＶＩＣもＣＭＯＳプロセスで実現可能なことから、フィルタ回路全体を１つの半導体基板上でＣＭＯＳプロセスを用いて形成でき、小面積化または低電力化を図れる。

図４は、図１のフィルタ回路において、その位相比較器ＰＤの構成例を示す回路図である。図４に示す位相比較器ＰＤは、ギルバートセル型と呼ばれるミキサ回路（乗算回路）となっており、例えば、ＰＭＯＳトランジスタＭＰ４１〜ＭＰ４４と、ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４８と、電流源ＩＳなどによって構成される。

ＭＮ４５とＭＮ４６は、差動対を構成し、ゲートに差動入力信号Ｖ４が印加され、ソースが共通に電流源ＩＳに接続される。ＭＮ４１とＭＮ４２、ならびにＭＮ４３とＭＮ４４は、それぞれ差動対を構成し、ＭＮ４１，ＭＮ４２のソースがＭＮ４５のドレインに接続され、ＭＮ４３，ＭＮ４４のソースがＭＮ４６のドレインに接続される。そして、差動入力信号Ｖ３の一方がＭＮ４１のゲートとＭＮ４４のゲートに入力され、他方がＭＮ４２のゲートとＭＮ４３のゲートに入力される。

ＭＮ４１とＭＮ４３のドレインは、ＭＰ４１のドレインに接続される。ＭＰ４１は、ＭＰ４４とカレントミラー回路を構成し、ＭＰ４１に流れる電流Ｉｄ１がＭＰ４４にコピーされる。一方、ＭＮ４２とＭＮ４４のドレインは、ＭＰ４２のドレインに接続される。ＭＰ４２は、ＭＰ４３とカレントミラー回路を構成し、ＭＰ４２に流れる電流Ｉｄ２がＭＰ４３にコピーされる。さらに、ＭＰ４３に流れる電流は、ＭＮ４７にも流れ、この電流は、ＭＮ４７とカレントミラー回路を構成するＭＮ４８にコピーされる。そして、ＭＰ４４のドレインとＭＮ４８のドレインとの接続ノードから位相比較結果となる出力信号Ｖ５が生成される。

このような構成において、差動入力信号Ｖ３と差動入力信号Ｖ４の周波数が同一で有った場合、出力信号Ｖ５には、その２倍の周波数成分にオフセット成分が重複された信号が出力される。このオフセット成分は、Ｖ３とＶ４の位相差に応じた大きさとなり、例えば、Ｖ３とＶ４の位相差φが０＜φ＜９０度の範囲ではＩｄ２＞Ｉｄ１に伴いマイナスのオフセットが生じ、９０＜φ＜１８０度の範囲ではＩｄ１＞Ｉｄ２に伴いプラスのオフセットが生じる。そして、位相φが９０度の場合にオフセット成分がゼロとなる。

図５は、図１のフィルタ回路において、そのＶ−Ｉ変換器ＶＩＣの構成例を示す回路図である。図５に示すＶ−Ｉ変換器ＶＩＣは、例えば、ＰＭＯＳトランジスタＭＰ５１〜ＭＰ５５と、ＮＭＯＳトランジスタＭＮ５１〜ＭＮ５５と、アンプ回路ＡＭＰと、抵抗Ｒ１と、バイアス電圧源（バイアス電圧）ＶＢ３などによって構成される。ＡＭＰは、出力がＭＮ５１のゲートに接続され、入力の一方が入力信号Ｖ６となっており、入力の他方がＭＮ５１のソースからの帰還信号となっている。

また、ＭＮ５１のソースは、Ｒ１を介して接地電圧ＧＮＤに接続され、ＭＮ５１のドレインはＭＰ５１のドレインに接続される。ＭＰ５１は、ＭＰ５２〜ＭＰ５５とそれぞれカレントミラー回路を構成し、ＭＰ５２〜ＭＰ５５のドレインは、ＭＮ５２〜ＭＮ５５のドレインにそれぞれ接続される。ＭＮ５２〜ＭＮ５５のゲートには、バイアス電圧ＶＢ３が印加されており、ＭＮ５２〜ＭＮ５５は、それぞれ定電流源として機能する。そして、ＭＮ５２（ＭＰ５２）〜ＭＮ５５（ＭＰ５５）のドレインから、それぞれ出力信号Ｉ３〜Ｉ６が生成される。

このような構成において、入力信号Ｖ６に電圧を印加すると、この電圧が抵抗Ｒ１の印加電圧となり、これに伴う電流がＭＰ５１に流れる。この電流は、カレントミラー回路によってＭＰ５２〜ＭＰ５５のそれぞれにコピーされ、この各電流からＭＮ５２〜ＭＮ５５に流れる各電流を差し引いた電流が出力信号Ｉ３〜Ｉ６となる。つまり、図５のＶ−Ｉ変換器ＶＩＣは、入力信号Ｖ６の電圧値に比例した電流を出力信号Ｉ３〜Ｉ６として生成する。

ここで、図４のような位相比較器ＰＤおよび図５のようなＶ−Ｉ変換器ＶＩＣを図１の構成に適用すると、図１のフィルタ回路は、次のように動作する。まず、発振源ＶＡＣからの基準周波数信号Ｆｒｅｆが図２のような２次ローパスフィルタＬＰＦＳを介して位相比較器ＰＤの一方に入力されると共に、ＰＤの他方にはＦｒｅｆがそのまま入力される。位相比較器ＰＤは、この２つの入力を受けて、位相比較結果をコンデンサＣ３に蓄える。そして、コンデンサＣ３に蓄えられた電圧が、Ｖ−Ｉ変換器ＶＩＣによって電流に変換され、この変換された電流によって２次ローパスフィルタＬＰＦＳ内の可変抵抗回路ＲＶｃ，ＲＶｄおよびバンドパスフィルタＢＰＦ内の可変抵抗回路ＲＶａ，ＲＶｂの実効的な抵抗値が帰還制御される。

ここで、２次ローパスフィルタＬＰＦＳは、例えば図６に示すように、周波数の増加に伴い最大で１８０度の位相遅れが生じ、カットオフ周波数ｆｃで、位相遅れが９０度となる周波数特性を備える。例えば位相遅れが０〜９０度の場合、位相比較器ＰＤによってこの位相遅れに伴うオフセット成分がＣ３から放電され、この電圧に比例した電流（出力信号Ｉ３，Ｉ４）がＬＰＦＳに帰還される。ＬＰＦＳでは、この帰還電流の減少に伴い可変抵抗回路ＲＶｃ，ＲＶｄにおけるＧｍが減少し、これに伴う実効的な抵抗値（１／Ｇｍ）が増大するため更に位相遅れが大きくなる方向に進む。

また、位相遅れが９０度〜１８０度の場合、位相比較器ＰＤによってこの位相遅れに伴うオフセット成分がＣ３に充電され、この電圧に比例した電流（出力信号Ｉ３，Ｉ４）がＬＰＦＳに帰還される。ＬＰＦＳでは、この帰還電流の増大に従い可変抵抗回路ＲＶｃ，ＲＶｄにおけるＧｍが増大し、これに伴う実効的な抵抗値（１／Ｇｍ）が減少するため位相遅れが小さくなる方向に進む。この結果、２次ローパスフィルタＬＰＦＳにおける位相遅れが９０度となるような帰還電流（出力信号Ｉ３，Ｉ４）の値に収束することになる。

言い換えれば、基準周波数信号Ｆｒｅｆが、２次ローパスフィルタＬＰＦＳにおけるカットオフ周波数ｆｃとなるように、可変抵抗回路ＲＶｃ，ＲＶｄの抵抗値が自動調整される。このように基準周波数信号Ｆｒｅｆを基準として自動調整が行われることで、仮に２次ローパスフィルタＬＰＦＳにおけるコンデンサＣ４，Ｃ５などにプロセスばらつきが生じ、このプロセスばらつきに伴いカットオフ周波数ｆｃのズレが生じたとしても、可変抵抗回路ＲＶｃ，ＲＶｄの自動調整によってこのｆｃのズレ分が補正される。

一方、図１のバンドパスフィルタＢＰＦにおける可変抵抗回路ＲＶａ，ＲＶｂは、２次ローパスフィルタＬＰＦＳ内の可変抵抗回路ＲＶｃ，ＲＶｄと同一の回路構成であり、このＬＰＦＳに対する帰還電流（出力信号Ｉ３，Ｉ４）と同じ帰還電流（出力信号Ｉ５，Ｉ６）が入力されている。したがって、バンドパスフィルタＢＰＦ内のコンデンサＣ１，Ｃ２などにＬＰＦＳと同様のプロセスばらつきが生じ、このプロセスばらつきに伴いカットオフ周波数（ＢＰＦでは中心周波数に該当）のズレが生じた場合は、このズレ分を補正するようにＲＶａ，ＲＶｂの抵抗値が自動調整されることになる。

以上、本実施の形態のフィルタ回路を用いることで、プロセスばらつきに依存しない高精度なフィルタ回路を実現できる。更に、前述したようにフィルタ回路をＣＭＯＳプロセスで形成できることから、小面積または低消費電力なフィルタ回路を実現可能となる。

以上、本発明者よりなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、ここではメインのフィルタ回路をバンドパスフィルタ回路としたが、勿論、その代わりにローパスフィルタ回路やハイパスフィルタ回路やバンドエルミネーションフィルタ回路とすることも可能である。

本発明のフィルタ回路は、モバイル通信機器などを代表とする小型化および低消費電力化が求められる製品に適用して特に有益な技術であり、これに限らず、アクティブフィルタ回路を用いる製品全般に対して広く適用可能である。

本発明の一実施の形態によるフィルタ回路において、その構成の一例を示す回路図である。 図１のフィルタ回路において、その２次ローパスフィルタの構成例を示す回路図である。 図１のフィルタ回路において、その可変抵抗回路の構成例を示す回路図である。 図１のフィルタ回路において、その位相比較器の構成例を示す回路図である。 図１のフィルタ回路において、そのＶ−Ｉ変換器の構成例を示す回路図である。 図１のフィルタ回路において、その２次ローパスフィルタの周波数に対する位相の特性を示す説明図である。

符号の説明

ＶＡＣ 発振源
Ｆｒｅｆ 基準周波数信号
ＬＰＦＳ ２次ローパスフィルタ
ＰＤ 位相比較器
Ｃ コンデンサ
ＶＩＣ Ｖ−Ｉ変換器
ＢＰＦ バンドパスフィルタ
ＬＰＦ ローパスフィルタ
ＨＰＦ ハイパスフィルタ
ＢＵＦ バッファ回路
ＲＶ 可変抵抗回路
ＶＩＮ 入力信号
ＶＯＵＴ 出力信号
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＶＢ バイアス電圧
ＩＳ 電流源
Ｒ 抵抗
ＡＭＰ アンプ回路

Claims (4)

1. 第１容量および第１可変抵抗回路を含んだ第１フィルタ回路と、
   所定の周波数からなる基準周波数信号が入力され、第２容量および第２可変抵抗回路を含んだ第２フィルタ回路と、
   前記第２フィルタ回路の出力と前記基準周波数信号との位相差を検出する位相比較回路と、
   前記位相比較回路の出力電圧を蓄える第３容量と、
   前記第３容量の電圧値に応じた大きさの第１電流を生成し、前記第１電流を前記第１可変抵抗回路および前記第２可変抵抗回路に出力する第１回路とを備え、
   前記位相比較回路と前記第１回路は、ＭＯＳトランジスタによって構成され、
   前記第１可変抵抗回路および前記第２可変抵抗回路のそれぞれは、ＭＯＳトランジスタからなる差動アンプ回路を有し、前記差動アンプ回路のテール電流が前記第１電流の大きさに基づいて設定されるように構成されたことを特徴とするフィルタ回路。
2. 請求項１記載のフィルタ回路において、
   前記第１フィルタ回路は、ローパスフィルタ回路とハイパスフィルタ回路を接続したバンドパスフィルタ回路であり、
   前記ローパスフィルタ回路と前記ハイパスフィルタ回路のそれぞれは、前記第１可変抵抗回路を含むことを特徴とするフィルタ回路。
3. 請求項１または２記載のフィルタ回路において、
   前記第２フィルタ回路は、前記第２可変抵抗回路を２つ含んだ２次ローパスフィルタ回路であり、
   前記位相比較回路は、ギルバートセル型の乗算回路であることを特徴とするフィルタ回路。
4. 請求項１〜３のいずれか１項に記載のフィルタ回路において、
   前記フィルタ回路は、１つの半導体基板上に形成されることを特徴とするフィルタ回路。

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