KR100433409B1 - 트랜스 컨덕터의 튜닝회로 - Google Patents

트랜스 컨덕터의 튜닝회로 Download PDF

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Abstract

트랜스컨덕터의 트랜스 컨덕턴스를 제어하기 위한 트랜스컨덕터의 튜닝회로가 개시된다. 트랜스컨덕터의 튜닝회로는 전원전압에 소오스 단자가 각각 접속되되 그 게이트 단자와 그 드레인 단자가 MOS 다이오드 구조로 상호 접속된 복수의 제1 MOS 트랜지스터 및 제2 MOS트랜지스터와, 제1 MOS 트랜지스터 및 제2 MOS트랜지스터의 게이트 단자가 각각 입력단자와 접속되어 있고, 그 출력신호를 트랜스컨덕터의 튜닝 제어용 바이어스 신호로서 출력하는 제1 에러앰프를 구비하며, 튜닝회로의 증폭도 및 주파수 특성은 제1 에러앰프에 의해 결정된다. 이러한 트랜스컨덕터의 튜닝회로는 의하면, 트랜스 컨덕턴스의 제어 범위가 확장되고, 고속 제어가 가능한 장점이 있다

Description

트랜스컨덕터의 튜닝회로{Transconductor tunning circuit}
본 발명은 트랜스컨덕터의 튜닝회로에 관한 것으로서, 상세하게는 외부 환경의 영향을 저감시키면서 트랜스 컨덕턴스의 값을 고속으로 제어할 수 있는 트랜스컨덕터의 튜닝회로에 관한 것이다.
일반적으로 집적회로(IC;Integrated Circuit)의 기본소자로 이용되는 트랜스컨덕터는 제조공정, 주위 온도, 전원 전압등의 영향을 받아 트랜스 컨덕턴스값이 변동된다. 따라서 정밀한 트랜스 컨덕턴스 값이 요구되는 회로에서는 트랜스 컨덕턴스의 값을 일정하게 유지하도록 제어하는 튜닝회로가 요구된다.
논문("A 20-MHz sixth-order BiCMOS parasitic insensitive continuous-time filter and second-order equalizer optimized for disc-drive read channels", IEEE J, Solid-State Circuits, vol.28, pp.462-470, April.1993)에는 BiCMOS 소자를 이용한 트랜스컨덕터의 튜닝회로가 개시되어 있다. 상기 논문에 개시된 BiCMOS 트랜스컨덕터의 튜닝회로가 도 1에 도시되어 있다.
도 1을 참조하면, 참조부호 Q6, Q9, M7, M10로 이루어진 회로는 트랜스컨덕터의 기본 회로로써, 같은 형태로 구성된 외부 트랜스컨덕터의 트랜스 컨덕턴스 값을 에러 앰프(A3)의 출력전압(Vo)으로 제어한다. 두 트랜스컨덕터 기본 회로는 공통 모드 피드백(CMFB;Common-Mode FeedBack)앰프의 제어를 받는 MOS 트랜지스터(M5)(M8)에 의하여 바이어싱 되며, 전류차(kTΔi/2)에 대응되는 트랜스 컨덕턴스 제어전압(Vo)을 에러앰프(A3)를 통해 출력한다.
여기서, MOS트랜지스터(M7)(M10)에 각각 인가되는 전압의 차 즉 차동 입력전압을 ΔV, 전류 제어비를 kT라하면, 튜닝회로의 출력 전압에 의한 외부 트랜스 컨덕턴스(Gm)의 제어값은 다음과 같이 정의된다.
도 1의 회로에서는 에러앰프(A1)의 입력전압 범위(CMR; Common Mode Range)의 제한으로 인하여 전류원(1)을 통해 흐르는 전류 (Δi)의 가변 범위가 협소하게 제한된다. 또한, 에러앰프(A3)의 입력 전압 범위 보상을 위한 공통 모드 피드백(CMFB)의 회로를 사용하고 있어 구조가 복잡하다.
이러한 튜닝 회로가 트랜스컨덕터의 전압을 고속으로 안정적으로 제어하고자 할 경우 튜닝회로의 동작 주파수 범위가 이에 대응되게 확보되어야 한다. 그런데, 전류차(kTΔi/2)에 대응되는 전압차가 에러앰프(A3)와 트랜지스터(Q6, M5) 또는 또 다른 트랜지스터(Q9, M8)로 이루어진 다단 증폭기를 거치게 되므로 이 폐루프의 안정된 동작 주파수의 범위 확장 및 주파수 보상이 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 개선하기 위하여 창안된 것으로서, 동작 주파수의 범위가 확장되고 외부 환경 인자에 의한 특성 변화를 저감할 수 있는 트랜스컨덕터의 튜닝회로를 제공하는데 그 목적이 있다.
도 1은 종래의 트랜스컨덕터의 튜닝회로를 나타내 보인 회로도이고,
도 2는 본 발명의 일 실시예에 따른 트랜스컨덕터의 튜닝회로를 나타내 보인 회로도이고,
도 3은 도 2의 에러앰프에 적용되는 NMOS차동증폭기의 예를 나타내 보인 회로도이고,
도 4는 도 2의 튜닝회로의 출력을 외부 트랜스컨덕터에 적용하는 예를 나타내 보인 회로도이고,
도 5는 도 2의 회로에 대해 전원 전압, 주파수, 온도를 가변시키면서 측정한 트랜스 컨덕턴스를 나타내 보인 그래프이고,
도 6은 도 2의 회로에 출력전류(Δi)를 고속으로 가변시켰을 때 튜닝회로의 출력전압(V0)을 측정한 그래프이고,
도 7은 본 발명의 또 다른 실시예에 따른 트랜스컨덕터의 튜닝회로를 나타내 보인 회로도이다.
< 도면의 주요부분에 대한 부호의 설명 >
21: 튜닝부 23: 트랜스컨덕터
25: 차동 입력신호 생성부 27: 출력전류 가변부
28: 전류원 29: 트랜스컨덕터 제어신호 입력부
상기의 목적은 본 발명에 따라, 트랜스컨덕터의 트랜스 컨덕턴스를 제어하기 위한 트랜스컨덕터의 튜닝회로에 있어서, 전원전압에 소오스 단자가 각각 접속되되 그 게이트 단자와 그 드레인 단자가 MOS 다이오드 구조로 상호 접속된 복수의 제1 MOS 트랜지스터 및 제2 MOS트랜지스터와, 상기 제1 MOS 트랜지스터 및 제2 MOS트랜지스터의 게이트 단자가 각각 입력단자와 접속되어 있고, 그 출력신호를 트랜스컨덕터의 튜닝 제어용 바이어스 신호로서 출력하는 제1 에러앰프를 구비하며, 상기 튜닝회로의 증폭도 및 주파수 특성은 상기 제1 에러앰프에 의해 결정되는 트랜스 컨덕터의 튜닝회로에 의해 달성된다.
상기 트랜스컨덕터는 상기 튜닝 제어용 바이어스 신호를 공통으로 베이스 단자에 입력받을 수 있도록 접속되어 있고, 상기 제1 MOS트랜지스터 및 제2 MOS트랜지스터의 드레인단자와 컬렉터 단자가 각각 접속된 제1 바이폴라 트랜지스터 및 제2 바이폴라 트랜지터와; 게이트 단자를 통해 차동 입력신호 생성부로부터 생성된 차동 입력신호를 각각 입력받을 수 있도록 되어 있고, 상기 제1 바이폴라 트랜지스터 및 제2 바이폴라 트랜지스터의 에미터 단자가 드레인 단자에 각각 접속된 제3 MOS트랜지스터 및 제4 MOS 트랜지스터;를 구비한다.
상기 차동 입력신호 생성부는 제1 입력단자에는 기준전압이 입력되고, 제2 입력단자에는 복수의 제1 및 제2 전압 분배저항이 직렬상으로 접속된 제2 에러앰프와; 상기 전원전압에 소오스 단자가 접속되고, 그 게이트 단자에 상기 제2 에러앰프의 출력단자가 접속된 제5 MOS트랜지스터와; 상기 제5 MOS트랜지스터의 드레인 단자와 상기 제2 입력단자 사이에 접속된 피드팩 저항소자;를 구비하고, 상기 제3 MOS트랜지스터의 게이트 단자는 상기 제5 MOS트랜지스터의 드레인 단자와 접속되어 있고, 상기 제4 MOS트랜지스터의 게이트 단자는 상기 제1 및 제2 전압 분배저항 사이의 노드에 접속된다.
상기 제2 에러앰프의 출력단자와 상기 제5 MOS트랜지스터의 드레인 단자 사이에 접속된 주파수 보상용 커패시터;를 더 구비하는 것이 바람직하다.
바람직하게는 상기 제2 MOS트랜지스터의 드레인 단자에 접속되어 트랜스 컨덕터 제어신호 입력부에서 생성되는 외부 제어전류에 대응하여 소정 비율의 전류비를 갖는 전류원을 생성하는 전류원 생성부;를 더 구비한다. 상기 트랜스 컨덕터 제어신호 입력부는 드레인은 외부저항이 소오스에는 상기 전원 전압과 접속된 제6 MOS트랜지스터와; 상기 외부저항의 전압강하 신호를 비반전 단자에 입력받고, 외부 입력 신호를 반전단자에 입력받으며 그 출력단이 상기 제6 MOS트랜지스터의 게이트 단자에 접속된 제3 에러앰프와; 그 소오스 단과 드레인단이 각각 상기 전원전압 및 상기 전류원 생성부의 일단과 접속되어 있고, 게이트 단이 상기 제3 에러앰프의 출력신호를 입력받도록 된 제7 MOS트랜지스터;를 구비한다.
바람직하게는 제3 에러앰프의 비반전 단자와 상기 제6 MOS트랜지스터의 게이트 단자 사이에 접속된 주파수 보상용 커패시터;를 더 구비한다.
이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 따른 트랜스컨덕터의 튜닝회로를 보다 상세하게 설명한다.
도 2는 본 발명에 따른 트랜스컨덕터 튜닝회로를 나타내보인 회로도이다.
도면을 참조하면, 트랜스컨덕터 튜닝회로는 제1 에러앰프(A2), 제1 MOS트랜지스터(M4) 및 제2 MOS트랜지스터(M7)를 구비한다.
튜닝부(21)의 제1 MOS 트랜지스터(M4)는 전원전압(Vcc)에 소오스 단자가 접속되어 있고, 게이트 단자와 드레인 단자는 MOS 다이오드 구조로서 작동하도록 상호 공통 접속되어 있다.
제2 MOS트랜지스터(M7)도 제1 MOS 트랜지스터(M4)와 대칭되는 구조로 접속되어 있다. 즉, 제2 MOS 트랜지스터(M7)는 전원전압(Vcc)에 소오스 단자가 접속되어 있고, 게이트 단자와 드레인 단자는 MOS 다이오드 구조로서 작동하도록 상호 공통 접속되어 있다.
에러앰프(A2)는 비반전 입력단자 및 반전입력단자가 각각 제1 MOS 트랜지스터(M4)와 제2 MOS트랜지스터(M7)의 게이트 단자와 접속되어 있다.
튜닝부(21)의 출력전압(V0)을 바이어스 신호로 입력받는 예로서 적용된 트랜스컨덕터(23)는 통상적인 구조로서, 제1 및 제2 바이폴라 트랜지스터(Q3)(Q6) 및 제3 및 제4 MOS 트랜지스터(M2)(M5)를 구비한다.
제1 바이폴라 트랜지스터(Q3) 및 제2 바이폴라 트랜지스터(Q6)는 제1 에러엠프(A2)의 출력신호를 튜닝 제어용 바이어스 신호로 공통으로 베이스 단자에 입력받을 수 있도록 접속되어 있다. 또한, 제1 바이폴라 트랜지스터(Q3) 및 제2 바이폴라트랜지스터(Q6)는 대응되는 제1 MOS트랜지스터(M2) 및 제2 MOS트랜지스터(M5)의 드레인단자와 그 컬렉터 단자가 각각 접속되어 있다.
제3 MOS트랜지스터(M2) 및 제4 MOS 트랜지스터(M5)는 제1 바이폴라 트랜지스터(Q3) 및 제2 바이폴라 트랜지스터(Q6)의 에미터 단자와 그 드레인 단자가 상호 접속되어 있다. 제3 MOS트랜지스터(M2) 및 제4 MOS 트랜지스터(M5)의 게이트 단자에는 차동 입력신호 생성부(25)로부터 생성된 차동 신호를 각각 입력받는다.
차동 입력신호 생성부(25)는 차동신호를 생성할 수 있는 다양한 회로가 적용될 수 있다.
본 실시예에 적용된 차동 입력신호 생성부(25)는 반전단자에 기준전압(Vref)을 입력받고, 비반전단자에 복수의 제1 및 제2 전압 분배저항(R2)(R3)이 직렬상으로 접속된 제2 에러앰프(A1)를 구비한다.
제5 MOS트랜지스터(M1)는 전원전압(Vcc)에 소오스 단자가 접속되어 있고, 게이트 단자에 제2 에러앰프(A1)의 출력단자가 접속되어 있다.
제5 MOS트랜지스터(M1)의 드레인 단자와 제2 에러앰프(A1)의 비반전 입력단자 사이에는 피드팩 저항소자(R1)이 접속되어 있다.
참조부호 C1은 주파수 보상용이다.
이러한 차동 입력전압 생성부(25)의 제5 MOS트랜지스터(M1)의 드레인 단자에 유지되는 전압(V2)은 제3 MOS트랜지스터(M2)의 게이트 단자에 입력되고, 제1 및 제2 전압 분배저항(R2)(R3) 사이의 노드(E)에 유지되는 전압신호(V1)가 제4 MOS트랜지스터(M5)의 게이트 단자에 입력된다.
트랜스컨덕터(23)의 출력단을 통해 흐르는 전류를 제어하기 위한 출력전류 가변부(27)는 전류원(28)과, 트랜스 컨덕터 제어신호 입력부(29)를 구비한다.
전류원(28)으로 적용된 캐스코드 전류미러부는 제2 MOS트랜지스터(M7)의 드레인 단자에 접속되어 트랜스 컨덕터 제어신호 입력부(29)를 통해 생성되는 외부 제어전류(iex)에 대응하여 n:1의 전류비를 갖는 전류가 흐르게 한다.
트랜스 컨덕터 제어신호 입력부(29)는 제6 및 제7 MOS트랜지스터(M13)(M12), 외부 저항(Rex), 제3 에러앰프(A3)를 구비한다.
제6 MOS트랜지스터(M13)의 드레인은 외부저항(Rex)과 접속되어 있고 소오스는 전원 전압(Vcc)과 접속되어 있다.
제3 에러앰프(A3)는 외부저항(Rex)의 전압강하 신호를 비반전 단자에 입력받고, 외부 입력 신호(Vi)를 반전단자에 입력받도록 접속되어 있고, 그 출력단이 제6 MOS트랜지스터(M13) 및 제7 MOS트랜지스터(M12)의 게이트 단자와 접속되어 있다.
제7 MOS트랜지스터(M12)는 소오스 단이 전원전압(Vcc)과 접속되어 있고, 드레인 단자는 전류원(28)의 일단과 접속되어 있다.
도면에서 참조부호 C3으로 표기된 커패시터는 주파수 보상용이다.
이러한 트랜스컨덕터 튜닝회로의 동작을 살펴보자.
차동 입력전압 생성부(25)를 통해 생성된 전압(V1)(V2)은 트랜스컨덕터(23)의 입력 전압으로 입력된다. 또한, 외부 기준저항(Rex)과 제어전압(Vi)에 의하여 생성된 제어 전류(iex)는 n:1의 전류비를 갖는 전류원에 의하여 Δi가 제2 MOS트랜지스터(M7)를 거쳐 흐르게 한다. 제1 에러앰프(A2)에 의하여 제1MOS트랜지스터(M4) 및 제2 MOS 트랜지스터(M7)를 통해 흐르는 각각의 전류(i1)(i2)는 상호 동일한 값을 갖도록 제어되며, 제1 에러앰프(A2)는 Δi/ Δv에 비례하는 출력전압(V0)을 생성한다. 여기서 Δv는 V1과 V2의 차에 해당하는 값을 표시한다.
제1 및 제2 MOS트랜지스터(M4)(M7)는 자체 바이어싱 되도록 게이트와 드레인이 공통으로 접속되어 있다. 따라서, 제1 에러앰프(A2)는 Δi에 대한 전압 변화를 감지하여 제1 및 제2 바이폴라 트랜지스터(Q3)(Q6)의 베이스 전압을 제어함으로써, i1, i2가 동일한 값으로 유지되게 한다.
제1 에러앰프(A2)는 전류(i1)(i2)의 전류량이 적을 경우 제1 에러앰프(A2)에 전원 전압(Vcc)에서 제1 및 제2 MOS트랜지스터(M4)(M7)의 문턱전압을 차감한 낮은 전압이 입력되므로 이에 대응하여 에러앰프(A2)는 전원 전압(Vcc)에 가까운 입력 제한 범위를 갖는 NMOS 입력 차동증폭기를 적용하는 것이 바람직하다.
NMOS 입력 차동증폭기의 예가 도 3에 도시되어 있다. 도면에서 31a, 31b는 각각 입력단자에 해당하고, 32는 출력단자에 해당한다.
한편, 도 2의 튜닝회로에서 증폭기능을 하는 트랜지스터 쌍 즉, 제1 바이폴라 트랜지스터(Q3) 및 제1 MOS트랜지스터(M4) 또는 제2 바이폴라 트랜지스터(Q6) 및 제2 MO트랜지스터(M7)는 앞서 도 1의 Q6, M5 또는 Q9, M8에 의해 결선된 증폭도 보다 MOS 다이오드 구조로 되어 있어 증폭도가 낮다. 따라서 제1 에러앰프(A2)와 제1 바이폴라 트랜지스터(Q3) 및 제1 MOS트랜지스터(M4) 또는 제2 바이폴라 트랜지스터(Q6) 및 제2 MOS트랜지스터(M7)로 형성된 폐회로의 주파수 특성은 전적으로제1 에러앰프(A2)에 의하여 결정된다. 따라서 고주파에서도 동작되고 일정 페이즈 마진(phase margin)이 확보된 에러앰프를 제1 에러앰프(A2)로 사용하면 전체 튜닝 회로는 넓은 주파수 대역에 대해 동작 범위가 보장된다.
또한, 이러한 튜닝회로는 제어전류 (Δi)를 이용하여 트랜스 컨덕턴스의 값을 제어하도록 되어 있어 n:1의 전류원을 사용하면 넓은 범위의 변화가 가능하다.
즉, 입력제어전압(Vi) 또는 스위치(미도시)를 사용하여 n:1의 전류비를 바꿈으로써, 고속의 트랜스컨덕터 제어가 가능하다.
이하에서는 이러한 트랜스컨덕터 튜닝회로의 외부 환경요인에 대한 영향을 검토해 본다.
트랜스컨덕터(23)의 제3 및 제4 MOS트랜지스터(M2)(M5)의 게이트에 입력되는 전압 V1, V2는 다음과 같다.
여기서, R1=R2=R 이면, V2- Vref = Vref-V1 이므로, 제3 및 제4 MOS트랜지스터(M2)(M5)의 게이트 전압은 기준전압(Vref)을 중심으로 동일 변량을 갖는 전압이 인가된다. 이 경우, 제3 및 제4 MOS트랜지스터(M2)(M5)의 게이트에 인가되는 전압의 차(ΔV)를 구하면,
한편, 트랜스컨덕터 튜닝회로의 출력전압(V0)를 외부 트랜스컨덕터 회로에 이용하는 구조의 예가 도 4에 도시되어 있다. 앞서 도 2에 도시된 요소와 동일기능을 하는 요소는 동일 부재번호로 표기한다.
도면에서 참조부호 55로 표기된 부분이 튜닝 대상 외부 트랜스컨덕터 회로이다.
먼저, 제1 에러앰프(A2)의 출력전압과 바이폴라 트랜지스터의 베이스-에미터간 전압(VBE)의 차(V0- VBE)를 V0'라 정의하고,
각 소자의 바이어스 전류(i1, i2, iext)를 구해보면,
과 같이 나타낼 수 있고, 수학식 5 내지 7에서 k는 MOS트랜지스터의 전류식 상수, VT는 문턱전압이다. 또한, MOS트랜지스터(M2)(M5)(Mext)는 오믹 영역(ohmic range)에서 동작하며 제3 및 제4 MOS트랜지스터(M2)(M5)의 크기 즉, 채널 모듈레이션 변조 인자가 동일하게 적용되었다.
위 식들로부터 제3 및 제4 MOS트랜지스터(M2)(M5)의 게이트 입력 전압차 ΔV에 대한 전류차(ΔI)를 구해보면,
따라서, 수학식 8로부터 Vo'는 다음과 같이 정의된다.
이로부터 외부 MOS트랜지스터(Mext)의 트랜스 컨덕턴스(gmext)를 구하면,
위 수학식 10에 수학식 9의 V0'을 대입하면,
위 수학식 11에서 Wext/Lext, W/L은 각각 외부 MOS트랜지스터(Mext), 제3 및 제4 MOS트랜지스터(M2)(M5)의 크기 비이다.
수학식 11로부터 외부 MOS트랜지스터(Mext)의 트랜스 컨덕턴스는 MOS트랜지스터의 크기비, 제어전류(ΔI), 제어전압(ΔV)에 의하여 결정됨을 알 수 있다. 따라서, 전원전압, 공정, 온도등의 인자는 외부 트랜스컨덕터(55)의 트랜스 컨덕턴스에 영향을 미치는 않는다.
이러한 특성을 갖는 트랜스컨덕터의 튜닝회로에 대해 주파수를 가변시키면서 전원전압을 4.5볼트 내지 5.5볼트로 가변시키고, 온도를 0 내지 150℃로 가변시킨 결과 트랜스 컨덕턴스의 변화를 측정한 그래프가 도 5에 도시되어 있다. 도면을 통해 알 수 있는 바와 같이 제3 및 제4MOS트랜지스터(M2)(M5)가 오믹 영역(ohmic region)에서 동작하는 400μA/V 까지는 균일한 특성이 얻어진다.
한편, 도 6은 도 2의 Δi(igm)을 고속으로 가변시켰을 때 튜닝회로의 출력전압 V0를 측정한 것이다. 도면을 통해 알 수 있는 바와 같이 넓은 주파수 범위에 대해 안정된 출력을 제공한다.
도 7은 도 2의 트랜스컨덕터(23) 대신에 교차쌍 구조의 트랜스컨덕터를 적용한 튜닝회로를 나타내 보인 회로이다.
도면을 참조하면, 트랜스컨덕터(33)는 교차쌍 구조를 갖는 기본 교차쌍 트랜스컨덕터부가 대칭되게 제1 MOS트랜지스터(M5) 및 제2 MOS트랜지스터(M13)에 접속되어 있다.
제1 기본 교차쌍 트랜스컨덕터부는 제1 MOS트랜지스터(M5)의 드레인 단자과 컬렉터 단자가 접속된 제1 바이폴라 트랜지스터(Q4)와, 제1 바이플라 트랜지스터(Q4)의 에미터 단자에 컬렉터 단자가 접속된 제2 바이폴라 트랜지스터(Q3)를 구비한다.
또한, 전원전압(Vcc)과 드레인 단자가 접속된 제3 MOS 트랜지스터(M7)와, 제3 MOS트랜지스터(M7)의 소오스 단자에 드레인 단자가 접속된 제4 MOS트랜지스터(M6)를 구비한다.
제1 바이폴라 트랜지스터(Q4)와 제2 바이폴라 트랜지스터(Q3)가 상호 접속된 노드(F)는 제4 MOS트랜지스터(M6)의 게이트단에 접속되어 있고, 제2 바이폴라 트랜지스터(Q3)의 베이스단은 제3 MOS트랜지스터와 제4 MOS트랜지스터 사이의 노드(G)에 각각 교차적으로 접속되어 있다.
제1 바이폴라 트랜지스터(Q4)의 베이스에는 기준 전압(Vref)이 입력되고, 제3 MOS트랜지스터(M7)의 게이트 단자에는 제1 에러앰프(A2)의 출력신호(V0)를 입력받는다.
제2 기본 교차쌍 트랜스컨덕터부는 제1 기본 교차쌍 트랜스컨덕터부와 대칭되는 구조로 형성되어 있고, 차동 입력신호 생성부(25)로부터 출력되는 신호(V2)를 입력받도록 접속되어 있다.
이러한 교차쌍 구조의 트랜스컨덕터(33)는 제1 바이폴 트랜지스터(Q4)의 베이스단에 입력되는 기준 바이어스 전압(Vref)과 제1 에러앰프(A2)의 출력신호(Vo)와의 차에 대응되는 신호가 제5 MOS 트랜지스터(M2)의 드레인-소스간 전압을 결정한다.
교차쌍 구조를 갖는 트랜스컨덕터(33)는 제5 MOS 트랜지스터(M2)의 게이트-소오스간 전압이 입력전압(Vi)의 크기와 관계없이 일정하게 유지된다.
또한, 선형성이 높고, 트랜스 컨덕턴스 가변 범위가 넓은 교차쌍 구조의 트랜스컨덕터에 적용된 주파수 특성 및 제어범위가 개선된 튜닝회로는 고주파, 광범위 가변 증폭기 및 필터에 적용할 수 있다.
이상에서 설명된 실시예와는 다른 트랜스컨덕터 회로가 적용될 수 있음은 물론이다.
지금까지 설명된 바와 같이 본 발명에 따른 트랜스컨덕터의 튜닝회로에 의하면, 트랜스 컨덕턴스의 제어 범위가 확장되고, 고속 제어가 가능한 장점이 있다.

Claims (8)

  1. 트랜스컨덕터의 트랜스 컨덕턴스를 제어하기 위한 트랜스컨덕터의 튜닝회로에 있어서,
    전원전압에 소오스 단자가 각각 접속되되 그 게이트 단자와 그 드레인 단자가 MOS 다이오드 구조로 상호 접속된 복수의 제1 MOS 트랜지스터 및 제2 MOS트랜지스터와;
    상기 제1 MOS 트랜지스터 및 제2 MOS트랜지스터의 게이트 단자가 각각 입력단자와 접속되어 있고, 그 출력신호를 트랜스컨덕터의 튜닝 제어용 바이어스 신호로서 출력하는 제1 에러앰프;를 구비하며, 상기 튜닝회로의 증폭도 및 주파수 특성은 상기 제1 에러앰프에 의해 결정되는 것을 특징으로 하는 트랜스컨덕터의 튜닝회로.
  2. 제1항에 있어서, 상기 트랜스컨덕터는
    상기 튜닝 제어용 바이어스 신호를 공통으로 베이스 단자에 입력받을 수 있도록 접속되어 있고, 상기 제1 MOS트랜지스터 및 제2 MOS트랜지스터의 드레인단자와 컬렉터 단자가 각각 접속된 제1 바이폴라 트랜지스터 및 제2 바이폴라 트랜지터와;
    게이트 단자를 통해 차동 입력신호 생성부로부터 생성된 차동 입력신호를 각각 입력받을 수 있도록 되어 있고, 상기 제1 바이폴라 트랜지스터 및 제2 바이폴라 트랜지스터의 에미터 단자가 드레인 단자에 각각 접속된 제3 MOS트랜지스터 및 제4 MOS 트랜지스터;를 구비하는 것을 특징으로 하는 트랜스컨덕터의 튜닝회로.
  3. 제2항에 있어서,
    상기 차동 입력신호 생성부는
    제1 입력단자에는 기준전압이 입력되고, 제2 입력단자에는 복수의 제1 및 제2 전압 분배저항이 직렬상으로 접속된 제2에러앰프와;
    상기 전원전압에 소오스 단자가 접속되고, 그 게이트 단자에 상기 제2 에러앰프의 출력단자가 접속된 제5 MOS트랜지스터와;
    상기 제5 MOS트랜지스터의 드레인 단자와 상기 제2 입력단자 사이에 접속된 피드팩 저항소자;를 구비하고,
    상기 제3 MOS트랜지스터의 게이트 단자는 상기 제5 MOS트랜지스터의 드레인 단자와 접속되어 있고,
    상기 제4 MOS트랜지스터의 게이트 단자는 상기 제1 및 제2 전압 분배저항 사이의 노드에 접속된 것을 특징으로 하는 트랜스컨덕터의 튜닝회로.
  4. 제3항에 있어서, 상기 제2 에러앰프의 출력단자와 상기 제5 MOS트랜지스터의 드레인 단자 사이에 접속된 주파수 보상용 커패시터;를 더 구비하는 것을 특징으로 하는 트랜스컨덕터의 튜닝회로.
  5. 제4항에 있어서, 상기 제2 MOS트랜지스터의 드레인 단자에 접속되어 트랜스 컨덕터 제어신호 입력부에서 생성되는 외부 제어전류에 대응하여 소정 비율의 전류비를 갖는 전류원을 생성하는 전류원 생성부;를 구비하는 것을 특징으로 하는 트랜스컨덕터의 튜닝회로.
  6. 제5항에 있어서, 상기 전류원 생성부는 n:1의 전류비를 생성하도록 접속된 케스코드 전류 미러회로인 것을 특징으로 하는 트랜스컨덕터의 튜닝회로.
  7. 제5항에 있어서, 상기 트랜스 컨덕터 제어신호 입력부는
    드레인은 외부저항이 소오스에는 상기 전원 전압과 접속된 제6 MOS트랜지스터와;
    상기 외부저항의 전압강하 신호를 비반전 단자에 입력받고, 외부 입력 신호를 반전단자에 입력받으며 그 출력단이 상기 제6 MOS트랜지스터의 게이트 단자에 접속된 제3 에러앰프와;
    그 소오스 단과 드레인단이 각각 상기 전원전압 및 상기 전류원 생성부의 일단과 접속되어 있고, 게이트 단이 상기 제3 에러앰프의 출력신호를 입력받도록 된 제7 MOS트랜지스터;를 구비하는 것을 특징으로 하는 트랜스컨덕터의 튜닝회로.
  8. 제7항에 있어서, 상기 제3 에러앰프의 비반전 단자와 상기 제6 MOS트랜지스터의 게이트 단자 사이에 접속된 주파수 보상용 커패시터;를 더 구비하는 것을 특징으로 하는 트랜스컨덕터의 튜닝회로.
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