JPH04129305A - カレントミラー回路 - Google Patents
カレントミラー回路Info
- Publication number
- JPH04129305A JPH04129305A JP2251600A JP25160090A JPH04129305A JP H04129305 A JPH04129305 A JP H04129305A JP 2251600 A JP2251600 A JP 2251600A JP 25160090 A JP25160090 A JP 25160090A JP H04129305 A JPH04129305 A JP H04129305A
- Authority
- JP
- Japan
- Prior art keywords
- current
- drain current
- mos transistor
- input
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007423 decrease Effects 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 3
- 239000006185 dispersion Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 2
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はＭＯＳアナログ回路に使用されるカレントミラ
ー回路に関する。
ー回路に関する。
〈従来の技術〉
この種の回路の代表例としては第２図に示すような回路
がある。
がある。
ＭＯＳトランジスタ１０のゲートＧ及びドレインＤとＭ
ＯＳトランジスタ２０のゲートＧとは互いに接続されて
おり、ＭＯＳトランジスタ１０．２０のバックゲートＢ
ＧとソースＳとは互いに短絡されている。また、ＭＯＳ
トランジスタ１０．２０の各ソースＳには抵抗３０を介
して電源ラインαが夫々接続されている。更に、ＭＯ３
Ｉ−ランジスタ１０のドレインＤには入力回路（図示せ
ず）が接続されている一方、ＭＯ３Ｉ−ランジスタ２０
のドレインＤには出力回路（図示せず）が接続されてい
る。
ＯＳトランジスタ２０のゲートＧとは互いに接続されて
おり、ＭＯＳトランジスタ１０．２０のバックゲートＢ
ＧとソースＳとは互いに短絡されている。また、ＭＯＳ
トランジスタ１０．２０の各ソースＳには抵抗３０を介
して電源ラインαが夫々接続されている。更に、ＭＯ３
Ｉ−ランジスタ１０のドレインＤには入力回路（図示せ
ず）が接続されている一方、ＭＯ３Ｉ−ランジスタ２０
のドレインＤには出力回路（図示せず）が接続されてい
る。
〈発明が解決しようとする課題〉
しかしながら、上記従来例による場合には、ＭＯＳ）ラ
ンジスタ１０．２０に製造上のばらつきに起因して回路
利得のばらつきが大きいという欠点がある。また、カレ
ントミラー回路は基本集積回路の一つであるので、これ
を多数使用した集積回路の高性能化を推進する上で非常
に大きな問題となっている。
ンジスタ１０．２０に製造上のばらつきに起因して回路
利得のばらつきが大きいという欠点がある。また、カレ
ントミラー回路は基本集積回路の一つであるので、これ
を多数使用した集積回路の高性能化を推進する上で非常
に大きな問題となっている。
本発明は上記事情に鑑みて創案されたものであり、その
目的とするところは、ＭＯＳトランジス夕のバラツキが
回路利得のバラツキに影響しないカレントミラー回路を
提供することにある。
目的とするところは、ＭＯＳトランジス夕のバラツキが
回路利得のバラツキに影響しないカレントミラー回路を
提供することにある。
く課題を解決するための手段〉
本発明に係るカレントミラー回路は、入力側ＭＯＳトラ
ンジスタと出力側ＭＯＳトランジスタとから構成され、
且つ入力側、出力側ＭＯＳトランジスタの各ソースと電
源ラインとの間には抵抗を夫々接続してある回路であっ
て、入力側、出力側ＭＯ３Ｉ−ランジスタのバックゲー
トを出力側、入力側ＭＯＳトランジスタのソースに夫々
接続してある。
ンジスタと出力側ＭＯＳトランジスタとから構成され、
且つ入力側、出力側ＭＯＳトランジスタの各ソースと電
源ラインとの間には抵抗を夫々接続してある回路であっ
て、入力側、出力側ＭＯ３Ｉ−ランジスタのバックゲー
トを出力側、入力側ＭＯＳトランジスタのソースに夫々
接続してある。
く作用〉
入力側ＭＯＳトランジスタのドレイン電流に比ベテ出力
側ＭＯＳトランジスタのドレイン電流が大きくなった場
合には、出力側ＭＯＳトランジスタのソース電位が下が
る結果、入力側ＭＯＳトランジスタのバックゲート電位
は下がる一方、出力側ＭＯＳトランジスタのバックゲー
ト電位は上がる。そのため、入力側ＭＯＳトランジスタ
のドレイン電流は減ろうとし、その結果、入力側、出力
側ＭＯＳトランジスタのドレイン電流は等しくなる方向
に近づく。
側ＭＯＳトランジスタのドレイン電流が大きくなった場
合には、出力側ＭＯＳトランジスタのソース電位が下が
る結果、入力側ＭＯＳトランジスタのバックゲート電位
は下がる一方、出力側ＭＯＳトランジスタのバックゲー
ト電位は上がる。そのため、入力側ＭＯＳトランジスタ
のドレイン電流は減ろうとし、その結果、入力側、出力
側ＭＯＳトランジスタのドレイン電流は等しくなる方向
に近づく。
これに対して、出力側ＭＯＳトランジスタのドレイン電
流に比較して入力側ＭＯ３Ｉ−ランジスタのドレイン電
流が大きくなった場合にも上記と全く同様である。
流に比較して入力側ＭＯ３Ｉ−ランジスタのドレイン電
流が大きくなった場合にも上記と全く同様である。
〈実施例〉
以下、本発明に係るカレントミラー回路の一実施例を図
面を参照して説明する。第１図は実施例回路の回路図で
ある。
面を参照して説明する。第１図は実施例回路の回路図で
ある。
図示例のカレントミラー回路はＭＯＳアナログＩＣに定
電流源として多数使用されている回路であって、ここで
はＰｃｈのＭＯＳ）ランジスタを使用して、入力電流と
出力電流との電流比が１対１となるような回路構成とな
っている。
電流源として多数使用されている回路であって、ここで
はＰｃｈのＭＯＳ）ランジスタを使用して、入力電流と
出力電流との電流比が１対１となるような回路構成とな
っている。
ＭＯＳトランジスタ１０（入力側ＭＯＳトランジスタに
相当する）のゲートＧ及びドレインＤとＭＯＳトランジ
スタ２０（出力側ＭＯＳトランジスタに相当する）のゲ
ートＣとは互いに接続されている。また、ＭＯＳ）ラン
ジスタ１０．２０の各ソースＳには抵抗３０を介して電
源ラインαに夫々接続されており、ＭＯＳトランジスタ
１０のドレインＤには入力回路（図示せず）が接続され
ている一方、ＭＯＳ）ランジスタ２０のドレインＤには
出力回路（図示せず）が接続されている。
相当する）のゲートＧ及びドレインＤとＭＯＳトランジ
スタ２０（出力側ＭＯＳトランジスタに相当する）のゲ
ートＣとは互いに接続されている。また、ＭＯＳ）ラン
ジスタ１０．２０の各ソースＳには抵抗３０を介して電
源ラインαに夫々接続されており、ＭＯＳトランジスタ
１０のドレインＤには入力回路（図示せず）が接続され
ている一方、ＭＯＳ）ランジスタ２０のドレインＤには
出力回路（図示せず）が接続されている。
以上の説明は従来のものと変わりはないが、本案回路の
特徴は、ＭＯＳ）ランジスタ１０のバックゲートＢＧが
ＭＯＳトランジスタ２０のソースＳに接続され、しかも
ＭＯＳ）ランジスタ１０のバックゲートＢＧがＭＯＳト
ランジスタ２０のソースＳに接続されていることにある
。
特徴は、ＭＯＳ）ランジスタ１０のバックゲートＢＧが
ＭＯＳトランジスタ２０のソースＳに接続され、しかも
ＭＯＳ）ランジスタ１０のバックゲートＢＧがＭＯＳト
ランジスタ２０のソースＳに接続されていることにある
。
以上のように構成されたカレントミラー回路のと動作原
理について以下説明する。
理について以下説明する。
ＭＯＳ）ランジスタ１０．２０に製造上のバラツキが発
生して、これに伴って、入力電流（ＭＯＳ）ランジスタ
１０のドレイン電流）よりも出力電流の方（ＭＯＳトラ
ンジスタ２０のドレイン電流）が太き（なったと仮定す
る。すると、抵抗３０に発生する逆起電圧により、ＭＯ
Ｓ）ランジスタ１０のソース電位に比較してＭＯＳ）ラ
ンジスタ２０のソース電位が下がる。この結果、ＭＯ３
Ｉ−ランジスタ１０のバックゲート電位は下がる一方、
ＭＯＳ）ランジスタ２０のバックゲート電位は上がる。
生して、これに伴って、入力電流（ＭＯＳ）ランジスタ
１０のドレイン電流）よりも出力電流の方（ＭＯＳトラ
ンジスタ２０のドレイン電流）が太き（なったと仮定す
る。すると、抵抗３０に発生する逆起電圧により、ＭＯ
Ｓ）ランジスタ１０のソース電位に比較してＭＯＳ）ラ
ンジスタ２０のソース電位が下がる。この結果、ＭＯ３
Ｉ−ランジスタ１０のバックゲート電位は下がる一方、
ＭＯＳ）ランジスタ２０のバックゲート電位は上がる。
そのため、ＭＯＳ）ランジスタ１０のドレイン電流は減
ろうとしく実際には、ＭＯＳトランジスタ１０のドレイ
ン電流が入力電流となるようゲート負帰還がかかってい
るので、ＭＯＳ）ランジスタ２０のドレイン電流が小さ
くなる）、その結果、ＭＯＳトランジスタ１０のドレイ
ン電流はＭＯＳ）ランジスタ２０のドレイン電流に等し
くなる方向に近づく。
ろうとしく実際には、ＭＯＳトランジスタ１０のドレイ
ン電流が入力電流となるようゲート負帰還がかかってい
るので、ＭＯＳ）ランジスタ２０のドレイン電流が小さ
くなる）、その結果、ＭＯＳトランジスタ１０のドレイ
ン電流はＭＯＳ）ランジスタ２０のドレイン電流に等し
くなる方向に近づく。
これに対して、出力電流（ＭＯＳ）ランジスタ２０のド
レイン電流）よりも入力電流（ＭＯＳ）ランジスタ１０
のドレイン電流）の方が大きくなった場合も上記と全く
同様である。
レイン電流）よりも入力電流（ＭＯＳ）ランジスタ１０
のドレイン電流）の方が大きくなった場合も上記と全く
同様である。
従って、ＭＯ３Ｉ−ランジスタ１０．２０に製造上のバ
ラツキが発生して、これに伴って入力電流と出力電流に
アンバランスが生じてもこれが速やかに戻され、結果と
して、ＭＯＳ）ランジスタ１０．２０に製造上のバラツ
キが回路利得に大きな影響を及ぼさないという大きなメ
リットがある。また、若干の設計変更のみで上記メリッ
トを得ることができる他、カレントミラー回路は基本集
積回路の一つであるので、これを多数使用したＭＯＳア
ナログＩＣの高性能化及び低コスト化を推進する上で非
常に大きな意義がある。
ラツキが発生して、これに伴って入力電流と出力電流に
アンバランスが生じてもこれが速やかに戻され、結果と
して、ＭＯＳ）ランジスタ１０．２０に製造上のバラツ
キが回路利得に大きな影響を及ぼさないという大きなメ
リットがある。また、若干の設計変更のみで上記メリッ
トを得ることができる他、カレントミラー回路は基本集
積回路の一つであるので、これを多数使用したＭＯＳア
ナログＩＣの高性能化及び低コスト化を推進する上で非
常に大きな意義がある。
なお、本発明にかかるカレントミラー回路はＮｃｈのＭ
ＯＳトランジスタにも適用可能であることは勿論のこと
、入力電流と出力電流との電流比が異なる回路にも適用
可能である。
ＯＳトランジスタにも適用可能であることは勿論のこと
、入力電流と出力電流との電流比が異なる回路にも適用
可能である。
〈発明の効果〉
以下、本発明にかかるカレントミラー回路による場合に
は、入力側、出力側ＭＯＳトランジスタのバックゲート
を出力側、入力側ＭＯＳトランジスタのソースに入れ替
えて接続した回路構成となっているので、ＭＯ３Ｉ−ラ
ンジスタに製造上のバラツキが発生してもこれを原因と
じてに回路利得に大きな影響が及ぼされるということが
ない。しかも若干の設計変更のみで上記メリットを享受
できるので、回路の高性能化及び低コスト化を推進する
上で非常に−大きな意義がある。
は、入力側、出力側ＭＯＳトランジスタのバックゲート
を出力側、入力側ＭＯＳトランジスタのソースに入れ替
えて接続した回路構成となっているので、ＭＯ３Ｉ−ラ
ンジスタに製造上のバラツキが発生してもこれを原因と
じてに回路利得に大きな影響が及ぼされるということが
ない。しかも若干の設計変更のみで上記メリットを享受
できるので、回路の高性能化及び低コスト化を推進する
上で非常に−大きな意義がある。
第１図は本発明にかかるカレントミラー回路の実施例を
説明するための回路図である。第２図は従来のカレント
ミラー回路を説明するための第１図に対応する図である
。 １０・ ・ ２０・ ・ Ｓ ・ ・ Ｄ ・ ・ Ｇ ・ ・ ＢＧ ・ ３０・ ・ 入力側ＭＯＳトランジスタ 出力側ＭＯＳトランジスタ ソース トレイン ゲート ・バックゲート 抵抗
説明するための回路図である。第２図は従来のカレント
ミラー回路を説明するための第１図に対応する図である
。 １０・ ・ ２０・ ・ Ｓ ・ ・ Ｄ ・ ・ Ｇ ・ ・ ＢＧ ・ ３０・ ・ 入力側ＭＯＳトランジスタ 出力側ＭＯＳトランジスタ ソース トレイン ゲート ・バックゲート 抵抗
Claims (1)
- （１）入力側ＭＯＳトランジスタと出力側ＭＯＳトラン
ジスタとから構成され、且つ入力側、出力側ＭＯＳトラ
ンジスタの各ソースと電源ラインとの間には抵抗を夫々
接続してあるカレントミラー回路において、入力側、出
力側ＭＯＳトランジスタのバックゲートを出力側、入力
側ＭＯＳトランジスタのソースに夫々接続してあること
を特徴とするカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251600A JPH04129305A (ja) | 1990-09-19 | 1990-09-19 | カレントミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251600A JPH04129305A (ja) | 1990-09-19 | 1990-09-19 | カレントミラー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129305A true JPH04129305A (ja) | 1992-04-30 |
Family
ID=17225232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251600A Pending JPH04129305A (ja) | 1990-09-19 | 1990-09-19 | カレントミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129305A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009194558A (ja) * | 2008-02-13 | 2009-08-27 | Toshiba Corp | カレントミラー回路及びデジタルアナログ変換回路 |
| JP2017022493A (ja) * | 2015-07-08 | 2017-01-26 | 株式会社ソシオネクスト | 電源回路及び電圧制御方法 |
| JP2017118185A (ja) * | 2015-12-21 | 2017-06-29 | 富士電機株式会社 | 半導体集積回路 |
-
1990
- 1990-09-19 JP JP2251600A patent/JPH04129305A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009194558A (ja) * | 2008-02-13 | 2009-08-27 | Toshiba Corp | カレントミラー回路及びデジタルアナログ変換回路 |
| JP2017022493A (ja) * | 2015-07-08 | 2017-01-26 | 株式会社ソシオネクスト | 電源回路及び電圧制御方法 |
| JP2017118185A (ja) * | 2015-12-21 | 2017-06-29 | 富士電機株式会社 | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0259879B1 (en) | Operational amplifier circuit having wide operating range | |
| US5432476A (en) | Differential to single-ended converter | |
| JP2641408B2 (ja) | 低電圧高速動作のｃｍｏｓ演算増幅器 | |
| JPH04102107A (ja) | 半導体集積回路 | |
| JPS63240126A (ja) | ＢｉＭＯＳ論理回路 | |
| JPH11103227A (ja) | 出力振幅調整回路 | |
| JPH04129305A (ja) | カレントミラー回路 | |
| JPH03123208A (ja) | 差動電流増幅回路 | |
| JPH0758557A (ja) | 演算増幅器、演算増幅器のｄｃバイアス回路および演算増幅器をバイアスする方法 | |
| JPH06260856A (ja) | 共通モード阻止性能を有する差動増幅器 | |
| JPH03205851A (ja) | 半導体集積回路 | |
| JPH03132115A (ja) | 半導体集積回路 | |
| JPH03214808A (ja) | 電圧比較回路 | |
| US5751183A (en) | Bipolar transistor circuit having a free collector | |
| JPH04113275A (ja) | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 | |
| JPS63244217A (ja) | 電源電圧変換回路 | |
| JPS61157108A (ja) | 電圧−電流変換回路 | |
| JPH04120907A (ja) | オペアンプ回路 | |
| JPS602672Y2 (ja) | 半導体集積回路装置 | |
| JPH03238919A (ja) | 出力回路 | |
| JPS6130329Y2 (ja) | ||
| JPH03230610A (ja) | 比較器 | |
| JPS60214611A (ja) | シングルエンド方式のｍｏｓトランジスタ差動増幅器 | |
| JPH0685569A (ja) | 増幅器回路 | |
| JPH0152928B2 (ja) |