TWI542967B - 低偏移帶隙電路和校正器 - Google Patents

Description

低偏移帶隙電路和校正器

本發明係關於一種帶隙電路(Bandgap Circuit)，特別係關於一種低偏移帶隙電路(Low-offset Bandgap Circuit)及其偏移消除電路。

帶隙電路(Bandgap Circuit)係廣泛地使用於電源供應電路領域中，其可產生穩定之參考電位或參考電流，而不受半導體裝置中電源供應電位之波動，或是溫度變動所影響。

然而，實際上帶隙電路之輸出電位常會因其內之運算放大器(Operational Amplifier，OP)之偏移(Offset)而招致負面影響，故其遠較理想狀態下更不穩定。有鑑於此，實有必要提出一種全新之帶隙電路設計，以降低其由運算放大器之偏移所造成之輸出波動。

在一較佳實施例中，本發明提供一種低偏移帶隙電路，於一輸出節點提供一參考電位，並包括：一核心帶隙電路，包括一核心運算放大器，以產生一核心電流；以及一偏移消除電路，耦接至該核心運算放大器之二輸入端，並根據於該核心運算放大器之該等輸入端之電位來產生一補償電流，以補償該核心運算放大器之之一偏移電位，其中該參考電位係根據 該核心電流和該補償電流而產生。

在一些實施例中，該偏移消除電路包括二運算放大器，而每一該等運算放大器之一偏移電位係大致等同該核心運算放大器之該偏移電位。在一些實施例中，每一該等運算放大器之至少一輸入端係分別耦接至該核心運算放大器之該等輸入端之個別一者。在一些實施例中，該核心運算放大器具有一第一輸入端、一第二輸入端，以及一輸出端，其中該核心運算放大器之該第一輸入端係耦接至一第一節點，該核心運算放大器之該第二輸入端係耦接至一第二節點，該補償電流係根據一第一電流和一第二電流而產生，該第一電流係根據該第一節點之電位而產生，該第二電流係根據該第二節點之電位而產生。在一些實施例中，該偏移消除電路包括：一第一運算放大器，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第一運算放大器之該第一輸入端係耦接至該第一節點；一第一P型電晶體，具有一閘極、一源極，以及一汲極，其中該第一P型電晶體之該閘極係耦接至該第一運算放大器之該輸出端，該第一P型電晶體之該源極係耦接至一工作電位，而該第一P型電晶體之該汲極係用於產生該第一電流；一第二P型電晶體，具有一閘極、一源極，以及一汲極，其中該第二P型電晶體之該閘極係耦接至該第一運算放大器之該輸出端，該第二P型電晶體之該源極係耦接至該工作電位，而該第二P型電晶體之該汲極係耦接至該第一運算放大器之該第二輸入端；以及一第一電阻器，耦接於該第一運算放大器之該第二輸入端和一接地電位之間。在一些實施例中，該偏移消除電路包括：一第二運算放 大器，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第二運算放大器之該第一輸入端係耦接至該第二節點；一第三P型電晶體，具有一閘極、一源極，以及一汲極，其中該第三P型電晶體之該閘極係耦接至該第二運算放大器之該輸出端，該第三P型電晶體之該源極係耦接至一工作電位，而該第三P型電晶體之該汲極係用於產生該第二電流；一第四P型電晶體，具有一閘極、一源極，以及一汲極，其中該第四P型電晶體之該閘極係耦接至該第二運算放大器之該輸出端，該第四P型電晶體之該源極係耦接至該工作電位，而該第四P型電晶體之該汲極係耦接至該第二運算放大器之該第二輸入端；以及一第二電阻器，耦接於該第二運算放大器之該第二輸入端和一接地電位之間。在一些實施例中，該補償電流係以該第一電流減去該第二電流而產生。在一些實施例中，該核心帶隙電路更包括：一第一雙極性接面電晶體，具有一基極、一射極，以及一集極，其中該第一雙極性接面電晶體之該基極係耦接至一接地電位，該第一雙極性接面電晶體之該射極係耦接至該第一節點，而該第一雙極性接面電晶體之該集極係耦接至該接地電位；一第二雙極性接面電晶體，具有一基極、一射極，以及一集極，其中該第二雙極性接面電晶體之該基極係耦接至該接地電位，而該第二雙極性接面電晶體之該集極係耦接至該接地電位；一第三雙極性接面電晶體，具有一基極、一射極，以及一集極，其中該第三雙極性接面電晶體之該基極係耦接至該接地電位，而該第三雙極性接面電晶體之該集極係耦接至該接地電位；一第三電阻器，耦接於該第二節點和該第二雙極性接面電晶體之 該射極之間；一第四電阻器，耦接於該輸出節點和該第三雙極性接面電晶體之該射極之間；其中該核心電流係根據該第三電阻器之電阻值以及該第一雙極性接面電晶體、該第二雙極性接面電晶體之射極面積而決定。在一些實施例中，該參考電位係根據該第三電阻器、該第四電阻器之電阻值，以及該第一雙極性接面電晶體、該第二雙極性接面電晶體、該第三雙極性接面電晶體之射極面積而決定。在一些實施例中，該第一雙極性接面電晶體、該第二雙極性接面電晶體、該第三雙極性接面電晶體之射極面積比例約為1：8：1。在一些實施例中，該第三電阻器之電阻值約等於100kΩ，而該第四電阻器之電阻值約等於1000kΩ。

在另一較佳實施例中，本發明提供一種校正器，用於校正一帶隙電路之一輸出電位，該帶隙電路包括一核心運算放大器，該核心運算放大器具有一偏移電位，該帶隙電路於一輸出節點提供一參考電位，該核心運算放大器產生一核心電流，而該校正器包括：一偏移消除電路，根據該核心運算放大器之二輸入端之電位來產生一補償電流，以補償該核心運算放大器之之該偏移電位，其中該參考電位係根據該核心電流和該補償電流而產生。

100‧‧‧低偏移帶隙電路

110‧‧‧核心帶隙電路

115‧‧‧核心運算放大器

120‧‧‧偏移消除電路

121‧‧‧第一運算放大器

122‧‧‧第二運算放大器

I1、I2、I3、I4、I5、I6、I7‧‧‧電流

Ios‧‧‧補償電流

IOUT‧‧‧輸出電流

N1‧‧‧第一節點

N2‧‧‧第二節點

N3‧‧‧第三節點

N4‧‧‧第四節點

N5‧‧‧第五節點

N6‧‧‧第六節點

N7‧‧‧第七節點

N8‧‧‧第八節點

N9‧‧‧第九節點

N10‧‧‧第十節點

NBO‧‧‧帶隙輸出節點

NCO‧‧‧補償輸出節點

MN1‧‧‧第一N型金氧半場效電晶體

MN2‧‧‧第二N型金氧半場效電晶體

MP1‧‧‧第一P型金氧半場效電晶體

MP2‧‧‧第二P型金氧半場效電晶體

MP3‧‧‧第三P型金氧半場效電晶體

MP4‧‧‧第四P型金氧半場效電晶體

MP5‧‧‧第五P型金氧半場效電晶體

MP6‧‧‧第六P型金氧半場效電晶體

MP7‧‧‧第七P型金氧半場效電晶體

R1‧‧‧第一電阻器

R2‧‧‧第二電阻器

R3‧‧‧第三電阻器

R4‧‧‧第四電阻器

VDD‧‧‧工作電位

VSS‧‧‧接地電位

V1、V2、V3、V5、V9‧‧‧電位

Vos‧‧‧偏移電位

VOUT‧‧‧輸出電位

Q1‧‧‧第一雙極性接面電晶體

Q2‧‧‧第二雙極性接面電晶體

Q3‧‧‧第三雙極性接面電晶體

第1圖係顯示根據本發明一實施例所述之低偏移帶隙電路之示意圖；第2圖係顯示根據本發明一實施例所述之偏壓消除電路之 電路圖；第3圖係顯示根據本發明一實施例所述之核心帶隙電路之電路圖；第4圖係顯示未設計偏移消除電路時核心帶隙電路之輸出電位之示意圖；第5圖係顯示根據本發明一實施例所述之有設計偏移消除電路時核心帶隙電路之輸出電位之示意圖。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出本發明之具體實施例，並配合所附圖式，作詳細說明如下。

第1圖係顯示根據本發明一實施例所述之低偏移帶隙電路(Low-offset Bandgap Circuit)100之示意圖。如第1圖所示，低偏移帶隙電路100包括一核心帶隙電路110和一偏移消除電路120。核心帶隙電路110係耦接至一工作電位(未顯示)，並於一帶隙輸出節點NBO輸出一輸出電位VOUT(例如：1.2V)。核心帶隙電路110至少包括一核心運算放大器(Operational Amplifier，OP)115。為簡化圖式，核心帶隙電路110之其餘元件係省略而未於第1圖中顯示。核心運算放大器115具有一第一輸入端、一第二輸入端，以及一輸出端，其中核心運算放大器115之第一輸入端係耦接至一第一節點N1，而核心運算放大器115之第二輸入端係耦接至一第二節點N2。由於一些製程變異及溫度變異，核心運算放大器115可能會具有一偏移電位(Offset Voltage)Vos。偏移電位Vos是未預期的，而它常對輸入 電位VOUT造成負面影響，並降低核心帶隙電路110之性能。在第1圖之實施例中，偏移電位Vos被模擬成為一電壓源，其係耦接至核心運算放大器115之第二輸入端。必須理解的是，前述模擬方式亦可改成將電壓源耦接至核心運算放大器115之第一輸入端，但其中電壓源設定為正負反方向。偏壓消除電路120係耦接至核心運算放大器115之第一輸入端和第二輸入端(亦即，第一節點N1和第二節點N2)。偏壓消除電路120係根據核心運算放大器115之第一輸入端和第二輸入端之二電位來產生一補償電流Ios。補償電流Ios可以流經核心帶隙電路110之帶隙輸出節點NBO，以補償核心運算放大器115之偏移電位Vos。在補償之後，核心帶隙電路110可提供乾淨且穩定之輸入電位VOUT，而不再受到偏移電位Vos所影響。低偏移帶隙電路100之詳細電路組成及操作方式將於下列圖式及實施例中敘明之。

第2圖係顯示根據本發明一實施例所述之偏壓消除電路120之電路圖。在第2圖之實施例中，偏壓消除電路120包括一第一運算放大器121、一第二運算放大器122、一第一P型金氧半場效電晶體(P-type Metal Oxide Semiconductor Field Effect Transistor)MP1、一第二P型金氧半場效電晶體MP2、一第三P型金氧半場效電晶體MP3、一第四P型金氧半場效電晶體MP4、一第一N型金氧半場效電晶體(N-type Metal Oxide Semiconductor Field Effect Transistor)MN1、一第二N型金氧半場效電晶體MN2、一第一電阻器R1，以及一第二電阻器R2。第一運算放大器121具有一第一輸入端、一第二輸入端，以及一輸出端，其中第一運算放大器121之第一輸入端係耦接至第一 節點N1(亦即，核心運算放大器115之第一輸入端)，第一運算放大器121之第二輸入端係耦接至一第三節點N3，而第一運算放大器121之輸出端係耦接至一第四節點N4。第二運算放大器122具有一第一輸入端、一第二輸入端，以及一輸出端，其中第二運算放大器122之第一輸入端係耦接至第二節點N2(亦即，核心運算放大器115之第二輸入端)，第二運算放大器122之第二輸入端係耦接至一第五節點N5，而第二運算放大器122之輸出端係耦接至一第六節點N6。在一些實施例中，第一運算放大器121和第二運算放大器122係適當地設計，使之與核心運算放大器115相近似且位置相接近，因此第一運算放大器121和第二運算放大器122兩者之偏移電位皆大致等同核心運算放大器115之偏移電位Vos。相似地，第2圖中亦將前述之偏移電位Vos模擬成為數個電壓源，而第一運算放大器121和第二運算放大器122兩者分別具有一偏移電壓源(Vos)耦接至其第二輸入端。

第一P型金氧半場效電晶體MP1具有一閘極、一源極，以及一汲極，其中第一P型金氧半場效電晶體MP1之閘極係耦接至第四節點N4，第一P型金氧半場效電晶體MP1之源極係耦接至一工作電位VDD(例如，1.5V或3V)，而第一P型金氧半場效電晶體MP1之汲極係耦接至偏移消除電路120之一補償輸出節點NCO。補償輸出節點NCO可用於輸出補償電流Ios至核心帶隙電路110。第二P型金氧半場效電晶體MP2具有一閘極、一源極，以及一汲極，其中第二P型金氧半場效電晶體MP2之閘極係耦接至第四節點N4，第二P型金氧半場效電晶體MP2之源極係耦接至工作電位VDD，而第二P型金氧半場效電晶體 MP2之汲極係耦接至第三節點N3。第一N型金氧半場效電晶體MN1具有一閘極、一源極，以及一汲極，其中第一N型金氧半場效電晶體MN1之閘極係耦接至一第七節點N7，第一N型金氧半場效電晶體MN1之源極係耦接至一接地電位VSS(例如：0V)，而第一N型金氧半場效電晶體MN1之汲極係耦接至補償輸出節點NCO。第一電阻器R1係耦接於第三節點N3和接地電位VSS之間。第三P型金氧半場效電晶體MP3具有一閘極、一源極，以及一汲極，其中第三P型金氧半場效電晶體MP3之閘極係耦接至第六節點N6，第三P型金氧半場效電晶體MP3之源極係耦接至工作電位VDD，而第三P型金氧半場效電晶體MP3之汲極係耦接至第七節點N7。第四P型金氧半場效電晶體MP4具有一閘極、一源極，以及一汲極，其中第四P型金氧半場效電晶體MP4之閘極係耦接至第六節點N6，第四P型金氧半場效電晶體MP4之源極係耦接至工作電位VDD，而第四P型金氧半場效電晶體MP4之汲極係耦接至第五節點N5。第二N型金氧半場效電晶體MN2具有一閘極、一源極，以及一汲極，其中第二N型金氧半場效電晶體MN2之閘極係耦接至第七節點N7，第二N型金氧半場效電晶體MN2之源極係耦接至接地電位VSS，而第二N型金氧半場效電晶體MN2之汲極係耦接至第七節點N7。第二電阻器R2係耦接於第五節點N5和接地電位VSS之間。在一些實施例中，第一P型金氧半場效電晶體MP1、第二P型金氧半場效電晶體MP2、第三P型金氧半場效電晶體MP3，以及第四P型金氧半場效電晶體MP4具有大致相等之電晶體尺寸(亦即，深寬比，Aspect Ratio)。在一些實施例中，第一N型金氧半場效電晶體 MN1和第二N型金氧半場效電晶體MN2大致具有相等之電晶體尺寸(亦即，深寬比，Aspect Ratio)。在一些實施例中，第一電阻器R1和第二電阻器R2之電阻值皆約等於100kΩ。

第3圖係顯示根據本發明一實施例所述之核心帶隙電路110之電路圖。在第3圖之實施例中，核心帶隙電路110包括具有偏移電位Vos之核心運算放大器115、一第五P型金氧半場效電晶體MP5、一第六P型金氧半場效電晶體MP6、一第七P型金氧半場效電晶體MP7、一第一雙極性接面電晶體(Bipolar Junction Transistor)Q1、一第二雙極性接面電晶體Q2、一第三雙極性接面電晶體Q3、一第三電阻器R3，以及一第四電阻器R4。核心運算放大器115之輸出端係耦接至一第八節點N8。第五P型金氧半場效電晶體MP5具有一閘極、一源極，以及一汲極，其中第五P型金氧半場效電晶體MP5之閘極係耦接至第八節點N8，第五P型金氧半場效電晶體MP5之源極係耦接至工作電位VDD，而第五P型金氧半場效電晶體MP5之汲極係耦接至第一節點N1(亦即，核心運算放大器115之第一輸入端)。第六P型金氧半場效電晶體MP6具有一閘極、一源極，以及一汲極，其中第六P型金氧半場效電晶體MP6之閘極係耦接至第八節點N8，第六P型金氧半場效電晶體MP6之源極係耦接至工作電位VDD，而第六P型金氧半場效電晶體MP6之汲極係耦接至第二節點N2(亦即，核心運算放大器115之第二輸入端)。第七P型金氧半場效電晶體MP7具有一閘極、一源極，以及一汲極，其中第七P型金氧半場效電晶體MP7之閘極係耦接至第八節點N8，第七P型金氧半場效電晶體MP7之源極係耦接至工作電位VDD， 而第七P型金氧半場效電晶體MP7之汲極係耦接至核心帶隙電路110之帶隙輸出節點NBO。帶隙輸出節點NBO更耦接至偏移消除電路120之補償輸出節點NCO，以從偏移消除電路120接收補償電流Ios。第三電阻器R3係耦接於第二節點N2和一第九節點N9之間。第四電阻器R4係耦接於帶隙輸出節點NBO和一第十節點N10之間。第一雙極性接面電晶體Q1具有一基極、一射極，以及一集極，其中第一雙極性接面電晶體Q1之基極係耦接至接地電位VSS，第一雙極性接面電晶體Q1之射極係耦接至第一節點N1，而第一雙極性接面電晶體Q1之集極係耦接至接地電位VSS。第二雙極性接面電晶體Q2具有一基極、一射極，以及一集極，其中第二雙極性接面電晶體Q2之基極係耦接至接地電位VSS，第二雙極性接面電晶體Q2之射極係耦接至第九節點N9，而第二雙極性接面電晶體Q2之集極係耦接至接地電位VSS。第三雙極性接面電晶體Q3具有一基極、一射極，以及一集極，其中第三雙極性接面電晶體Q3之基極係耦接至接地電位VSS，第三雙極性接面電晶體Q3之射極係耦接至第十節點N10，而第三雙極性接面電晶體Q3之集極係耦接至接地電位VSS。在一些實施例中，第一雙極性接面電晶體Q1、第二雙極性接面電晶體Q2，以及第三雙極性接面電晶體Q3皆屬於PNP型(PNP-type)。在一些實施例中，第五P型金氧半場效電晶體MP5、第六P型金氧半場效電晶體MP6，以及第七P型金氧半場效電晶體MP7具有大致相等之電晶體尺寸(亦即，深寬比，Aspect Ratio)。在一些實施例中，第一雙極性接面電晶體Q1、第二雙極性接面電晶體Q2、第三雙極性接面電晶體Q3三者之射極面積比例約為1：8： 1。在一些實施例中，第三電阻器R3之電阻值約等於100kΩ，而第四電阻器R4之電阻值約等於1000kΩ。

請一併參考第2、3圖。低偏移帶隙電路100之詳細運作方式可以分析如下。在偏移消除電路120中，一電流I1係從工作電位VDD經過第一P型金氧半場效電晶體MP1流至補償輸出節點NCO，而另一電流I2係從補償輸出節點NCO經過第一N型金氧半場效電晶體MN1流至接地電位VSS。因此，從偏移消除電路120輸出至核心帶隙電路110之補償電流Ios可根據方程式(1)計算如下：Ios=I1-I2…………………………………………(1)

由於第一P型金氧半場效電晶體MP1和第二P型金氧半場效電晶體MP2共同形成一第一電流鏡(Current Mirror)，流經第二P型金氧半場效電晶體MP2之一電流I3將大致等於流經第一P型金氧半場效電晶體MP1之電流I1。另外，因為第一運算放大器121之虛短路(Virtual Short)和偏移電位，於第三節點N3之電位V3將稍微較於第一節點N1之電位V1高出約為偏移電位Vos之電位差。在此情況下，電流I1可根據方程式(2)、(3)計算如下：V3=V1+Vos=VEB1+Vos…………………………(2)

其中，VEB1代表第一雙極性接面電晶體Q1之射極和基極之間之電位差，且其為第一雙極性接面電晶體Q1之射極面積之一函數。

由於第三P型金氧半場效電晶體MP3和第四P型金 氧半場效電晶體MP4共同形成一第二電流鏡，流經第四P型金氧半場效電晶體MP4之一電流I5將大致等於流經第三P型金氧半場效電晶體MP3之一電流I4。相似地，由於第一N型金氧半場效電晶體MN1和第二N型金氧半場效電晶體MN2共同形成一第三電流鏡，流經第二N型金氧半場效電晶體MN2之電流I4將大致等於流經第一N型金氧半場效電晶體MN1之電流I2。另外，因為第二運算放大器122之虛短路和偏移電位，於第五節點N5之電位V5將稍微較於第二節點N2之電位V2高出約為偏移電位Vos之電位差。在此情況下，電流I2可根據方程式(4)、(5)計算如下：V5=V2+Vos………………………………………(4)

在一些實施例中，第一電阻器R1、第二電阻器R2，以及第三電阻器R3可選擇其具有相同電阻值者(例如：100kΩ)。因為核心運算放大器115之虛短路和偏移電位，於第二節點N2之電位V2將稍微較於第一節點N1之電位V1高出約為偏移電位Vos之電位差。因此，補償電流Ios可根據方程式(6)、(7)、(8)計算如下：R1=R2=R3………………………………………(6)

V2=V1+Vos=VEB1+Vos…………………………(7)

另一方面，在核心帶隙電路110中，於第九節點N9之電位V9係低於第一節點N1之電位V1，其原因是第二雙極性接面電晶體Q2相較於第一雙極性接面電晶體Q1具有更大之電 晶體尺寸。由於第六P型金氧半場效電晶體MP6和第七P型金氧半場效電晶體MP7共同形成一第四電流鏡，流經第六P型金氧半場效電晶體MP6之一電流I6將大致等於流經第七P型金氧半場效電晶體MP7之一電流I7(亦即，前述之核心電流)。另外，流經帶隙輸出節點NBO之一輸出電流IOUT即為電流I7和來自偏移消除電路120之補償電流Ios兩者之總和。在此情況下，輸出電流IOUT可根據方程式(9)、(10)、(11)計算如下：V9=VEB2…………………………………………(9)

其中，VEB2代表第二雙極性接面電晶體Q2之射極和基極之間之電位差，且其為第二雙極性接面電晶體Q2之射極面積之一函數。

最後，於核心帶隙電路110之帶隙輸出節點NBO之輸出電位VOUT可根據方程式(12)計算如下：

其中，VEB3代表第三雙極性接面電晶體Q3之射極和基極之間之電位差，且其為第三雙極性接面電晶體Q3之射極面積之一函數。

由此可知，在加入偏移消除電路120之後，核心帶隙電路110之輸出電位VOUT將可被適當地調整，根據方程式(12)所示，最終之輸出電位VOUT已不再與核心運算放大器115之偏移電位Vos互相關聯。

第4圖係顯示未設計偏移消除電路120時核心帶隙 電路110之輸出電位VOUT之示意圖，其中橫軸代表溫度(℃)，而縱軸代表輸出電位VOUT(V)。根據第4圖之模擬結果可知，若將偏移消除電路120去除，則輸出電位VOUT將對於核心運算放大器115之偏移電位Vos非常敏感。舉例來說，當溫度設定於40℃時，若偏移電位Vos由-5mV變化至5mV，則輸出電位VOUT將因此由1.16V變化至1.24V(此處假設正確之輸出電位應為1.2V)。換言之，若未設計偏移消除電路120，輸出電位VOUT將不夠穩定，且無法應用於一些精密電路中。

第5圖係顯示根據本發明一實施例所述之有設計偏移消除電路120時核心帶隙電路110之輸出電位VOUT之示意圖。根據第5圖之模擬結果可知，若加入偏移消除電路120，則輸出電位VOUT將相對不受核心運算放大器115之偏移電位Vos所影響。舉例來說，當溫度設定於40℃時，若偏移電位Vos由-5mV變化至5mV，則輸出電位VOUT將因此由1.202V變化至1.203V(此處假設正確之輸出電位應為1.2V)。比較第4圖與第5圖之結果應可理解，本發明之偏移消除電路120可以有效地改良核心帶隙電路110之輸出電位VOUT之穩定度。

必須注意的是，以上所述之電位(電壓)、電流、電阻值、電晶體尺寸比例，以及其他元件參數皆非為本發明之限制條件。設計者可依據不同需要來調整這些參數值。雖然實施例中僅以金氧半場效電晶體作為舉例，本技術領域人士亦可將之改為其他種類之場效電晶體，例如：接面場效電晶體(Junction Field Effect Transistor，JFET)，或是金屬半導體場效應電晶體(Metal Semiconductor Field Effect Transistor， MESFET)。本發明可以僅包括第1-5圖之任何一或複數個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本發明之低偏移帶隙電路和偏移消除電路當中。另外，用於校正帶隙電路之一校正器(Corrector)亦可單獨以前述之偏移消除電路實施之。

在本說明書以及申請專利範圍中的序數，例如「第一」、「第二」、「第三」等等，彼此之間並沒有順序上的先後關係，其僅用於標示區分兩個具有相同名字之不同元件。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧低偏移帶隙電路

110‧‧‧核心帶隙電路

115‧‧‧核心運算放大器

120‧‧‧偏移消除電路

Ios‧‧‧補償電流

N1‧‧‧第一節點

N2‧‧‧第二節點

NBO‧‧‧帶隙輸出節點

Vos‧‧‧偏移電位

VOUT‧‧‧輸出電位

Claims (16)

1. 一種低偏移帶隙電路，於一輸出節點提供一參考電位，並包括：一核心帶隙電路，包括一核心運算放大器，以產生一核心電流；以及一偏移消除電路，耦接至該核心運算放大器之二輸入端，並根據於該核心運算放大器之該等輸入端之電位來產生一補償電流，以補償該核心運算放大器之之一偏移電位，其中該參考電位係根據該核心電流和該補償電流而產生；其中該偏移消除電路包括二運算放大器，而每一該等運算放大器之一偏移電位係大致等同該核心運算放大器之該偏移電位。
2. 如申請專利範圍第1項所述之低偏移帶隙電路，其中每一該等運算放大器之至少一輸入端係分別耦接至該核心運算放大器之該等輸入端之個別一者。
3. 如申請專利範圍第1項所述之低偏移帶隙電路，其中該核心運算放大器具有一第一輸入端、一第二輸入端，以及一輸出端，其中該核心運算放大器之該第一輸入端係耦接至一第一節點，該核心運算放大器之該第二輸入端係耦接至一第二節點，該補償電流係根據一第一電流和一第二電流而產生，該第一電流係根據該第一節點之電位而產生，該第二電流係根據該第二節點之電位而產生。
4. 如申請專利範圍第3項所述之低偏移帶隙電路，其中該偏移消除電路包括： 一第一運算放大器，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第一運算放大器之該第一輸入端係耦接至該第一節點；一第一P型電晶體，具有一閘極、一源極，以及一汲極，其中該第一P型電晶體之該閘極係耦接至該第一運算放大器之該輸出端，該第一P型電晶體之該源極係耦接至一工作電位，而該第一P型電晶體之該汲極係用於產生該第一電流；一第二P型電晶體，具有一閘極、一源極，以及一汲極，其中該第二P型電晶體之該閘極係耦接至該第一運算放大器之該輸出端，該第二P型電晶體之該源極係耦接至該工作電位，而該第二P型電晶體之該汲極係耦接至該第一運算放大器之該第二輸入端；以及一第一電阻器，耦接於該第一運算放大器之該第二輸入端和一接地電位之間。
5. 如申請專利範圍第3項所述之低偏移帶隙電路，其中該偏移消除電路包括：一第二運算放大器，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第二運算放大器之該第一輸入端係耦接至該第二節點；一第三P型電晶體，具有一閘極、一源極，以及一汲極，其中該第三P型電晶體之該閘極係耦接至該第二運算放大器之該輸出端，該第三P型電晶體之該源極係耦接至一工作電位，而該第三P型電晶體之該汲極係用於產生該第二電流；一第四P型電晶體，具有一閘極、一源極，以及一汲極，其 中該第四P型電晶體之該閘極係耦接至該第二運算放大器之該輸出端，該第四P型電晶體之該源極係耦接至該工作電位，而該第四P型電晶體之該汲極係耦接至該第二運算放大器之該第二輸入端；以及一第二電阻器，耦接於該第二運算放大器之該第二輸入端和一接地電位之間。
6. 如申請專利範圍第3項所述之低偏移帶隙電路，其中該補償電流係以該第一電流減去該第二電流而產生。
7. 如申請專利範圍第3項所述之低偏移帶隙電路，其中該核心帶隙電路更包括：一第一雙極性接面電晶體，具有一基極、一射極，以及一集極，其中該第一雙極性接面電晶體之該基極係耦接至一接地電位，該第一雙極性接面電晶體之該射極係耦接至該第一節點，而該第一雙極性接面電晶體之該集極係耦接至該接地電位；一第二雙極性接面電晶體，具有一基極、一射極，以及一集極，其中該第二雙極性接面電晶體之該基極係耦接至該接地電位，而該第二雙極性接面電晶體之該集極係耦接至該接地電位；一第三雙極性接面電晶體，具有一基極、一射極，以及一集極，其中該第三雙極性接面電晶體之該基極係耦接至該接地電位，而該第三雙極性接面電晶體之該集極係耦接至該接地電位；一第三電阻器，耦接於該第二節點和該第二雙極性接面電 晶體之該射極之間；一第四電阻器，耦接於該輸出節點和該第三雙極性接面電晶體之該射極之間；其中該核心電流係根據該第三電阻器之電阻值以及該第一雙極性接面電晶體、該第二雙極性接面電晶體之射極面積而決定。
8. 如申請專利範圍第7項所述之低偏移帶隙電路，其中該參考電位係根據該第三電阻器、該第四電阻器之電阻值，以及該第一雙極性接面電晶體、該第二雙極性接面電晶體、該第三雙極性接面電晶體之射極面積而決定。
9. 如申請專利範圍第7項所述之低偏移帶隙電路，其中該第一雙極性接面電晶體、該第二雙極性接面電晶體、該第三雙極性接面電晶體之射極面積比例約為1：8：1。
10. 如申請專利範圍第7項所述之低偏移帶隙電路，其中該第三電阻器之電阻值約等於100kΩ，而該第四電阻器之電阻值約等於1000kΩ。
11. 一種校正器，用於校正一帶隙電路之一輸出電位，該帶隙電路包括一核心運算放大器，該核心運算放大器具有一偏移電位，該帶隙電路於一輸出節點提供一參考電位，該核心運算放大器產生一核心電流，而該校正器包括：一偏移消除電路，根據該核心運算放大器之二輸入端之電位來產生一補償電流，以補償該核心運算放大器之之該偏移電位，其中該參考電位係根據該核心電流和該補償電流而產生； 其中該偏移消除電路包括二運算放大器，而每一該等運算放大器之一偏移電位係大致等同該核心運算放大器之該偏移電位。
12. 如申請專利範圍第11項所述之校正器，其中每一該等運算放大器之至少一輸入端係分別耦接至該核心運算放大器之該等輸入端之個別一者。
13. 如申請專利範圍第11項所述之校正器，其中該核心運算放大器具有一第一輸入端、一第二輸入端，以及一輸出端，其中該核心運算放大器之該第一輸入端係耦接至一第一節點，該核心運算放大器之該第二輸入端係耦接至一第二節點，該補償電流係根據一第一電流和一第二電流而產生，該第一電流係根據該第一節點之電位而產生，該第二電流係根據該第二節點之電位而產生。
14. 如申請專利範圍第13項所述之校正器，其中該偏移消除電路包括：一第一運算放大器，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第一運算放大器之該第一輸入端係耦接至該第一節點；一第一P型電晶體，具有一閘極、一源極，以及一汲極，其中該第一P型電晶體之該閘極係耦接至該第一運算放大器之該輸出端，該第一P型電晶體之該源極係耦接至一工作電位，而該第一P型電晶體之該汲極係用於產生該第一電流；一第二P型電晶體，具有一閘極、一源極，以及一汲極，其中該第二P型電晶體之該閘極係耦接至該第一運算放大器 之該輸出端，該第二P型電晶體之該源極係耦接至該工作電位，而該第二P型電晶體之該汲極係耦接至該第一運算放大器之該第二輸入端；以及一第一電阻器，耦接於該第一運算放大器之該第二輸入端和一接地電位之間。
15. 如申請專利範圍第13項所述之校正器，其中該偏移消除電路包括：一第二運算放大器，具有一第一輸入端、一第二輸入端，以及一輸出端，其中該第二運算放大器之該第一輸入端係耦接至該第二節點；一第三P型電晶體，具有一閘極、一源極，以及一汲極，其中該第三P型電晶體之該閘極係耦接至該第二運算放大器之該輸出端，該第三P型電晶體之該源極係耦接至一工作電位，而該第三P型電晶體之該汲極係用於產生該第二電流；一第四P型電晶體，具有一閘極、一源極，以及一汲極，其中該第四P型電晶體之該閘極係耦接至該第二運算放大器之該輸出端，該第四P型電晶體之該源極係耦接至該工作電位，而該第四P型電晶體之該汲極係耦接至該第二運算放大器之該第二輸入端；以及一第二電阻器，耦接於該第二運算放大器之該第二輸入端和一接地電位之間。
16. 如申請專利範圍第13項所述之校正器，其中該補償電流係以該第一電流減去該第二電流而產生。