CN109491429B - 带隙参考电压产生电路和带隙参考电压产生系统 - Google Patents

带隙参考电压产生电路和带隙参考电压产生系统 Download PDF

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Abstract

本申请提供一种带隙参考电压产生系统和一种带隙参考电压产生电路。所述带隙参考电压产生系统包括共模电压产生器、带隙参考电压产生电路和开关控制器。带隙参考电压产生电路包括多个晶体管，所述多个晶体管的源极端子分别连接至多个PMOS晶体管的漏极端子。开关控制器在第一模式下将地电压提供至带隙参考电压产生电路并在第二模式下将共模电压提供至带隙参考电压产生电路。带隙参考电压产生电路通过在第一模式下将地电压提供至所述多个晶体管的栅电极而使得所述多个晶体管在线性区中操作，并通过在第二模式下将共模电压提供至所述多个晶体管的栅电极带隙参考电压产生电路使得所述多个晶体管在饱和区中操作。

Description

带隙参考电压产生电路和带隙参考电压产生系统
相关申请的交叉引用
于2017年9月12日提交的标题为“带隙参考电压产生电路和带隙参考电压产生系统”的韩国专利申请No.10-2017-0116578以引用方式全文并入本文中。
技术领域
本文所述的一个或多个实施例涉及一种带隙参考电压产生电路和一种带隙参考电压产生系统。
背景技术
带隙参考电压产生电路可用于半导体集成电路中，以供应稳定的偏置电压。例如，带隙参考电压产生电路可提供模数转换器或数模转换器的参考电压。另外，带隙参考电压产生电路可输出恒定电平的参考电压，而与温度或工艺变化无关。
当将高电源电压范围(例如，1.5V至5.0V)内的电源电压施加至在低电源电压范围(例如，1.1V至1.5V)内操作的带隙参考电压产生电路时，会将击穿电压施加至带隙参考电压产生电路中的晶体管。结果，晶体管会永久地损坏。当将低于1.4V的电源电压施加至在高电源电压范围(例如，1.5V至5.0V)内操作的带隙参考电压产生电路时，带隙参考电压产生电路可能难以正常操作。另外，对于带隙参考电压产生电路会难以实现低电压设计。
发明内容
根据一个或多个实施例，一种带隙参考电压产生系统包括：共模电压产生器，其产生共模电压；带隙参考电压产生电路，其产生带隙参考电压，带隙参考电压产生电路包括多个p沟道金属氧化物半导体(PMOS)晶体管和多个晶体管，所述多个晶体管的源极端子分别连接至PMOS晶体管的漏极端子；以及开关控制器，其在第一模式下将地电压提供至带隙参考电压产生电路并在第二模式下将共模电压提供至带隙参考电压产生电路，其中，带隙参考电压产生电路：通过在第一模式下将地电压提供至所述多个晶体管中的每一个的栅电极而使所述多个晶体管在线性区中操作；以及通过在第二模式下将共模电压提供至所述多个晶体管中的每一个的栅电极而使所述多个晶体管在饱和区中操作。
根据一个或多个其它实施例，一种带隙参考电压产生电路包括：放大器，其基于第一电压和第二电压输出运算放大信号；第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管，所述第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管的栅极端子连接至放大器的输出端子，并且所述第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管各自的源极端子连接至电源电压端子；第一LDMOS晶体管，其源极端子连接至第一PMOS晶体管的漏极端子、栅极端子连接至第一节点、漏极端子连接至第一电压的输出端子；第二LDMOS晶体管，其源极端子连接至第二PMOS晶体管的漏极端子、栅极端子连接至第一节点、漏极端子连接至第二电压的输出端子；以及第三LDMOS晶体管，其源极端子连接至第三PMOS晶体管的漏极端子、栅极端子连接至第一节点、漏极端子连接至带隙参考电压的输出端子。
根据一个或多个其它实施例，一种带隙参考电压产生电路包括：放大器，其用于基于第一电压和第二电压输出运算放大信号；第一PMOS晶体管，其基于通过第一栅极端子接收到的运算放大信号和通过第一源极端子接收到的电源电压产生第一电流；第二PMOS晶体管，其基于通过第二栅极端子接收到的运算放大信号和通过第二源极端子接收到的电源电压产生第二电流；第三PMOS晶体管，其基于通过第三栅极端子接收到的运算放大信号和通过第三源极端子接收到的电源电压产生第三电流；第一晶体管，其按照共源共栅方式连接至第一PMOS晶体管；第二晶体管，其按照共源共栅方式连接至第二PMOS晶体管；以及第三晶体管，其按照共源共栅方式连接至第三PMOS晶体管，其中，第一晶体管在第一模式和与第一模式不同的第二模式下将不同电压提供至第一PMOS晶体管的第一漏极端子，其中，第二晶体管在第一模式和第二模式下将不同电压提供至第二PMOS晶体管的第二漏极端子，并且其中，第三晶体管在第一模式和第二模式下将不同电压提供至第三PMOS晶体管的第三漏极端子。
附图说明
通过参照附图详细描述示例性实施例，特征将对于本领域技术人员变得清楚，其中：
图1示出带隙参考电压产生系统的实施例；
图2示出带隙参考电压产生电路的实施例；
图3示出带隙参考电压产生电路中的双极结型晶体管(BJT)的实施例；
图4示出用于操作带隙参考电压产生系统的实施例；
图5示出被提供有地电压的带隙参考电压产生电路的实施例；
图6示出被提供有地电压的带隙参考电压产生电路的另一实施例；
图7示出被提供有共模电压的带隙参考电压产生电路的实施例；以及
图8示出共模电压产生器的实施例。
具体实施方式
本文所述的带隙参考电压产生电路和用于产生带隙参考电压的系统可适用于在宽电压范围内提供电源电压。根据一些实施例的带隙参考电压产生电路和带隙参考电压产生系统可用于被供应有1.5V电源电压的物联网(IoT)系统、被供应有3.0V至5.0V的电源电压的IoT系统、用于被供应有2.7V至4.2V的电源电压的移动终端的功率管理集成电路(PMIC)和被供应有1.1V至5.5V的电源电压的低电压系统中。
图1示出可包括共模电压产生器10、开关控制器20、带隙参考电压产生电路30和开关SW的带隙参考电压产生系统1的实施例。带隙参考电压产生系统1可具有比以上一些实施例中列出的组件更多或更少的组件。
共模电压产生器10可基于电源电压VDD产生共模电压VCM。例如，共模电压产生器10可包括基于电源电压VDD产生共模电压VCM的多个晶体管。可通过等式1限定共模电压VCM的示例。
VCM＝VDD/2 (1)
不仅可使用等式1还可使用各种其它数学表达式计算通过共模电压产生器10产生的共模电压VCM。
开关控制器20可控制带隙参考电压产生系统1中的开关SW。在示例实施例中，在用于1.1V至1.5V的低电压范围中的低电压模式下，开关控制器20可控制开关SW将参考(例如，地)电源连接至带隙参考电压产生电路30。在这种情况下，可将地电压提供至带隙参考电压产生电路30。
在另一示例实施例中，在用于1.5V至5.5V的高电压范围中的高电压模式下，开关控制器20可控制开关SW将共模电压产生器10连接至带隙参考电压产生电路30。在这种情况下，共模电压产生器10可向带隙参考电压产生电路30提供作为输出电压的共模电压VCM。
根据一些实施例，当接收指示已选择低电压模式的信号时，开关控制器20可控制开关SW将地电源连接至带隙参考电压产生电路30。当接收指示已选择高电压模式的信号时，开关控制器20可控制开关SW将共模电压产生器10连接至带隙参考电压产生电路30。
根据一些实施例，开关控制器20可包括识别电源电压VDD的范围的传感器。当电源电压VDD的幅值对应于低电压模式时，开关控制器20可控制开关SW将地电源连接至带隙参考电压产生电路30。当电源电压VDD的幅值对应于高电压模式时，开关控制器20可控制开关SW将共模电压产生器10连接至带隙参考电压产生电路30。
带隙参考电压产生电路30可产生即使工艺、电源电压和/或温度改变时也不改变的参考电压。带隙参考电压产生电路30可包括多个晶体管和多个电阻器。例如，带隙参考电压产生电路30中的晶体管可包括多个p沟道金属氧化物半导体(PMOS)晶体管、多个横向扩散金属氧化物半导体(LDMOS)晶体管和/或多个双极结型晶体管(BJT)。
图2示出带隙参考电压产生电路30的实施例。图3示出带隙参考电压产生电路30中的BJT的实施例。
带隙参考电压产生电路30可产生即使工艺、电源电压和/或温度改变时也不改变的带隙参考电压VBGR。
带隙参考电压产生电路30可包括多个PMOS晶体管MP1、MP2和MP3、多个晶体管ML1、ML2和ML3、多个电阻器R1、R2、R3和R4、多个BJT Q1和Q2以及放大器OP。所述多个PMOS晶体管MP1、MP2和MP3中的每一个的源极端子可连接至向其提供电源电压VDD的电源电压端子。所述多个PMOS晶体管MP1、MP2和MP3中的每一个的栅极端子可连接至放大器OP的输出端子。所述多个PMOS晶体管MP1、MP2和MP3的漏极端子可分别连接至所述多个晶体管ML1、ML2和ML3的源极端子。所述多个晶体管ML1、ML2和ML3可例如按照共源共栅方式分别连接至所述多个PMOS晶体管MP1、MP2和MP3。
例如，按照共源共栅方式分别连接至所述多个PMOS晶体管MP1、MP2和MP3中的每一个的所述多个晶体管ML1、ML2和ML3可为LDMOS晶体管。在其它实施例中，各种晶体管可按照共源共栅方式连接至所述多个PMOS晶体管MP1、MP2和MP3。
可通过图1的开关控制器20将共模电压VCM或地电压提供至所述多个晶体管ML1、ML2和ML3中的每一个的栅极端子。例如，可将第一LDMOS晶体管ML1的漏极端子耦接至第一电压Va的输出端子。第一电压Va的输出端子可连接至放大器OP的第一输入端子。第二LDMOS晶体管ML2的漏极端子可连接至第二电压Vb的输出端子。第二电压Vb的输出端子可连接至放大器OP的第二输入端子。第三LDMOS晶体管ML3的漏极端子可连接至输出带隙参考电压VBGR的端子。
放大器OP可基于输入至第一输入端子的第一电压Va和输入至第二输入端子的第二电压Vb输出运算放大信号。从放大器OP输出的运算放大信号可输入至所述多个PMOS晶体管MP1、MP2和MP3中的每一个的栅极端子。当第一电压Va和第二电压Vb彼此对应时，可从带隙参考电压产生电路30输出带隙参考电压VBGR。
第一BJT Q1和第三电阻器R3可位于第二电压Vb的输出端子与参考(例如，地)电压端子之间。第三电阻器R3可与第一BJT Q1并联连接。
第一电阻器R1、第二电阻器R2和第二BJT Q2可位于第一电压Va的输出端子与地电压端子之间。第一电阻器R1可与第二电阻器R2和第二BJT Q2并联连接，并且第二电阻器R2可与第二BJT Q2串联连接。
第二电阻器R2可位于第二BJT Q2与第一电压Va的输出端子之间。第二BJT Q2的发射极端子可与第二电阻器R2串联连接。第二BJT Q2的基极端子和集电极端子可连接至地电压端子。
参照图3，多个BJT可并联以形成第二BJT Q2。BJT中的每一个的栅极端子和集电极端子可连接至地电压端子。BJT中的每一个的发射极端子可连接至第二电阻器R2(例如，见图2)。
再参照图2，第四电阻器R4可位于第三晶体管ML3(例如，LDMOS晶体管)的漏极端子与地电压端子之间。带隙参考电压VBGR的输出端子可位于第三晶体管ML3(例如，LDMOS晶体管)的漏极端子与第四电阻器R4之间。根据一些实施例，第一电阻器R1的电阻值可对应于第三电阻器R3的电阻值。
图4示出带隙参考电压产生系统的操作的实施例。图5示出被提供有地电压的带隙参考电压产生电路的实施例。图6示出被提供有地电压的带隙参考电压产生电路的另一实施例。图7示出被提供有共模电压的带隙参考电压产生电路的实施例。在图4至图7中，按照共源共栅方式连接至多个PMOS晶体管的多个晶体管是LDMOS晶体管。
开关控制器可识别带隙参考电压产生系统的模式(操作S110)。所述模式可指提供至带隙参考电压产生系统的电源电压的范围。例如，当电源电压在第一预定范围(例如，1.5V至5.5V的范围)中时所述模式可为高电压模式，并且当电源电压在第二预定范围(例如，1.1V至1.5V的范围)中时所述模式可为低电压模式。这些范围在其它实施例中可不同。
根据一些实施例，带隙参考电压产生系统可例如基于用户输入或另一类型的控制信号将当前模式设为高电压模式或低电压模式。例如，当基于用户输入将当前模式设为高电压模式时，开关控制器可将带隙参考电压产生系统的模式识别为高电压模式。当基于用户输入将当前模式设为低电压模式时，开关控制器可将带隙参考电压产生系统的模式识别为低电压模式。
根据一些实施例，当带隙参考电压产生系统的模式是高电压模式时，该模式可基于用户输入改变为低电压模式。当带隙参考电压产生系统的模式为低电压模式时，所述模式可基于用户输入改变为高电压模式。
当将带隙参考电压产生系统的模式识别为低电压模式时(操作S110中的否)，开关控制器可控制开关将地电压连接至带隙参考电压产生电路(操作S120)。
参照图5，当地电压连接至处于低电压模式的带隙参考电压产生电路时，可将地电压提供至带隙参考电压产生电路中的多个LDMOS晶体管ML1、ML2和ML3中的每一个的栅极端子。
当将地电压提供至所述多个LDMOS晶体管ML1、ML2和ML3中的每一个的栅极端子时，所述多个LDMOS晶体管ML1、ML2和ML3可在第一区(例如，线性区)中工作。在这种情况下，所述多个LDMOS晶体管ML1、ML2和ML3中的每一个可执行平滑地通过由多个PMOS晶体管MP1、MP2和MP3中的对应的一个产生的电流的功能。
当将低电压范围内的电压(例如，1.1V)设为电源电压VDD时，并且当将共模电压VCM而不是地电压提供至所述多个LDMOS晶体管ML1、ML2和ML3中的每一个的栅极端子时，所述多个PMOS晶体管MP1、MP2和MP3可能无法正确地工作。为了解决这个问题，所述多个LDMOS晶体管ML1、ML2和ML3可按照共源共栅方式分别连接至所述多个PMOS晶体管MP1、MP2和MP3，并且可在低电压模式下将地电压提供至所述多个LDMOS晶体管ML1、ML2和ML3中的每一个的栅极端子。
当将地电压提供至第一LDMOS晶体管ML1的栅极端子时，第一LDMOS晶体管ML1可在线性区中工作。在这种情况下，可在第一节点N1产生对应于第一电压Va的电压VN1。在第一节点N1产生的电压VN1可为例如通过将第一LDMOS晶体管ML1的源极-漏极电压VSD加至第一电压Va而获得的值。然而，当将地电压提供至第一LDMOS晶体管ML1的栅极端子时，因为源极-漏极电压VSD的值很小(例如，1mV)，所以第一电压Va可基本等于第一节点N1的电压VN1。因此，即使将低电压范围中的电压提供至第一PMOS晶体管MP1作为电源电压VDD，第一PMOS晶体管MP1也可正确地工作。
当将地电压提供至第二LDMOS晶体管ML2的栅极端子时，第二LDMOS晶体管ML2可在线性区中工作。在这种情况下，可在第二节点N2产生对应于第二电压Vb的电压VN2。在第二节点N2产生的电压VN2可为通过将第二LDMOS晶体管ML2的源极-漏极电压VSD加至第二电压Vb而获得的值。然而，当将地电压提供至第二LDMOS晶体管ML2的栅极端子时，因为源极-漏极电压VSD的值很小(例如，1mV)，所以第二电压Vb可基本等于第二节点N2的电压VN2。因此，即使将低电压范围中的电压提供至第二PMOS晶体管MP2作为电源电压VDD，第二PMOS晶体管MP2也可正确地工作。
当将地电压提供至第三LDMOS晶体管ML3的栅极端子时，第三LDMOS晶体管ML3可在线性区中工作。在这种情况下，可在第三节点N3产生对应于带隙参考电压VBGR的电压VN3。在第三节点N3产生的电压VN3可为例如通过将第三LDMOS晶体管ML3的源极-漏极电压VSD加至带隙参考电压VBGR而获得的值。然而，当将地电压提供至第三LDMOS晶体管ML3的栅极端子时，因为源极-漏极电压VSD的值很小(例如，1mV)，所以带隙参考电压VBGR可基本等于第三节点N3的电压VN3。因此，即使将低电压范围中的电压提供至第三PMOS晶体管MP3作为电源电压VDD，第三PMOS晶体管MP3也可正确地工作。
结果，当所述多个LDMOS晶体管ML1、ML2和ML3在线性区中操作时，所述多个LDMOS晶体管ML1、ML2和ML3中的每一个可作为开关。结果，施加至所述多个LDMOS晶体管ML1、ML2和ML3的漏极端子的电压可分别对应于施加至所述多个LDMOS晶体管ML1、ML2和ML3的源极端子的电压。
例如，当将地电压提供至所述多个LDMOS晶体管ML1、ML2和ML3中的每一个的栅极端子时，带隙参考电压产生电路可与例如图6所示的不包括所述多个LDMOS晶体管ML1、ML2和ML3的带隙参考电压产生电路31按照相似的方式工作。
再参照图4，当开关控制器识别带隙参考电压产生系统的模式为高电压模式时(操作S110中的是)，开关控制器可控制开关将共模电压产生器连接至带隙参考电压产生电路(操作S130)。
参照图7，当将共模电压VCM提供至所述多个LDMOS晶体管ML1、ML2和ML3中的每一个的栅极端子时，所述多个LDMOS晶体管ML1、ML2和ML3可在第二(例如，饱和)区中工作。在这种情况下，所述多个LDMOS晶体管ML1、ML2和ML3中的每一个可执行使所述多个PMOS晶体管MP1、MP2和MP3中的对应一个产生的电流平滑地通过的功能。
当将高电压范围内的电压(例如，5V)设为电源电压VDD时，并且当所述多个PMOS晶体管MP1、MP2和MP3未按照共源共栅方式分别连接至所述多个LDMOS晶体管ML1、ML2和ML3时，可将击穿电压提供至所述多个PMOS晶体管MP1、MP2和MP3。另外，当使用除所述多个LDMOS晶体管ML1、ML2和ML3之外的晶体管(例如，PMOS晶体管)时，可将击穿电压提供至所有晶体管。为了解决这个问题，在高电压模式下，所述多个LDMOS晶体管ML1、ML2和ML3应该按照共源共栅方式分别连接至所述多个PMOS晶体管MP1、MP2和MP3，并且应该将共模电压提供至所述多个LDMOS晶体管ML1、ML2和ML3中的每一个的栅极端子。
通过按照共源共栅方式分别将所述多个LDMOS晶体管ML1、ML2和ML3连接至所述多个PMOS晶体管MP1、MP2和MP3和通过将共模电压VCM提供至所述多个LDMOS晶体管ML1、ML2和ML3中的每一个的栅极端子，可防止击穿电压被提供至所述多个PMOS晶体管MP1、MP2和MP3中的每一个。例如，所述多个LDMOS晶体管ML1、ML2和ML3中的每一个可防止所述多个PMOS晶体管MP1、MP2和MP3中的每一个被永久损坏。
当将共模电压VCM提供至第一LDMOS晶体管ML1的栅极端子时，第一LDMOS晶体管ML1可在饱和区中工作。在这种情况下，第一LDMOS晶体管ML1可在第一节点N1产生第三电压VN1。第三电压VN1可与第一电压Va和第二电压Vb不同。在第一节点N1产生的第三电压VN1可大于通过从电源电压VDD中减去第一PMOS晶体管MP1的击穿电压而获得的值。
第三电压VN1可为通过将第一LDMOS晶体管ML1的栅极-源极电压VGS加至共模电压VCM而获得的值。第一LDMOS晶体管ML1的栅极-源极电压VGS可设为合适值，从而不将击穿电压提供至第一PMOS晶体管MP1。
当将共模电压VCM提供至第二LDMOS晶体管ML2的栅极端子时，第二LDMOS晶体管ML2可在饱和区中工作。在这种情况下，第二LDMOS晶体管ML2可在第二节点N2产生第四电压VN2。第四电压VN2可与第一电压Va和第二电压Vb不同。在第二节点N2产生的第四电压VN2可大于例如通过从电源电压VDD中减去第二PMOS晶体管MP2的击穿电压而获得的值。
第四电压VN2可为例如通过将第二LDMOS晶体管ML2的栅极-源极电压VGS加至共模电压VCM而获得的值。第二LDMOS晶体管ML2的栅极-源极电压VGS可设为合适值，从而不将击穿电压提供至第二PMOS晶体管MP2。
当将共模电压VCM提供至第三LDMOS晶体管ML3的栅极端子时，第三LDMOS晶体管ML3可在饱和区中工作。在这种情况下，第三LDMOS晶体管ML3可在第三节点N3产生第五电压VN3。第五电压VN3可与第一电压Va和第二电压Vb不同。
在第三节点N3产生的第五电压VN3可大于例如通过从电源电压VDD中减去第三PMOS晶体管MP3的击穿电压而获得的值。
第五电压VN3可为例如通过将第三LDMOS晶体管ML3的栅极-源极电压VGS加至共模电压VCM而获得的值。第三LDMOS晶体管ML3的栅极-源极电压VGS可设为合适值，以不将击穿电压提供至第三PMOS晶体管MP3。
结果，在高电压模式和低电压模式下，多个LDMOS晶体管可在多个PMOS晶体管的漏极端子分别产生不同电压。
再参照图5，当在低电压模式下将地电压提供至所述多个LDMOS晶体管ML1、ML2和ML3中的每一个的栅极端子时，可在第一节点N1产生对应于第一电压Va的电压，可在第二节点N2产生对应于第二电压Vb的电压，并且可在第三节点N3产生对应于带隙参考电压VBGR的电压。
再参照图7，当在高电压模式下将共模电压VCM提供至所述多个LDMOS晶体管ML1、ML2和ML3中的每一个的栅极端子时，可在第一节点N1产生足够大以防止击穿电压被提供至第一PMOS晶体管MP1的电压，可在第二节点N2产生足够大以防止击穿电压被提供至第二PMOS晶体管MP2的电压，并且可在第三节点N3产生足够大以防止击穿电压被提供至第三PMOS晶体管MP3的电压。
因此，与其它类型的带隙参考电压电路相比，可在更宽的电源电压范围内使用带隙参考电压产生系统。
下面将描述通过带隙参考电压产生电路30产生的带隙参考电压VBGR的示例。由于在低电压模式和高电压模式下产生带隙参考电压VBGR的原理可相同，将主要描述在高电压模式下产生带隙参考电压的情况。
所述多个PMOS晶体管MP1、MP2和MP3可分别产生第一电流I1至第三电流I3。可基于等式2产生第一电流I1至第三电流I3中的每一个。
I＝(μn*COX)(W/L)(VGS-Vt)2 (2)
其中μn是表示PMOS晶体管的电子迁移率的系数，Cox是PMOS晶体管的电容，W是PMOS晶体管的沟道宽度，L是PMOS晶体管的沟道长度，VGS是PMOS晶体管的栅极-源极电压，并且Vt是与绝对温度成比例的热电压并且被定义为kT/q，其中k是玻尔兹曼常数，q是电荷量，并且T是温度。
在一个实施例中，可基于表示第二PMOS晶体管MP2的电子迁移率的系数、第二PMOS晶体管MP2的电容、第二PMOS晶体管MP2的沟道宽度、第二PMOS晶体管MP2的沟道长度和第二PMOS晶体管MP2的栅极-源极电压确定第一电流I1。
可基于表示第一PMOS晶体管MP1的电子迁移率的系数、第一PMOS晶体管MP1的电容、第一PMOS晶体管MP1的沟道宽度、第一PMOS晶体管MP1的沟道长度和第一PMOS晶体管MP1的栅极-源极电压确定第二电流I2。
可通过表示第三PMOS晶体管MP3的电子迁移率的系数、第三PMOS晶体管MP3的电容、第三PMOS晶体管MP3的沟道宽度、第三PMOS晶体管MP3的沟道长度和第三PMOS晶体管MP3的栅极-源极电压确定第三电流I3。
可确定用于确定第一电流I1、第二电流I2和第三电流I3的因数，以使得第一电流I1、第二电流I2和第三电流I3彼此对应。
例如，如上参照图3所述，第二BJT Q2包括并联连接的N个BJT。因此，可基于等式3确定电流I2a的值。
I2a＝Vt*ln(N)/R2 (3)
可基于等式4确定施加至第一BJT Q1的第二电压Vb、施加至第二BJT Q2的电压Val和施加至第二电阻器R2的电压Va2之间的关系。
Va＝Val+Va2＝Vb (4)
可利用等式3和等式4计算施加至第二电阻器R2的电压Va2，以满足等式5。
Va2＝Vb-Va＝R2*I2a＝Vt*ln(N) (5)
当第一电阻器R1的值和第三电阻器R3的值彼此相等，并且Vb/R3的值等于Va/R1的值时，可通过等式6限定第二电流I2。
I2＝I2a+I2b＝Vb/R3+Va2/R2＝Vb/R3+ln(N)*Vt/R2 (6)
通过利用等式2至等式6，可如等式7计算带隙参考电压VBGR。
VBGR＝R4*I3
＝R4*I2
＝(R4/R3)*Vb+(R4/R2)*ln(N)VT
＝(R4/R3)*(Vb+(R3/R2)*ln(N)VT) (7)
结果，通过带隙参考电压产生电路产生的带隙参考电压VBGR可由于等式7中的因数而具有合适值。
图8示出根据一些实施例的共模电压产生器10的实施例。参照图8，共模电压产生器10可包括用于自体偏置的多个PMOS晶体管。例如，共模电压产生器10中的PMOS晶体管可位于电源电压VDD与参考电压(例如，地电压)之间，并且可彼此串联连接。
共模电压产生器10中的PMOS晶体管中的每一个可具有彼此连接的体和源极。当PMOS晶体管中的每一个的体和源极彼此连接时，通过PMOS晶体管产生的电阻值可相等。
可从共模电压产生器10的输出端子输出共模电压VCM。共模电压VCM可具有值VDD/2，例如，如等式1中的描述。
可通过将由计算机、处理器、控制器或其它信号处理装置执行的代码或指令执行本文所述的方法、处理和/或操作。计算机、处理器、控制器或其它信号处理装置可为本文所述的那些，或者除本文所述的元件之外的元件。由于详细描述形成方法(或者计算机、处理器、控制器或其它信号处理装置的操作)的基础的算法，因此用于实施方法实施例的操作的代码或指令可将计算机、处理器、控制器或其它信号处理装置改变为用于执行本文所述的方法的专用处理器。
可在例如可包括硬件、软件或二者的逻辑中实施所公开的实施例的控制器、产生器、产生电路和其它信号产生、信号提供和信号处理特征。当至少部分地在硬件中实施时，控制器、产生器、产生电路和其它信号产生、信号提供和信号处理特征可为例如各种集成电路中的任一个，所述各种集成电路包括(但不限于)专用集成电路、现场可编程门阵列、逻辑门的组合、系统芯片、微处理器或另一类型的处理或控制电路。
当至少部分地在软件中实施时，控制器、产生器、产生电路和其它信号产生、信号提供和信号处理特征可包括例如用于存储将由例如计算机、处理器、微处理器、控制器或其它信号处理装置执行的代码或指令的存储器或其它存储装置。计算机、处理器、微处理器、控制器或其它信号处理装置可为本文所述的那些，或者除本文所述的元件之外的元件。由于详细描述形成方法(或者计算机、处理器、微处理器、控制器或其它信号处理装置的操作)的基础的算法，因此用于实施方法实施例的操作的代码或指令可将计算机、处理器、控制器或其它信号处理装置改变为用于执行本文所述的方法的专用处理器。
根据上述实施例中的一个或多个，当共模电压产生器使用各自具有彼此连接的体和源极的多个PMOS晶体管，而不使用电阻器时，共模电压产生器10的面积可减小或最小化。
本文公开了示例实施例，虽然采用了特定术语，但是仅按照一般和描述性含义而非用于限制的目的使用和解释它们。在一些情况下，本领域普通技术人员将清楚，在提交申请时，除非另有说明，否则结合特定实施例描述的特征、特性和/或元件可单独使用或者与结合其它实施例描述的特征、特性和/或元件联合使用。因此，在不脱离权利要求阐述的实施例的精神和范围的情况下，可作出各种形式和细节上的改变。

Claims (20)

1.一种带隙参考电压产生系统，包括：
共模电压产生器，其产生共模电压；
带隙参考电压产生电路，其产生带隙参考电压，所述带隙参考电压产生电路包括多个P沟道金属氧化物半导体晶体管和多个晶体管，所述多个晶体管的源极端子分别连接至所述多个P沟道金属氧化物半导体晶体管的漏极端子；以及
开关控制器，其在第一模式下将地电压提供至所述带隙参考电压产生电路并在第二模式下将共模电压提供至所述带隙参考电压产生电路，其中，所述带隙参考电压产生电路：
通过在所述第一模式下将所述地电压提供至所述多个晶体管中的每一个的栅电极而使所述多个晶体管在线性区中工作；以及
通过在所述第二模式下将所述共模电压提供至所述多个晶体管中的每一个的栅电极而使所述多个晶体管在饱和区中工作。
2.根据权利要求1所述的带隙参考电压产生系统，其中：
所述多个晶体管包括横向扩散金属氧化物半导体晶体管。
3.根据权利要求1所述的带隙参考电压产生系统，其中，所述多个晶体管中的每一个按照共源共栅方式分别连接至所述多个P沟道金属氧化物半导体晶体管中的相应一个。
4.根据权利要求1所述的带隙参考电压产生系统，其中，所述多个晶体管中的每一个在所述第一模式或所述第二模式下使所述多个P沟道金属氧化物半导体晶体管产生的电流通过。
5.根据权利要求1所述的带隙参考电压产生系统，其中，所述多个晶体管在所述第二模式下防止击穿电压到达所述多个P沟道金属氧化物半导体晶体管。
6.一种带隙参考电压产生电路，包括：
放大器，其基于第一电压和第二电压输出运算放大信号；
第一p沟道金属氧化物半导体晶体管、第二p沟道金属氧化物半导体晶体管和第三p沟道金属氧化物半导体晶体管，所述第一p沟道金属氧化物半导体晶体管、所述第二p沟道金属氧化物半导体晶体管和所述第三p沟道金属氧化物半导体晶体管的栅极端子连接至所述放大器的输出端子，并且所述第一p沟道金属氧化物半导体晶体管、所述第二p沟道金属氧化物半导体晶体管和所述第三p沟道金属氧化物半导体晶体管各自的源极端子连接至电源电压端子；
第一横向扩散金属氧化物半导体晶体管，其源极端子连接至所述第一p沟道金属氧化物半导体晶体管的漏极端子、其栅极端子连接至第一节点、其漏极端子连接至所述第一电压的输出端子；
第二横向扩散金属氧化物半导体晶体管，其源极端子连接至所述第二p沟道金属氧化物半导体晶体管的漏极端子、其栅极端子连接至所述第一节点、其漏极端子连接至所述第二电压的输出端子；以及
第三横向扩散金属氧化物半导体晶体管，其源极端子连接至所述第三p沟道金属氧化物半导体晶体管的漏极端子、其栅极端子连接至所述第一节点、其漏极端子连接至带隙参考电压的输出端子。
7.根据权利要求6所述的带隙参考电压产生电路，还包括：
第一电阻器，其位于所述第一电压的输出端子与地电压端子之间；
多个第一双极结型晶体管，所述多个第一双极结型晶体管中的每一个的发射极端子连接至第二节点，所述多个第一双极结型晶体管中的每一个的基极端子和集电极端子连接至地电压端子；
第二电阻器，其位于所述第一电压的输出端子与所述第二节点之间；
第二双极结型晶体管，其发射极端子连接至所述第二电压的输出端子，其基极端子和集电极端子连接至所述地电压端子；
第三电阻器，其位于所述第二电压的输出端子与所述地电压端子之间；以及
第四电阻器，其位于所述带隙参考电压的输出端子与所述地电压端子之间。
8.根据权利要求6所述的带隙参考电压产生电路，其中，所述第一横向扩散金属氧化物半导体晶体管用于当共模电压被供应至所述第一节点时将第三电压提供至所述第一p沟道金属氧化物半导体晶体管的漏极端子，并且其中，所述第三电压大于通过从电源电压中减去所述第一p沟道金属氧化物半导体晶体管的击穿电压而获得的值。
9.根据权利要求6所述的带隙参考电压产生电路，其中，所述第二横向扩散金属氧化物半导体晶体管用于当共模电压被供应至所述第一节点时将第四电压提供至所述第二p沟道金属氧化物半导体晶体管的漏极端子，并且其中，所述第四电压大于通过从电源电压中减去所述第二p沟道金属氧化物半导体晶体管的击穿电压而获得的值。
10.根据权利要求6所述的带隙参考电压产生电路，其中，所述第三横向扩散金属氧化物半导体晶体管用于当共模电压被供应至所述第一节点时将第五电压提供至所述第三p沟道金属氧化物半导体晶体管的漏极端子，并且其中，所述第五电压大于通过从电源电压中减去所述第三p沟道金属氧化物半导体晶体管的击穿电压而获得的值。
11.根据权利要求6所述的带隙参考电压产生电路，其中，所述第一横向扩散金属氧化物半导体晶体管用于当地电压被供应至所述第一节点时将对应于所述第一电压的电压提供至所述第一p沟道金属氧化物半导体晶体管的漏极端子。
12.根据权利要求6所述的带隙参考电压产生电路，其中，所述第二横向扩散金属氧化物半导体晶体管用于当地电压被供应至所述第一节点时将对应于所述第二电压的电压提供至所述第二p沟道金属氧化物半导体晶体管的漏极端子。
13.根据权利要求6所述的带隙参考电压产生电路，其中，所述第三横向扩散金属氧化物半导体晶体管用于当地电压被供应至所述第一节点时将对应于所述带隙参考电压的电压提供至所述第三p沟道金属氧化物半导体晶体管的漏极端子。
14.一种带隙参考电压产生电路，包括：
放大器，其用于基于第一电压和第二电压输出运算放大信号；
第一p沟道金属氧化物半导体晶体管，其基于通过第一栅极端子接收到的所述运算放大信号和通过第一源极端子接收到的电源电压产生第一电流；
第二p沟道金属氧化物半导体晶体管，其基于通过第二栅极端子接收到的所述运算放大信号和通过第二源极端子接收到的所述电源电压产生第二电流；
第三p沟道金属氧化物半导体晶体管，其基于通过第三栅极端子接收到的所述运算放大信号和通过第三源极端子接收到的所述电源电压产生第三电流；
第一晶体管，其按照共源共栅方式连接至所述第一p沟道金属氧化物半导体晶体管；
第二晶体管，其按照共源共栅方式连接至所述第二p沟道金属氧化物半导体晶体管；以及
第三晶体管，其按照共源共栅方式连接至所述第三p沟道金属氧化物半导体晶体管，其中，所述第一晶体管在第一模式和与所述第一模式不同的第二模式下将不同电压提供至所述第一p沟道金属氧化物半导体晶体管的第一漏极端子，其中，所述第二晶体管在所述第一模式和所述第二模式下将不同电压提供至所述第二p沟道金属氧化物半导体晶体管的第二漏极端子，并且其中，所述第三晶体管在所述第一模式和所述第二模式下将不同电压提供至所述第三p沟道金属氧化物半导体晶体管的第三漏极端子。
15.根据权利要求14所述的带隙参考电压产生电路，其中，所述第一晶体管、所述第二晶体管和所述第三晶体管是横向扩散金属氧化物半导体晶体管。
16.根据权利要求14所述的带隙参考电压产生电路，其中：
在所述第一模式下，将地电压施加至所述第一晶体管、所述第二晶体管和所述第三晶体管中的每一个的栅极端子，
所述第一晶体管在所述第一模式下将对应于所述第一电压的电压提供至所述第一漏极端子，
所述第二晶体管在所述第一模式下将对应于所述第二电压的电压提供至所述第二漏极端子，并且
所述第三晶体管在所述第一模式下将对应于带隙参考电压的电压提供至所述第三漏极端子。
17.根据权利要求14所述的带隙参考电压产生电路，其中：
在所述第二模式下，将共模电压施加至所述第一晶体管、所述第二晶体管和所述第三晶体管中的每一个的栅极端子，
所述第一晶体管在所述第二模式下将与所述第一电压和所述第二电压不同的第三电压提供至所述第一漏极端子，
所述第二晶体管在所述第二模式下将与所述第一电压和所述第二电压不同的第四电压提供至所述第二漏极端子，并且
所述第三晶体管在所述第二模式下将与所述带隙参考电压不同的第五电压提供至所述第三漏极端子。
18.根据权利要求17所述的带隙参考电压产生电路，其中，所述第三电压大于通过从所述电源电压中减去所述第一p沟道金属氧化物半导体晶体管的击穿电压而获得的值。
19.根据权利要求17所述的带隙参考电压产生电路，其中，所述第四电压大于通过从所述电源电压中减去所述第二p沟道金属氧化物半导体晶体管的击穿电压而获得的值。
20.根据权利要求17所述的带隙参考电压产生电路，其中，所述第五电压大于通过从所述电源电压中减去所述第三p沟道金属氧化物半导体晶体管的击穿电压而获得的值。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11757459B2 (en) * 2022-02-17 2023-09-12 Caelus Technologies Limited Cascode Class-A differential reference buffer using source followers for a multi-channel interleaved Analog-to-Digital Converter (ADC)
CN115877908B (zh) * 2023-03-02 2023-04-28 盈力半导体(上海)有限公司 一种带隙电压基准电路及其二阶非线性校正电路和芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101071313A (zh) * 2006-05-08 2007-11-14 智原科技股份有限公司 非线性补偿电路与使用其的带隙参考电路
CN101349928A (zh) * 2007-07-17 2009-01-21 台湾积体电路制造股份有限公司 超低电压次带隙电压参考产生器
JP2010160682A (ja) * 2009-01-08 2010-07-22 Renesas Electronics Corp 基準電圧生成回路
CN106020330A (zh) * 2016-07-22 2016-10-12 四川和芯微电子股份有限公司 低功耗电压源电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3156664B2 (ja) 1998-03-25 2001-04-16 日本電気株式会社 基準電圧発生回路
US6150872A (en) 1998-08-28 2000-11-21 Lucent Technologies Inc. CMOS bandgap voltage reference
US7199646B1 (en) 2003-09-23 2007-04-03 Cypress Semiconductor Corp. High PSRR, high accuracy, low power supply bandgap circuit
KR100596978B1 (ko) 2004-11-15 2006-07-05 삼성전자주식회사 온도-비례 전류 제공회로, 온도-반비례 전류 제공회로 및이를 이용한 기준전류 제공회로
US7633334B1 (en) 2005-01-28 2009-12-15 Marvell International Ltd. Bandgap voltage reference circuit working under wide supply range
JP5285371B2 (ja) 2008-09-22 2013-09-11 セイコーインスツル株式会社 バンドギャップ基準電圧回路
US7705662B2 (en) 2008-09-25 2010-04-27 Hong Kong Applied Science And Technology Research Institute Co., Ltd Low voltage high-output-driving CMOS voltage reference with temperature compensation
US8704588B2 (en) 2009-10-30 2014-04-22 Stmicroelectronics S.R.L. Circuit for generating a reference voltage
CN103389764B (zh) * 2012-05-09 2015-09-02 快捷半导体(苏州)有限公司 一种低压带隙电压基准电路及其实现方法
KR20140104203A (ko) * 2013-02-20 2014-08-28 삼성전자주식회사 기준 전압 생성 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101071313A (zh) * 2006-05-08 2007-11-14 智原科技股份有限公司 非线性补偿电路与使用其的带隙参考电路
CN101349928A (zh) * 2007-07-17 2009-01-21 台湾积体电路制造股份有限公司 超低电压次带隙电压参考产生器
JP2010160682A (ja) * 2009-01-08 2010-07-22 Renesas Electronics Corp 基準電圧生成回路
CN106020330A (zh) * 2016-07-22 2016-10-12 四川和芯微电子股份有限公司 低功耗电压源电路

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