CN108919876B - 一种基准源 - Google Patents

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Abstract

本发明公开了一种基准源。该基准源包括第一电流产生电路、第二电流产生电路和电流相减电路，第一电流产生电路的第一输入端与第一电源线电连接，第二输入端与第二电源线电连接，第二电流产生电路的第一输入端与第一电源线电连接，第二输入端与第二电源线电连接，电流相减电路的第一输入端与第一电源线电连接，第二输入端与第二电源线电连接，第一控制端与第一电流产生电路的输出端电连接，第二控制端与第二电流产生电路的输出端电连接。本发明消除了第一电源线和第二电源线的电压变化对电流源电流产生的影响，提高了基准源的线性调整率。

Description

一种基准源
技术领域
本发明实施例涉及电子技术领域，尤其涉及一种基准源。
背景技术
随着便携式设备和无线传感器网络的发展普及，低功耗和低电压的电压源电路受到了广泛的关注。其中，基准源电路作为模拟电路和混合信号应用的关键部分，对其低功耗和低电压的研究也得到了较大的发展。
传统的电压源电路使用BJT(Bipolar Junction Transistor)来实现，由于BJT具有较好的I-V特性，使其对PVT(Process，Voltage，Temperature；工艺，电压，温度)的变化不敏感。然而，BJT具有较高的阈值(约700mV)，这意味着需要更高的电源电压。随着工艺节点的缩减，亚阈值的金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor FET，MOSFET，简称MOS管)，需要的电源电压较低，相对于BJT管具有低功耗和低电压的优势。然而，相对于采用BJT管，现有的基准源采用工作在亚阈值区的MOS管，其阈值电压随PVT的变化明显，存在具有较低的线性调整率的问题。
发明内容
本发明提供了一种基准源，以提高基准源的线性调整率。
本发明实施例提供了一种基准源，该基准源包括第一电流产生电路、第二电流产生电路、电流相减电路、输出级电路、第一电源线和第二电源线；
所述第一电流产生电路的第一输入端与所述第一电源线电连接，第二输入端与所述第二电源线电连接；
所述第二电流产生电路的第一输入端与所述第一电源线电连接，第二输入端与所述第二电源线电连接；
所述电流相减电路的第一输入端与所述第一电源线电连接，第二输入端与所述第二电源线电连接，第一控制端与所述第一电流产生电路的输出端电连接，第二控制端与所述第二电流产生电路的输出端电连接；
所述输出级电路的第一输入端与所述电流相减电路的第一电流输出端电连接，第二输入端与所述电流相减电路的第二电流输出端电连接，第三输入端与所述第二电源线电连接，所述输出级电路的输出端作为所述基准源的输出端。
本发明设置基准源包括第一电流产生电路、第二电流产生电路和电流相减电路，第一电流产生电路的第一输入端与第一电源线电连接，第二输入端与第二电源线电连接，第二电流产生电路的第一输入端与第一电源线电连接，第二输入端与第二电源线电连接，电流相减电路的第一输入端与第一电源线电连接，第二输入端与第二电源线电连接，第一控制端与第一电流产生电路的输出端电连接，第二控制端与第二电流产生电路的输出端电连接。与现有技术相比，本发明将第一电流产生电路控制输出的第一电流和第二电流产生电路控制输出的第二电流相减，消除了第一电源线和第二电源线的电压变化对电流源电流产生的影响，提高了基准源的线性调整率。另外，本发明实施例不会抬高最低电源电压，因此功耗较低，符合基准源低电压和低功耗的发展趋势。
附图说明
图1为本发明实施例提供的一种基准源的电路图；
图2为本发明实施例提供的一种电流源电路的电路图；
图3为本发明实施例提供的另一种电流源电路的电路图；
图4为本发明实施例提供的一种电流IN、电流IP和电流I0随工作电压VDD变化的仿真图；
图5为本发明实施例提供的另一种基准源的电路图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为本发明实施例提供的一种基准源的电路图。参见图1，该基准源包括：第一电流产生电路110、第二电流产生电路120、电流相减电路130、输出级电路200、第一电源线VDD和第二电源线GND。第一电流产生电路110的第一输入端111与第一电源线VDD电连接，第二输入端112与第二电源线GND电连接。第二电流产生电路120的第一输入端121与第一电源线VDD电连接，第二输入端122与第二电源线GND电连接。电流相减电路130的第一输入端131与第一电源线VDD电连接，第二输入端132与第二电源线GND电连接，第一控制端133与第一电流产生电路110的输出端113电连接，第二控制端134与第二电流产生电路120的输出端123电连接。输出级电路200的第一输入端201与电流相减电路130的第一电流输出端135电连接，第二输入端202与电流相减电路130的第二电流输出端136电连接，第三输入端203与第二电源线GND电连接，输出级电路200的输出端204作为基准源的输出端VREF，输出基准电压。
其中，第一电流产生电路110和第二电流产生电路120均可以为无电阻自偏置电流源电路100或其他电流源电路100，且第一电流产生电路110、第二电流产生电路120和电流相减电路130构成本发明实施例提供的基准源的电流源电路100。在现有技术中，电流源电路仅控制输出一路电流，该电流大小受到第一电源线VDD和第二电源线GND的电压变化而发生变化，导致输出的基准电压的线性调整率较低。本发明实施例设置基准源包括第一电流产生电路110、第二电流产生电路120和电流相减电路130，第一电流产生电路110的第一输入端111与第一电源线VDD电连接，第二输入端112与第二电源线GND电连接，第二电流产生电路120的第一输入端121与第一电源线VDD电连接，第二输入端122与第二电源线GND电连接，电流相减电路130的第一输入端131与第一电源线VDD电连接，第二输入端132与第二电源线GND电连接，第一控制端133与第一电流产生电路110的输出端113电连接，第二控制端134与第二电流产生电路120的输出端123电连接。与现有技术相比，本发明实施例设置第一电流产生电路110和第二电流产生电路120，将第一电流产生电路110控制输出的第一电流和第二电流产生电路120控制输出的第二电流相减，消除了第一电源线VDD和第二电源线GND的电压变化对电流源电流产生的影响，提高了基准源的线性调整率。另外，本发明实施例不会抬高最低电源电压，因此功耗较低，符合基准源低电压和低功耗的发展趋势。
图2为本发明实施例提供的一种电流源电路的电路图。参见图2，在上述各实施例的基础上，可选地，第一电流产生电路110包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7。第二电流产生电路120包括第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14。第一晶体管M1的第一端与第一电源线VDD电连接，控制端与第一电流产生电路110的输出端113电连接。第二晶体管M2的第一端与第一电源线VDD电连接，第二端和控制端均与输出端113电连接。第三晶体管M3的第一端与第二电源线GND电连接，第二端和控制端均与第一晶体管M1的第二端电连接。第四晶体管M4的第二端与第二晶体管M2的第二端电连接，控制端与第一晶体管M1的第二端电连接。第五晶体管M5的第一端与第二电源线GND电连接，第二端与第四晶体管M4的第一端电连接。第六晶体管M6的第一端与第二电源线GND电连接，第二端和控制端均与第五晶体管M5的控制端电连接。第七晶体管M7的第一端与第一电源线VDD电连接，第二端与第六晶体管M6的第二端电连接，控制端与第一电流产生电路110的输出端113电连接。第八晶体管M8的第一端与第二电源线GND电连接，控制端与第二电流产生电路120的输出端电连接，第九晶体管M9的第一端与第二电源线GND电连接，第二端和控制端均与输出端123电连接，第十晶体管M10的第一端与第一电源线VDD电连接，第二端和控制端均与第八晶体管M8的第二端电连接，第十一晶体管M11的第二端与第九晶体管M9的第二端电连接，控制端与第八晶体管M8的第二端电连接，第十二晶体管M12的第一端与第一电源线VDD电连接，第二端与第十一晶体管M11的第一端电连接，第十三晶体管M13的第一端与第一电源线VDD电连接，第二端和控制端均与第十二晶体管M12的控制端电连接，第十四晶体管M14的第一端与第二电源线GND电连接，第二端与第十三晶体管M13的第二端电连接，控制端与第二电流产生电路120的输出端123电连接。
其中，第一电流产生电路110和第二电流产生电路120可以分别控制电流相减电路130产生第一电流IN和第二电流IP，电流相减电路130将该第一电流IN和第二电流IP相减，消除第一电源线和第二电源线上的电压对电流的影响。示例性地，电流相减电路130包括第十九晶体管M19和第二十晶体管M20。第十九晶体管M19的第一端与第一电源线VDD电连接，控制端与电流相减电路130的第一控制端电连接，第二端与电流相减电路130的第一电流输出端电连接。第二十晶体管M20的第一端与第二电源线GND电连接，控制端与电流相减电路130的第二控制端电连接，第二端与电流相减电路130的第一电流输出端电连接。且第五晶体管M5和第十二晶体管M12工作在深线型区，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十三晶体管M13和第十四晶体管M14工作在亚阈值区。假设第二电源线GND上的电压接地，第一电源线上的电压高于第二电源线GND上的电压，则第一电源线上的电压为基准源的工作电压VDD。忽略沟长调制效应，该电流源电路100的工作原理为，第一晶体管M1的漏端电流I1如公式(1)所示。
Figure BDA0001817247190000061
其中，μ是载流子迁移率，Cox是栅氧化层电容，VT(＝kBT/q)是热电压，kB是玻尔兹曼常数，q是电荷，T是绝对温度，Ki(i＝1～7)为MOS管的宽长比。
第二晶体管M2的漏端电流I2如公式(2)所示。
Figure BDA0001817247190000071
其中，VDS,M3和VDS,M4分别是第三晶体管M3和第四晶体管M4的漏源电压。由于第三晶体管M3的漏源电压VDS,M3几乎不随工作电压VDD变化，第四晶体管M4的漏源电压VDS,M4正比于工作电压VDD，因此，由公式(2)可以看出第二晶体管M2的电流I2随电源电压的影响较大。
第九晶体管M9的漏端电流I9如公式(3)所示。
Figure BDA0001817247190000072
其中，VDS,M8和VDS,M9分别是第八晶体管M8和第九晶体管M9的漏源电压，第九晶体管M9的漏源电压VDS,M9几乎不随工作电压VDD变化，第八晶体管M8的漏源电压VDS,M8正比于工作电压VDD。
电流相减电路130的输出电流I0如公式(4)所示。
Figure BDA0001817247190000073
其中，IN是第十九晶体管M19的漏端电流，IP是第二十晶体管M20的漏端电流，A是第十九晶体管M19与第二晶体管M2的宽长比，B是第二十晶体管M20与第九晶体管M9的宽长比，通过设置A和B就可以消除工作电压VDD变化对输出电流I0的影响，实现电流源电路100的高线性调整率，从而实现基准源的高线性调整率。另外，本发明实施例提供的电流源电路100无需设置运算放大器、BJT和电阻，一方面，降低了第一电源线VDD和第二电源线GND的电压差，即降低了电源电压，从而降低了基准源的功耗；另一方面，减小了芯片面积的占用，从而降低了成本。
图3为本发明实施例提供的另一种电流源电路的电路图。参见图3，在上述各实施例的基础上，可选地，第五晶体管M5和第十二晶体管M12还包括基端。第一电流产生电路110还包括第十五晶体管M15和第十六晶体管M16，第十五晶体管M15的第一端和基端均与第五晶体管M5的基端电连接，第二端与第二电源线GND电连接，控制端与第六晶体管M6的控制端(节点VB1)电连接；第十六晶体管M16的第一端与第一电源线VDD电连接，第二端与第五晶体管M5的基端电连接，控制端与第一电流产生电路110的输出端电连接。第二电流产生电路120还包括第十七晶体管M17和第十八晶体管M18，第十七晶体管M17的第一端和基端均与第十二晶体管M12的基端电连接，第二端与第一电源线VDD电连接，控制端与第十三晶体管M13的控制端(节点VB2)电连接；第十八晶体管M18的第一端与第二电源线GND电连接，第二端与第十二晶体管M12的基端电连接，控制端与第二电流产生电路120的输出端电连接。即第一电流产生电路110中的第五晶体管M5和第十五晶体管M15，以及第二电流产生电路120中的第十二晶体管M12和第十七晶体管M17存在衬底偏置效应，进一步降低了工作电压VDD和基准源的功耗。
继续参见图3，在上述各实施例的基础上，可选地，第一晶体管M1、第二晶体管M2、第五晶体管M5、第七晶体管M7、第十晶体管M10、第十一晶体管M11、第十三晶体管M13、第十五晶体管M15和第十六晶体管M16的导电沟道相同。第三晶体管M3、第四晶体管M4、第六晶体管M6、第八晶体管M8、第九晶体管M9、第十二晶体管M12、第十四晶体管M14、第十七晶体管M17和第十八晶体管M18的导电沟道相同，并且与第一晶体管M1的导电沟道不同。
可选地，第一电流产生电路110和第二电流产生电路120中所有MOS管都为标准阈值晶体管，因此，各MOS管可以采用相同的制造工艺，进一步降低了成本。
可选地，第五晶体管M5和第十二晶体管M12工作在深线型区，第十五晶体管M15和第十七晶体管M17工作在饱和区，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十三晶体管M13、第十四晶体管M14、第十六晶体管M16和第十八晶体管M18工作在亚阈值区。
该电流源电路100的工作原理为，工作在亚阈值区MOS管的I-V特性如公式(5)所示。
Figure BDA0001817247190000091
其中，VTH是阈值电压，η是亚阈值斜率因子。
工作在饱和区MOS管的I-V特性如公式(6)所示。
Figure BDA0001817247190000092
其中，λ是沟道长度调制效应。
存在衬底偏置效应的MOS管的阈值电压如公式(7)所示。
Figure BDA0001817247190000101
其中，VTH0是零偏下的阈值电压，γ是衬底偏置系数，ΦF是费米势，VSB是MOS管的源衬电压。由此可见，采用衬底偏置效应的MOS管的阈值电压比零偏下的阈值电压更低，进一步降低了工作电压VDD和基准源的功耗。
第五晶体管M5工作在深线性区，其导通电阻RM5如公式(8)所示。
Figure BDA0001817247190000102
其中，K5为第五晶体管M5的宽长比。
由于第三晶体管M3的栅源电压VGS,M3如公式(9)所示。
VGS,M3＝VGS,M4+VO (9)
由公式(5)、公式(7)和公式(9)，可以得到电压VO如公式(10)所示。
Figure BDA0001817247190000103
其中VTH,M3，VTH,M4 *分别为第三晶体管M3和第四晶体管M4的阈值电压，Ki(i＝1～4)为MOS管的宽长比。
由公式(8)和公式(10)，可以得到第二晶体管M2的漏端电流I2如公式(11)所示。
Figure BDA0001817247190000111
忽略沟道长度调制效应(λ＝0)，由公式(6)可以得到公式(12)。
Figure BDA0001817247190000112
其中，K15是第十五晶体管M15的宽长比，I16是第十六晶体管M16的漏电流。
将公式(12)代入公式(11)并化简，第二晶体管M2的漏端电流I2如公式(13)所示。
Figure BDA0001817247190000113
由前述分析可知，第十六晶体管M16的漏源电压VDS,M16正比于工作电压VDD，而第二晶体管M2的漏源电压VDS,M2几乎与工作电压VDD无关，因此第二晶体管M2的漏端电流I2可以化简为公式(14)。
Figure BDA0001817247190000114
其中，第十六晶体管M16的漏源电压VDS,M16,0是最低工作电压VDD时对应的第十六晶体管M16的漏源电压。公式(14)定量给出了电流IN源随工作电压VDD变化的敏感程度。
与上述推导过程类似，在第二电流产生电路120中第九晶体管M9的漏端电流I9如公式(15)所示。
Figure BDA0001817247190000121
电流相减电路130的输出电流I0如公式(16)所示。
Figure BDA0001817247190000122
其中，第十六晶体管M16的漏源电压VDS,M16、第十九晶体管M19的漏源电压VDS,M19和第十八晶体管M18的VDS,M18正比于工作电压VDD，而第二晶体管M2的漏源电压VDS,M2、第九晶体管M9的漏源电压VDS,M9和第二十晶体管M20的漏源电压VDS,M20几乎与工作电压VDD无关。公式(16)对工作电压VDD微分可以得到公式(17)。
Figure BDA0001817247190000123
其中，
Figure BDA0001817247190000124
如公式(18)所示。
Figure BDA0001817247190000131
其中，第十六晶体管M16的漏源电压VDS,M16和第十九晶体管M19的漏源电压VDS,M19如公式(19)所示。
VDS,Mi＝VDS,Mi,0+αVDD(i＝16,19) (19)
其中，VDS,Mi,0代表最小工作电压VDD时第十六晶体管M16或第十九晶体管M19的漏源电压，α近似为1。
将公式(19)代入公式(17)，并对公式(17)化简可以得到公式(20)。
Figure BDA0001817247190000132
同理，可以得到公式(21)。
Figure BDA0001817247190000133
由公式(17)、公式(20)和公式(21)，可以得到公式(22)。
Figure BDA0001817247190000141
因此，当第一电流产生电路110和第二电流产生电路120中晶体管的尺寸确定后，通过调整第十九晶体管M19和第二十晶体管M20的尺寸，可以使
Figure BDA0001817247190000142
即得到与工作电压VDD无关的电流，提升了基准源的线性调整率。图4为本发明实施例提供的一种电流IN、电流IP和电流I0随工作电压VDD变化的仿真图。参见图4，本发明实施例提供的电流源电路100将电流IN和电流IP随工作电压VDD变化产生的变化量抵消，得到了随工作电压VDD变化而不会变化的输出电流I0。
图5为本发明实施例提供的另一种基准源的电路图。参见图5，在上述各实施例的基础上，可选地，电流相减电路130包括第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21和第二十二晶体管M22。第十九晶体管M19的第一端与第一电源线VDD电连接，控制端与电流相减电路130的第一控制端电连接，第二端与电流相减电路130的第一电流输出端电连接。第二十晶体管M20的第一端与第二电源线GND电连接，控制端与电流相减电路130的第二控制端电连接，第二端与电流相减电路130的第一电流输出端电连接。第二十一晶体管M21的第一端与第一电源线VDD电连接，控制端与电流相减电路130的第一控制端电连接，第二端与电流相减电路130的第二电流输出端电连接。第二十二晶体管M22的第一端与第二电源线GND电连接，控制端与电流相减电路130的第二控制端电连接，第二端与电流相减电路130的第二电流输出端电连接。
继续参见图5，在上述各实施例的基础上，可选地，输出级电路200包括：第二十三晶体管M23、第二十四晶体管M24和第二十五晶体管M25。第二十三晶体管M23的控制端和第二端均与输出级电路200的第一输入端电连接。第二十四晶体管M24的第一端与第二电源线GND电连接，控制端与输出级电路200的第一输入端电连接，第二端与第二十二晶体管M22的第一端电连接。第二十五晶体管M25的第一端与第二十二晶体管M22的第一端电连接，控制端和第二端均与输出级电路200的第二控制端电连接。即正温度系数电压(ΔVGS＝VGS,M24-VGS,M23)和负温度系数电压(VGS,M25)相加，可以得到零温度系数的基准电压VREF。
具体地，由公式(22)可以得到，第二十三晶体管M23的漏端电流I23对工作电压VDD的微分如公式(23)所示，第二十五晶体管M25的漏端电流对工作电压VDD的微分如公式(24)所示。
Figure BDA0001817247190000151
Figure BDA0001817247190000152
因此，通过调整第十九晶体管M19和第二十晶体管M20的尺寸，可以使
Figure BDA0001817247190000153
通过调整第二十一晶体管M21和第二十二晶体管M22的尺寸，可以使
Figure BDA0001817247190000154
即得到与工作电压VDD无关的电流，提升了基准源的线性调整率。
继续参见图5，I23＝βI25，基准源的基准电压VREF如公式(25)所示。
Figure BDA0001817247190000161
其中，Ki(i＝23～25)为MOS管的宽长比。
假定电流
Figure BDA0001817247190000162
则公式(25)化简后如公式(26)所示。
Figure BDA0001817247190000163
由此可见，通过调节α，β和Ki(i＝23～25)的值，可以得到零温度系数的基准电压VREF。
进一步地，由前述分析可以得到第二十四晶体管M24和第二十五晶体管M25的漏端电流I23和I25分别如公式(27)和公式(28)所示。
Figure BDA0001817247190000164
Figure BDA0001817247190000165
基准源的基准电压VREF如公式(29)所示。
Figure BDA0001817247190000166
其中，a＝up/un，b＝K19/K21＝K20/K22。
第二十四晶体管M24的阈值电压VTH是负温度系数，则第二十四晶体管M24的阈值电压VTH,M24可以用公式(30)表示。
VTH,M24＝VTH,M24(T0)+α(T-T0) (30)
其中，T0为基准温度，α为阈值温度系数，是一个负值。
将公式(30)带入到公式(29)并对温度微分，可以得到公式(31)。
Figure BDA0001817247190000171
由此可见，通过调节Ki(i＝23～25)的值，可以得到零温度系数的基准电压VREF。
继续参见图5，在上述各实施例的基础上，可选地，基准源还包括启动电路300。启动电路300包括第二十六晶体管M26、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30和第三十一晶体管M31。第二十六晶体管M26的第一端与第六晶体管M6的控制端电连接，第二端与第七晶体管M7的控制端电连接。第二十七晶体管M27的第一端与第二电源线GND电连接，第二端与第二十六晶体管M26的控制端电连接，控制端与基准源的输出端电连接。第二十八晶体管M28的第一端、第二端和基端均与第一电源线VDD电连接，控制端与第二十六晶体管M26的控制端电连接。第二十九晶体管M29的第一端与第十四晶体管M14的控制端电连接，第二端与第十三晶体管M13的控制端电连接。第三十晶体管M30的第一端与第二电源线GND电连接，第二端与第二十九晶体管M29的控制端电连接，控制端与基准源的输出端电连接。第三十一晶体管M31的第一端、第二端和基端均与第一电源线VDD电连接，控制端与第三十晶体管M30的控制端电连接。
该启动电路300的工作原理为，在第一电源线VDD和第二电源线GND未上电时，基准源工作在零电流状态，输出基准电压VREF＝0V；在第一电源线VDD和第二电源线GND的上电瞬间，第二十八晶体管M28的栅端被拉高，第二十六晶体管M26导通为基准源的电流源电路100注入电流，基准源进入正常工作状态；当基准源工作在正常的状态时，第二十六晶体管M26关断，启动电路300不会影响基准源的工作状态。本发明设置启动电路300，避免了在基准源中存在不期望的零电流工作状态，确保了基准源的正常工作。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (8)

1.一种基准源，其特征在于，包括：第一电流产生电路、第二电流产生电路、电流相减电路、输出级电路、第一电源线和第二电源线；
所述第一电流产生电路的第一输入端与所述第一电源线电连接，第二输入端与所述第二电源线电连接；
所述第二电流产生电路的第一输入端与所述第一电源线电连接，第二输入端与所述第二电源线电连接；
所述第一电流产生电路包括：
第一晶体管，所述第一晶体管的第一端与所述第一电源线电连接，控制端与所述第一电流产生电路的输出端电连接；
第二晶体管，所述第二晶体管的第一端与所述第一电源线电连接，第二端和控制端均与所述第一电流产生电路的输出端电连接；
第三晶体管，所述第三晶体管的第一端与所述第二电源线电连接，第二端和控制端均与所述第一晶体管的第二端电连接；
第四晶体管，所述第四晶体管的第二端与所述第二晶体管的第二端电连接，控制端与所述第一晶体管的第二端电连接；
第五晶体管，所述第五晶体管的第一端与所述第二电源线电连接，第二端与所述第四晶体管的第一端电连接；
第六晶体管，所述第六晶体管的第一端与所述第二电源线电连接，第二端和控制端均与所述第五晶体管的控制端电连接；
第七晶体管，所述第七晶体管的第一端与所述第一电源线电连接，第二端与所述第六晶体管的第二端电连接，控制端与所述第一电流产生电路的输出端电连接；
所述第二电流产生电路包括：
第八晶体管，所述第八晶体管的第一端与所述第二电源线电连接，控制端与所述第二电流产生电路的输出端电连接；
第九晶体管，所述第九晶体管的第一端与所述第二电源线电连接，第二端和控制端均与所述第二电流产生电路的输出端电连接；
第十晶体管，所述第十晶体管的第一端与所述第一电源线电连接，第二端和控制端均与所述第八晶体管的第二端电连接；
第十一晶体管，所述第十一晶体管的第二端与所述第九晶体管的第二端电连接，控制端与所述第八晶体管的第二端电连接；
第十二晶体管，所述第十二晶体管的第一端与所述第一电源线电连接，第二端与所述第十一晶体管的第一端电连接；
第十三晶体管，所述第十三晶体管的第一端与所述第一电源线电连接，第二端和控制端均与所述第十二晶体管的控制端电连接；
第十四晶体管，所述第十四晶体管的第一端与所述第二电源线电连接，第二端与所述第十三晶体管的第二端电连接，控制端与所述第二电流产生电路的输出端电连接；
第五晶体管和所述第十二晶体管还包括基端；
所述第一电流产生电路还包括第十五晶体管和第十六晶体管；
所述第十五晶体管的第一端和基端均与所述第五晶体管的基端电连接，第二端与所述第二电源线电连接，控制端与所述第六晶体管的控制端电连接；
所述第十六晶体管的第一端与所述第一电源线电连接，第二端与所述第五晶体管的基端电连接，控制端与所述第一电流产生电路的输出端电连接；
所述第二电流产生电路还包括第十七晶体管和第十八晶体管；
所述第十七晶体管的第一端和基端均与所述第十二晶体管的基端电连接，第二端与所述第一电源线电连接，控制端与所述第十三晶体管的控制端电连接；
所述第十八晶体管的第一端与所述第二电源线电连接，第二端与所述第十二晶体管的基端电连接，控制端与所述第二电流产生电路的输出端电连接；
所述电流相减电路的第一输入端与所述第一电源线电连接，第二输入端与所述第二电源线电连接，第一控制端与所述第一电流产生电路的输出端电连接，第二控制端与所述第二电流产生电路的输出端电连接；
所述输出级电路的第一输入端与所述电流相减电路的第一电流输出端电连接，第二输入端与所述电流相减电路的第二电流输出端电连接，第三输入端与所述第二电源线电连接，所述输出级电路的输出端作为所述基准源的输出端。
2.根据权利要求1所述的基准源，其特征在于，所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第七晶体管、所述第十晶体管、所述第十一晶体管、所述第十三晶体管、所述第十五晶体管和所述第十六晶体管的导电沟道相同；
所述第三晶体管、所述第四晶体管、所述第六晶体管、所述第八晶体管、所述第九晶体管、所述第十二晶体管、所述第十四晶体管、所述第十七晶体管和所述第十八晶体管的导电沟道相同，并且与所述第一晶体管的导电沟道不同。
3.根据权利要求1所述的基准源，其特征在于，所述第五晶体管和所述第十二晶体管工作在深线型区；
所述第十五晶体管和所述第十七晶体管工作在饱和区；
所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十三晶体管、所述第十四晶体管、所述第十六晶体管和所述第十八晶体管工作在亚阈值区。
4.根据权利要求1所述的基准源，其特征在于，所述电流相减电路包括：
第十九晶体管，所述第十九晶体管的第一端与所述第一电源线电连接，控制端与所述电流相减电路的第一控制端电连接，第二端与所述电流相减电路的第一电流输出端电连接；
第二十晶体管，所述第二十晶体管的第一端与所述第二电源线电连接，控制端与所述电流相减电路的第二控制端电连接，第二端与所述电流相减电路的第一电流输出端电连接；
第二十一晶体管，所述第二十一晶体管的第一端与所述第一电源线电连接，控制端与所述电流相减电路的第一控制端电连接，第二端与所述电流相减电路的第二电流输出端电连接；
第二十二晶体管，所述第二十二晶体管的第一端与所述第二电源线电连接，控制端与所述电流相减电路的第二控制端电连接，第二端与所述电流相减电路的第二电流输出端电连接。
5.根据权利要求4所述的基准源，其特征在于，所述输出级电路包括：
第二十三晶体管，所述第二十三晶体管的控制端和第二端均与所述输出级电路的第一输入端电连接；
第二十四晶体管，所述第二十四晶体管的第一端与所述第二电源线电连接，控制端与所述输出级电路的第一输入端电连接，第二端与所述第二十三晶体管的第一端电连接；
第二十五晶体管，所述第二十五晶体管的第一端与所述第二十三晶体管的第一端电连接，控制端和第二端均与所述输出级电路的第二输入端电连接。
6.根据权利要求5所述的基准源，其特征在于，所述第二十四晶体管的阈值电压为负温度系数。
7.根据权利要求1所述的基准源，其特征在于，还包括启动电路；
所述启动电路包括第二十六晶体管、第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管和第三十一晶体管；
所述第二十六晶体管的第一端与所述第六晶体管的控制端电连接，第二端与所述第七晶体管的控制端电连接；
所述第二十七晶体管的第一端与所述第二电源线电连接，第二端与所述第二十六晶体管的控制端电连接，控制端与所述基准源的输出端电连接；
所述第二十八晶体管的第一端、第二端和基端均与所述第一电源线电连接，控制端与所述第二十六晶体管的控制端电连接；
所述第二十九晶体管的第一端与所述第十四晶体管的控制端电连接，第二端与所述第十三晶体管的控制端电连接；
所述第三十晶体管的第一端与所述第二电源线电连接，第二端与所述第二十九晶体管的控制端电连接，控制端与所述基准源的输出端电连接；
所述第三十一晶体管的第一端、第二端和基端均与所述第一电源线电连接，控制端与所述第三十晶体管的控制端电连接。
8.根据权利要求1所述的基准源，其特征在于，所述第一电源线上的电压高于所述第二电源线上的电压。
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