CN116054813A - 电平转换电路 - Google Patents

电平转换电路 Download PDF

Info

Publication number
CN116054813A
CN116054813A CN202310138476.0A CN202310138476A CN116054813A CN 116054813 A CN116054813 A CN 116054813A CN 202310138476 A CN202310138476 A CN 202310138476A CN 116054813 A CN116054813 A CN 116054813A
Authority
CN
China
Prior art keywords
transistor
voltage
circuit
coupled
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310138476.0A
Other languages
English (en)
Inventor
白春阳
于翔
谢程益
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SG Micro Beijing Co Ltd
Original Assignee
SG Micro Beijing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SG Micro Beijing Co Ltd filed Critical SG Micro Beijing Co Ltd
Priority to CN202310138476.0A priority Critical patent/CN116054813A/zh
Publication of CN116054813A publication Critical patent/CN116054813A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本公开的实施例提供一种电平转换电路，电平转换电路包括第一电平转换电路、第二电平转换电路，其中，第一电平转换电路，被配置为在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压与第二晶体管的栅源电压之和时，实现电平转换的工作；第二电平转换电路，被配置为在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压，且小于第一晶体管的阈值电压与第二晶体管的栅源电压之和时，实现电平转换的工作。解决了现有的Level shift电路适用范围受限的问题。

Description

电平转换电路
技术领域
本公开的实施例涉及集成电路技术领域，具体地，涉及电平转换电路。
背景技术
电平转换电路(Level shift，LS)是电路设计中常用的基础电路，用于实现电平的逻辑转换，被广泛应用于各种接口电路及输入输出单元中。在实际应用中，当两个设备需要进行通信但它们的电压规格不同时，不能直接进行通信，需要输入信号从一个电压域传输到另一个电压域，由于不同的电压域对应的电源电压是不同的，如果不进行电压转换，器件就无法工作，因此通常会在两个电压域间加一个Level shift来解决由于电压规格不同造成设备无法正常通信的问题。
如图1所示，是一种常用的Level shift电路100的电路结构示例图，图1中的输入信号为0～VDD的方波，输出信号为VP～VP-V1，其中V1＝VD0-VGS3，VD0为二极管D0上的压降，VGS3为MP3的栅源电压。根据图1中的电路结构，可以得到，若想保证电路正常工作，则VP的最小值为VGS3+V1，又由于为了保证反相器INV1能够正常翻转，V1的值需满足大于INV1内部的NMOS和PMOS的阈值电压VTH，即V1需大于VTH，因此VP在大于或等于VGS3+VTH时，电路才能正常工作。因此对于VP为宽范围的电源电压且电源电压下限值较低，低于VGS3+VTH时，电路无法工作，限制了电平转换电路的适用范围。
发明内容
本文中描述的实施例提供了一种电平转换电路、芯片及电子设备，为了扩大现有的Level shift电路的适用范围。
根据本公开的第一方面，提供了一种电平转换电路，所述电平转换电路包括：第一电平转换电路、第二电平转换电路，其中，所述第一电平转换电路，被配置为在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压与第二晶体管的栅源电压之和时，将由第一电压域的第一电源电压和零电压构成的输入信号转换为由第二电压域的第二电源电压和低电压构成的输出信号，所述第一晶体管为耦接所述输出信号的输出端反相器中的晶体管，所述第二晶体管为连接在输出端反相器地端与零电压之间的晶体管，所述低电压大于零小于所述第二电源电压；所述第二电平转换电路，被配置为在第二电压域的第二电源电压大于或等于所述第一晶体管的阈值电压，且小于所述第一晶体管的阈值电压与所述第二晶体管的栅源电压之和时，将由第一电压域的第一电源电压和零电压构成的输入信号转换为由第二电压域的第二电源电压和零电压构成的输出信号。
可选的，所述第一电平转换电路包括：第一输入电路、偏置电路、上拉电路、第一输出电路，其中，所述第一输入电路，被配置为接收由第一电压域的第一电源电压和零电压构成的输入信号，所述第一输入电路耦接所述第一电源电压和所述零电压；所述偏置电路，被配置为将所述输出端反相器的地端的电压值设置为所述第二电压域的低电压，所述偏置电路分别耦接所述第一输入电路、所述上拉电路、所述第一输出电路；所述上拉电路，被配置为通过电压上拉使所述输出信号上拉至所述第二电源电压，所述上拉电路耦接所述第二电源电压；所述第一输出电路，被配置为输出由第二电压域的第二电源电压和低电压构成的输出信号，所述第一输出电路耦接所述上拉电路，所述第一输出电路耦接所述第二电源电压和所述低电压。
可选的，第二电平转换电路包括：第二输入电路、上拉电路、第二输出电路，其中，所述第二输入电路，被配置为接收由第一电压域的第一电源电压和零电压构成的输入信号，所述第二输入电路耦接所述第一电源电压和所述零电压；所述上拉电路，被配置为通过电压上拉使所述输出信号上拉至所述第二电源电压，所述上拉电路耦接所述第二电源电压，所述上拉电路耦接所述第二输入电路；所述第二输出电路，被配置为输出由第二电压域的第二电源电压和低电压构成的输出信号，所述第二输出电路耦接所述上拉电路，所述第二输出电路耦接所述第二电源电压和所述零电压。
可选的，所述第一输入电路包括：第三晶体管、第四晶体管、第一输入端反相器，其中，所述第三晶体管的控制极接收所述输入信号，所述第三晶体管的第一极耦接所述零电压，所述第三晶体管的第二极耦接所述偏置电路；所述第四晶体管的控制极接收所述第一输入端反相器的输出端，所述第四晶体管的第一极耦接所述零电压，所述第四晶体管的第二极耦接所述偏置电路；所述第一输入端反相器的输入端接收所述输入信号，所述第一输入端反相器的电源端耦接所述第一电源电压，所述第一输入端反相器的地端耦接所述零电压。
可选的，所述偏置电路包括：第五晶体管、第六晶体管、所述第二晶体管、偏置二极管、偏置电流源，其中，所述第五晶体管的控制极分别耦接所述偏置二极管的正极、所述偏置电流源的一端，所述第五晶体管的第一极耦接所述上拉电路，所述第五晶体管的第二极耦接所述第一输入电路中第三晶体管的第二极；所述第六晶体管控制极分别耦接所述偏置二极管的正极、所述偏置电流源的一端，所述第六晶体管第一极耦接所述上拉电路，所述第六晶体管的第二极耦接所述第一输入电路中第四晶体管的第二极；所述第二晶体管的控制极分别耦接所述偏置二极管的正极、所述偏置电流源的一端，所述第二晶体管的第一极耦接所述第一输出电路，所述第二晶体管的第二极耦接所述零电压；所述偏置二极管的负极耦接所述第二电源电压，所述偏置电流源的另一端耦接所述零电压。
可选的，所述上拉电路包括：第七晶体管、第八晶体管，其中，所述第七晶体管的第一极、所述第八晶体管的第一极都耦接所述第二电源电压，所述第七晶体管的第二极分别耦接所述第八晶体管的控制极、所述偏置电路中第五晶体管的第一极，所述第七晶体管的控制极分别耦接所述第八晶体管的第二极、所述第一输出电路、所述偏置电路中第六晶体管的第一极。
可选的，所述第一输出电路包括：所述输出端反相器、钳位二极管，其中，所述输出端反相器的输入端耦接所述上拉电路中第八晶体管的第二极，所述输出端反相器的输出端输出由第二电压域的第二电源电压和低电压构成的输出信号，所述输出端反相器的电源端耦接所述第二电源电压，所述输出反相器的地端分别耦接所述偏置电路中的第二晶体管的第一极、所述钳位二极管的正极；所述钳位二极管的负极耦接所述第二电源电压。
可选的，所述第二输入电路包括：第九晶体管、第十晶体管、第二输入端反相器，其中，所述第九晶体管的控制极接收所述输入信号，所述第九晶体管的第一极耦接所述零电压，所述第九晶体管的第二极耦接所述上拉电路；所述第十晶体管的控制极接收所述第二输入端反相器的输出端，所述第十晶体管的第一极耦接所述零电压，所述第十晶体管的第二极耦接所述上拉电路；所述第二输入端反相器的输入端接收所述输入信号，所述第二输入端反相器的电源端耦接所述第一电源电压，所述第二输入端反相器的地端耦接所述零电压。
可选的，所述上拉电路包括：第七晶体管、第八晶体管，其中，所述第七晶体管的第一极、所述第八晶体管的第一极都耦接所述第二电源电压，所述第七晶体管的第二极分别耦接所述第八晶体管的控制极、所述第二输入电路中第九晶体管的第二极，所述第七晶体管的控制极分别耦接所述第八晶体管的第二极、所述第二输出电路、所述第二输入电路中第十晶体管的第二极。
可选的，所述第二输出电路包括：所述输出端反相器、钳位二极管、第十一晶体管，其中，所述输出端反相器的输入端耦接所述上拉电路中第八晶体管的第二极，所述输出端反相器的输出端输出由第二电压域的第二电源电压和零电压构成的输出信号，所述输出端反相器的电源端耦接所述第二电源电压，所述输出反相器的地端分别耦接所述第十一晶体管的第二极、所述钳位二极管的正极；所述钳位二极管的负极耦接所述第二电源电压；所述第十一晶体管的第一极耦接所述零电压，所述第十一晶体管的控制极耦接控制信号，所述控制信号在第二电压域的第二电源电压大于或等于所述第一晶体管的阈值电压且小于所述第一晶体管的阈值电压与所述第二晶体管的栅源电压之和时，为高电平；所述控制信号在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压与第二晶体管的栅源电压之和时，为低电平。
可选的，所述电平转换电路还包括：选择电路，所述选择电路分别耦接第一输入电路和第二输入电路，被配置为在所述第二电压域的第二电源电压大于或等于第一晶体管的阈值电压与第二晶体管的栅源电压之和时，将输入信号通过第一节点连接所述第一输入电路；在第二电压域的第二电源电压大于或等于所述第一晶体管的阈值电压，且小于所述第一晶体管的阈值电压与所述第二晶体管的栅源电压之和时，将输入信号通过第二节点连接所述第二输入电路。
可选的，所述第一节点连接所述第一输入电路时，将所述第二节点耦接零电压；所述第二节点连接所述第一输入电路时，将所述第一节点耦接零电压。
本公开的实施例的电平转换电路包括：第一电平转换电路、第二电平转换电路，其中，第一电平转换电路，被配置为在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压与第二晶体管的栅源电压之和时，将由第一电压域的第一电源电压和零电压构成的输入信号转换为由第二电压域的第二电源电压和低电压构成的输出信号，第一晶体管为耦接输出信号的输出端反相器中的晶体管，第二晶体管为连接在输出端反相器地端与零电压之间的晶体管，低电压大于零小于第二电源电压；第二电平转换电路，被配置为在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压，且小于第一晶体管的阈值电压与第二晶体管的栅源电压之和时，将由第一电压域的第一电源电压和零电压构成的输入信号转换为由第二电压域的第二电源电压和零电压构成的输出信号。本申请实施例中的电平转换电路不仅可以在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压与第二晶体管的栅源电压之和时正常工作，也可以在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压，且小于第一晶体管的阈值电压与第二晶体管的栅源电压之和时正常工作，相比于常用的Level shift电路，扩大了适用范围。
附图说明
为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
图1是现有的一种Level shift电路的电路结构示例图；
图2是本公开实施例的一种电平转换电路的框架示意图；
图3是本公开实施例的一种电平转换电路的示例性电路图；
图4是本公开实施例的一种电平转换电路在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压与第二晶体管的栅源电压之和时的等效电路图；
图5是本公开实施例的一种电平转换电路在第二电压域的第二电源电压大于或等于所述第一晶体管的阈值电压，且小于所述第一晶体管的阈值电压与所述第二晶体管的栅源电压之和时的等效电路图；
附图中的元素是示意性的，没有按比例绘制。
具体实施方式
为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
在本公开的所有实施例中，由于金属氧化物半导体(MOS)晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
为了解决现有的Level shift电路在宽范围的电源电压且电源电压下限值较低，低于VGS3+VTH时，无法工作的问题，提出了一种新的电平转换电路。本公开实施例的电平转换电路在保证原来工作状态的前提下，创造性的通过在第二电压域的第二电源电压小于第一晶体管的阈值电压与第二晶体管的栅源电压之和时，即图1中Vp低于VGS3+VTH时，将第二晶体管(对应图1中的Mp3)的源极短接到低，使得Vp只需要大于或等于VTH电路就可以正常工作，即Vp在低于VGS3+VTH时也可以工作，在一定程度上扩大了电平转换电路的适用范围。下面对本公开的电平转换电路进行详细的说明。
图2示出了本公开实施例的一种电平转换电路200的框架示意图。如图2所示，本公开实施例中的电平转换电路200可以包括：第一电平转换电路210、第二电平转换电路220，
其中，第一电平转换电路210，被配置为在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时，将由第一电压域的第一电源电压VDD和零电压GND构成的输入信号Vin转换为由第二电压域的第二电源电压VP和低电压构成的输出信号Vout，第一晶体管(图中未示出)为耦接输出信号Vout的输出端反相器INV1中的晶体管(NMOS管和PMOS管)，第二晶体管Mp2为连接在输出端反相器INV1地端与零电压之间的晶体管，低电压大于零小于所述第二电源电压VP；
第二电平转换电路220，被配置为在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH，且小于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时，将由第一电压域的第一电源电压VDD和零电压GND构成的输入信号Vin转换为由第二电压域的第二电源电压VP和零电压GND构成的输出信号Vout。
本公开实施例中的电平转换电路200，通过第一电平转换电路210和第二电平转换电路220的设置，可以在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时正常工作，并将输入信号Vin转换为第二电源电压VP和低电压构成的输出信号Vout，也可以在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH，且小于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时也正常工作，并将输入信号Vin转换为由第二电压域的第二电源电压VP和零电压GND构成的输出信号Vout，从而扩大电平转换电路的适用范围。
进一步的，如图3所示，本公开实施例提供了一种电平转换电路200的示例性电路图。图3中，第一电平转换电路210包括：第一输入电路211、偏置电路212、上拉电路213、第一输出电路214，
其中，第一输入电路211，被配置为接收由第一电压域的第一电源电压VDD和零电压GND构成的输入信号Vin，第一输入电路211耦接第一电源电压VDD和零电压GND；偏置电路212，被配置为将输出端反相器INV1的地端的电压值设置为第二电压域的低电压，偏置电路212分别耦接第一输入电路211、上拉电路213、第一输出电路214；上拉电路213，被配置为通过电压上拉使输出信号Vout上拉至第二电源电压VP，上拉电路213耦接第二电源电压VP；第一输出电路214，被配置为输出由第二电压域的第二电源电压VP和低电压构成的输出信号Vout，第一输出电路214耦接上拉电路213，第一输出电路214耦接第二电源电压VP和低电压。
进一步的，如图3所示，第一输入电路211包括：第三晶体管Mn3、第四晶体管Mn4、第一输入端反相器INV2，其中，第三晶体管Mn3的控制极接收输入信号Vin，第三晶体管Mn3的第一极耦接零电压GND，第三晶体管Mn3的第二极耦接偏置电路212；第四晶体管Mn4的控制极接收第一输入端反相器INV2的输出端，第四晶体管Mn4的第一极耦接零电压GND，第四晶体管Mn4的第二极耦接偏置电路212；第一输入端反相器INV2的输入端接收输入信号Vin，第一输入端反相器INV2的电源极耦接第一电源电压VDD，第一输入端反相器INV2的地端耦接零电压GND。
偏置电路212包括：第五晶体管Mp5、第六晶体管Mp6、第二晶体管Mp2、偏置二极管D0、偏置电流源IB，其中，第五晶体管Mp5的控制极分别耦接偏置二极管D0的正极、偏置电流源IB的一端，第五晶体管Mp5的第一极耦接上拉电路213，第五晶体管Mp5的第二极耦接第一输入电路211中第三晶体管Mn3的第二极；第六晶体管Mp6控制极分别耦接偏置二极管D0的正极、偏置电流源IB的一端，第六晶体管Mp6第一极耦接上拉电路，第六晶体管Mp6的第二极耦接第一输入电路211中第四晶体管Mn4的第二极；第二晶体管Mp2的控制极分别耦接偏置二极管D0的正极、偏置电流源IB的一端，第二晶体管Mp2的第一极耦接第一输出电路214，第二晶体管Mp2的第二极耦接零电压GND；偏置二极管D0的负极耦接第二电源电压VP，偏置电流源IB的另一端耦接零电压GND。
上拉电路213包括：第七晶体管Mp7、第八晶体管Mp8，其中，第七晶体管Mp7的第一极、第八晶体管Mp8的第一极都耦接第二电源电压VP，第七晶体管Mp7的第二极分别耦接第八晶体管Mp8的控制极、偏置电路212中第五晶体管Mp5的第一极，第七晶体管Mp7的控制极分别耦接第八晶体管Mp8的第二极、第一输出电路214、偏置电路212中第六晶体管Mp6的第一极。
第一输出电路214包括：输出端反相器INV1、钳位二极管D1，其中，输出端反相器INV1的输入端耦接上拉电路213中第八晶体管Mp8的第二极，输出端反相器INV1的输出端输出由第二电压域的第二电源电压VP和低电压构成的输出信号Vout，输出端反相器INV1的电源极耦接第二电源电压VP，输出反相器的地端分别耦接偏置电路212中的第二晶体管Mp2的第一极、钳位二极管D1的正极；钳位二极管D1的负极耦接第二电源电压VP。
进一步的，图4给出了在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时，本公开实施例的电平转换电路200的等效电路图，即基于第一电平转换电路210实现电平转换的电路图。结合图4中的电路图对本公开实施例的基于第一电平转换电路210实现电平转换的工作原理进行说明：第三晶体管Mn3和第四晶体管Mn4为输入管，也是下拉管，输入信号Vin经过第一输入端反相器INV2可以得到与输入信号Vin相位相反的信号，在输入信号Vin为高电平时，第三晶体管Mn3导通，第四晶体管Mn4不导通，输入信号Vin为低电平时，第四晶体管Mn4导通，第三晶体管Mn3不导通；偏置电路212中偏置二极管D0为第五晶体管Mp5、第六晶体管Mp6、第二晶体管Mp2提供偏置电压，使第五晶体管Mp5、第六晶体管Mp6、第二晶体管Mp2的控制极(栅端)电压为VP-VD0，VD0为偏置二极管D0的反向电压，进一步使第五晶体管Mp5、第六晶体管Mp6、第二晶体管Mp2第一极(源极)的电压不为零，这样也是为了使输出端反相器INV1的地端不为零，即输出信号Vout的低电压不为零，为VP-VD0+VGS2。另外，第一输出电路214中的钳位二极管D1是将输出端反相器INV1的地端钳住，不让其电位太低到零，主要是为了不让输出端反相器INV1的地端和电源电压端(第二电源电压VP)相差太大，如果相差太大，输出端反相器INV1会损坏，因此为了保护输出端反相器INV1，本公开实施例中利用了钳位二极管D1，使输出端反相器INV1的地端和电源电压端不允许相差超过钳位二极管D1的反向偏置电压。图4中，当输入信号Vin为高电平(第一电源电压VDD)时，第三晶体管Mn3导通，第四晶体管Mn4不导通，第五晶体管Mp5的第二极(漏极)电压被下拉为零电压GND，第五晶体管Mp5导通，第五晶体管Mp5的第一极(源极)电压为低电压(VP-VD0+VGS5)，因此第八晶体管Mp8导通，第八晶体管Mp8的第二极(漏极)电压被上拉为VP，A点电压为VP，因此经过输出端反相器INV1，输出信号Vout为低电平，具体为VP-VD0+VGS2；同理，当输入信号Vin为低电平(零电压GND)时，第四晶体管Mn4导通，第三晶体管Mn3不导通，第六晶体管Mp6的第二极(漏极)电压被下拉为零电压GND，第六晶体管Mp6导通，第六晶体管Mp6的第一极(源极)电压为低电压(VP-VD0+VGS6)，因此第七晶体管Mp7导通，A点电压为低电压(VP-VD0+VGS6)(本公开实施例中VGS2＝VGS5＝VGS6)，因此经过输出端反相器INV1，输出信号Vout为高电平，具体为VP。从上述分析可以看到，在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时，可以将输入信号Vin为0～VDD的方波，转换为输出信号Vout为VP～VP-VD0+VGS2的方波。
图3中，第二电平转换电路220包括：第二输入电路221、上拉电路222、第二输出电路223，其中，第二输入电路221，被配置为接收由第一电压域的第一电源电压VDD和零电压GND构成的输入信号Vin，第二输入电路221耦接第一电源电压VDD和零电压GND；上拉电路222，被配置为通过电压上拉使输出信号Vout上拉至第二电源电压VP，上拉电路222耦接第二电源电压VP，上拉电路222耦接第二输入电路221；第二输出电路223，被配置为输出由第二电压域的第二电源电压VP和低电压构成的输出信号Vout，第二输出电路223耦接上拉电路222，第二输出电路223耦接第二电源电压VP和零电压GND。
进一步的，如图3所示，第二输入电路221包括：第九晶体管Mn9、第十晶体管Mn10、第二输入端反相器INV3，其中，第九晶体管Mn9的控制极接收输入信号Vin，第九晶体管Mn9的第一极耦接零电压GND，第九晶体管Mn9的第二极耦接上拉电路222；第十晶体管Mn10的控制极接收第二输入端反相器INV3的输出端，第十晶体管Mn10的第一极耦接零电压GND，第十晶体管Mn10的第二极耦接上拉电路222；第二输入端反相器INV3的输入端接收输入信号Vin，第二输入端反相器INV3的电源极耦接第一电源电压VDD，第二输入端反相器INV3的地端耦接零电压GND。
上拉电路222包括：第七晶体管Mp7、第八晶体管Mp8，其中，第七晶体管Mp7的第一极、第八晶体管Mp8的第一极都耦接第二电源电压VP，第七晶体管Mp7的第二极分别耦接第八晶体管Mp8的控制极、第二输入电路221中第九晶体管Mn9的第二极，第七晶体管Mp7的控制极分别耦接第八晶体管Mp8的第二极、第二输出电路223、第二输入电路221中第十晶体管Mn10的第二极。
第二输出电路223包括：输出端反相器INV1、钳位二极管D1、第十一晶体管Mn11，其中，输出端反相器INV1的输入端耦接上拉电路222中第八晶体管Mp8的第二极，输出端反相器INV1的输出端输出由第二电压域的第二电源电压VP和零电压GND构成的输出信号Vout，输出端反相器INV1的电源极耦接第二电源电压VP，输出反相器的地端分别耦接第十一晶体管Mn11的第二极、钳位二极管D1的正极；钳位二极管D1的负极耦接第二电源电压VP；第十一晶体管Mn11的第一极耦接零电压GND，第十一晶体管Mn11的控制极耦接控制信号UVLO，控制信号UVLO在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH且小于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时，为高电平；控制信号UVLO在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时，为低电平。加控制信号UVLO是为了在VTH≤VP＜VTH+VGS2时通过Mn11将Mp2的第一极(源极)短接到地(零电压GND)。
进一步的，图5给出了在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH，且小于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时，本公开实施例的电平转换电路200的等效电路图，即基于第二电平转换电路220实现电平转换的等效电路图。结合图3和图5中的电路图对本公开实施例的基于第二电平转换电路220实现电平转换的工作原理进行说明：第九晶体管Mn9和第十晶体管Mn10为输入管，也是下拉管，输入信号Vin经过第二输入端反相器INV3可以得到与输入信号Vin相位相反的信号，在输入信号Vin为高电平时，第九晶体管Mn9导通，第十晶体管Mn10不导通，输入信号Vin为低电平时，第十晶体管Mn10导通，第九晶体管Mn9不导通。图3中，当输入信号Vin为高电平(第一电源电压VDD)时，第九晶体管Mn9导通，第十晶体管Mn10不导通，第九晶体管Mn9的第二极(漏极)电压被下拉为零电压GND，因此第八晶体管Mp8导通，第八晶体管Mp8的第二极(漏极)电压被上拉为VP，A点电压为VP，输出端反相器INV1的地端通过第十一晶体管Mn11被短接到零电压GND，因此A点电压信号经过输出端反相器INV1，输出信号Vout为低电平，具体为零电压GND；同理，当输入信号Vin为低电平(零电压GND)时，第十晶体管Mn10导通，第九晶体管Mn9不导通，第十晶体管Mn10的第二极(漏极)电压被下拉为零电压GND，第七晶体管Mp7导通，A点电压为零电压GND，因此经过输出端反相器INV1，输出信号Vout为高电平，具体为VP。从上述分析可以看到，在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH，且小于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时，可以将输入信号Vin为0～VDD的方波，转换为输出信号Vout为VP～0的方波。
从图5的电路图中可以看到，在第二电压域的第二电源电压VP小于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时也可以正常工作，相比于现有的电平转换电路扩大了适用范围。结合图3和图5可以看到，第二电平转换电路220中相当于将第二晶体管Mp2的源极短接到地，这样VP大于VTH就可以正常工作。
进一步的，给出具体的实施，对本公开实施例的电平转换电路200的应用进行说明：假设输入信号Vin为0～5V的方波，VP的范围为1～36V，按照通常的晶体管的参数，假设VTH为0.7，VGS2为0.8，VTH+VGS2为1.5V，如果按照图1中的电平转换电路100，在VP小于1.5V时，无法正常工作。但是本公开实施例中，当VP小于1.5V时，且大于VTH，即0.7V≤VP＜1.5V时，可以通过第二电平转换电路220正常工作。这样对于VP的范围为1～36V的情况，当1.5V≤VP≤36V时，可以通过第一电平转换电路210正常工作；当1V≤VP＜1.5V时，可以通过第二电平转换电路220正常工作。从上述分析可以看到，本公开实施例适用于VP的范围较大，且下限值较小的情况。
进一步的，为了在第一电平转换电路210和第二电平转换电路220之间进行方便的切换，电平转换电路200还包括：选择电路230，选择电路230分别耦接第一电平转换电路210中的第一输入电路211和第二电平转换电路220中的第二输入电路221，被配置为在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时，将输入信号Vin通过第一节点B连接第一输入电路211；在第二电压域的第二电源电压VP大于或等于第一晶体管的阈值电压VTH，且小于第一晶体管的阈值电压VTH与第二晶体管Mp2的栅源电压VGS2之和时，将输入信号Vin通过第二节点C连接第二输入电路221。第一节点B连接第一输入电路211时，将第二节点C耦接零电压GND；第二节点C连接第一输入电路211时，将第一节点B耦接零电压GND。
综上，本公开实施例中的电平转换电路不仅可以在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压与第二晶体管的栅源电压之和时正常工作，也可以在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压，且小于第一晶体管的阈值电压与第二晶体管的栅源电压之和时正常工作，相比于常用的Level shift电路，扩大了适用范围。
附图中的流程图和框图显示了根据本公开的多个实施例的装置和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本公开的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本公开的范围。
以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种电平转换电路，其特征在于，所述电平转换电路包括：第一电平转换电路、第二电平转换电路，
其中，所述第一电平转换电路，被配置为在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压与第二晶体管的栅源电压之和时，将由第一电压域的第一电源电压和零电压构成的输入信号转换为由第二电压域的第二电源电压和低电压构成的输出信号，所述第一晶体管为耦接所述输出信号的输出端反相器中的晶体管，所述第二晶体管为连接在输出端反相器地端与零电压之间的晶体管，所述低电压大于零小于所述第二电源电压；
所述第二电平转换电路，被配置为在第二电压域的第二电源电压大于或等于所述第一晶体管的阈值电压，且小于所述第一晶体管的阈值电压与所述第二晶体管的栅源电压之和时，将由第一电压域的第一电源电压和零电压构成的输入信号转换为由第二电压域的第二电源电压和零电压构成的输出信号。
2.根据权利要求1所述的电平转换电路，其特征在于，所述第一电平转换电路包括：第一输入电路、偏置电路、上拉电路、第一输出电路，
其中，所述第一输入电路，被配置为接收由第一电压域的第一电源电压和零电压构成的输入信号，所述第一输入电路耦接所述第一电源电压和所述零电压；
所述偏置电路，被配置为将所述输出端反相器的地端的电压值设置为所述第二电压域的低电压，所述偏置电路分别耦接所述第一输入电路、所述上拉电路、所述第一输出电路；
所述上拉电路，被配置为通过电压上拉使所述输出信号上拉至所述第二电源电压，所述上拉电路耦接所述第二电源电压；
所述第一输出电路，被配置为输出由第二电压域的第二电源电压和低电压构成的输出信号，所述第一输出电路耦接所述上拉电路，所述第一输出电路耦接所述第二电源电压和所述低电压。
3.根据权利要求2所述的电平转换电路，其特征在于，第二电平转换电路包括：第二输入电路、上拉电路、第二输出电路，
其中，所述第二输入电路，被配置为接收由第一电压域的第一电源电压和零电压构成的输入信号，所述第二输入电路耦接所述第一电源电压和所述零电压；
所述上拉电路，被配置为通过电压上拉使所述输出信号上拉至所述第二电源电压，所述上拉电路耦接所述第二电源电压，所述上拉电路耦接所述第二输入电路；
所述第二输出电路，被配置为输出由第二电压域的第二电源电压和低电压构成的输出信号，所述第二输出电路耦接所述上拉电路，所述第二输出电路耦接所述第二电源电压和所述零电压。
4.根据权利要求3所述的电平转换电路，其特征在于，所述电平转换电路还包括：选择电路，
其中，所述选择电路分别耦接第一输入电路和第二输入电路，被配置为在所述第二电压域的第二电源电压大于或等于第一晶体管的阈值电压与第二晶体管的栅源电压之和时，将输入信号通过第一节点连接所述第一输入电路；在第二电压域的第二电源电压大于或等于所述第一晶体管的阈值电压，且小于所述第一晶体管的阈值电压与所述第二晶体管的栅源电压之和时，将输入信号通过第二节点连接所述第二输入电路；
所述第一节点连接所述第一输入电路时，将所述第二节点耦接零电压；所述第二节点连接所述第一输入电路时，将所述第一节点耦接零电压。
5.根据权利要求2至4中任一项所述的电平转换电路，其特征在于，所述第一输入电路包括：第三晶体管、第四晶体管、第一输入端反相器，其中，所述第三晶体管的控制极接收所述输入信号，所述第三晶体管的第一极耦接所述零电压，所述第三晶体管的第二极耦接所述偏置电路；所述第四晶体管的控制极接收所述第一输入端反相器的输出端，所述第四晶体管的第一极耦接所述零电压，所述第四晶体管的第二极耦接所述偏置电路；所述第一输入端反相器的输入端接收所述输入信号，所述第一输入端反相器的电源端耦接所述第一电源电压，所述第一输入端反相器的地端耦接所述零电压；
所述偏置电路包括：第五晶体管、第六晶体管、所述第二晶体管、偏置二极管、偏置电流源，其中，所述第五晶体管的控制极分别耦接所述偏置二极管的正极、所述偏置电流源的一端，所述第五晶体管的第一极耦接所述上拉电路，所述第五晶体管的第二极耦接所述第一输入电路中第三晶体管的第二极；所述第六晶体管控制极分别耦接所述偏置二极管的正极、所述偏置电流源的一端，所述第六晶体管第一极耦接所述上拉电路，所述第六晶体管的第二极耦接所述第一输入电路中第四晶体管的第二极；所述第二晶体管的控制极分别耦接所述偏置二极管的正极、所述偏置电流源的一端，所述第二晶体管的第一极耦接所述第一输出电路，所述第二晶体管的第二极耦接所述零电压；所述偏置二极管的负极耦接所述第二电源电压，所述偏置电流源的另一端耦接所述零电压。
6.根据权利要求2至4中任一项所述的电平转换电路，其特征在于，所述上拉电路包括：第七晶体管、第八晶体管，
其中，所述第七晶体管的第一极、所述第八晶体管的第一极都耦接所述第二电源电压，所述第七晶体管的第二极分别耦接所述第八晶体管的控制极、所述偏置电路中第五晶体管的第一极，所述第七晶体管的控制极分别耦接所述第八晶体管的第二极、所述第一输出电路、所述偏置电路中第六晶体管的第一极。
7.根据权利要求2至4中任一项所述的电平转换电路，其特征在于，所述第一输出电路包括：所述输出端反相器、钳位二极管，
其中，所述输出端反相器的输入端耦接所述上拉电路中第八晶体管的第二极，所述输出端反相器的输出端输出由第二电压域的第二电源电压和低电压构成的输出信号，所述输出端反相器的电源端耦接所述第二电源电压，所述输出反相器的地端分别耦接所述偏置电路中的第二晶体管的第一极、所述钳位二极管的正极；
所述钳位二极管的负极耦接所述第二电源电压。
8.根据权利要求3或4所述的电平转换电路，其特征在于，所述第二输入电路包括：第九晶体管、第十晶体管、第二输入端反相器，
其中，所述第九晶体管的控制极接收所述输入信号，所述第九晶体管的第一极耦接所述零电压，所述第九晶体管的第二极耦接所述上拉电路；
所述第十晶体管的控制极接收所述第二输入端反相器的输出端，所述第十晶体管的第一极耦接所述零电压，所述第十晶体管的第二极耦接所述上拉电路；
所述第二输入端反相器的输入端接收所述输入信号，所述第二输入端反相器的电源端耦接所述第一电源电压，所述第二输入端反相器的地端耦接所述零电压。
9.根据权利要求3或4所述的电平转换电路，其特征在于，所述上拉电路包括：第七晶体管、第八晶体管，
其中，所述第七晶体管的第一极、所述第八晶体管的第一极都耦接所述第二电源电压，所述第七晶体管的第二极分别耦接所述第八晶体管的控制极、所述第二输入电路中第九晶体管的第二极，所述第七晶体管的控制极分别耦接所述第八晶体管的第二极、所述第二输出电路、所述第二输入电路中第十晶体管的第二极。
10.根据权利要求3或4所述的电平转换电路，其特征在于，所述第二输出电路包括：所述输出端反相器、钳位二极管、第十一晶体管，
其中，所述输出端反相器的输入端耦接所述上拉电路中第八晶体管的第二极，所述输出端反相器的输出端输出由第二电压域的第二电源电压和零电压构成的输出信号，所述输出端反相器的电源端耦接所述第二电源电压，所述输出反相器的地端分别耦接所述第十一晶体管的第二极、所述钳位二极管的正极；
所述钳位二极管的负极耦接所述第二电源电压；
所述第十一晶体管的第一极耦接所述零电压，所述第十一晶体管的控制极耦接控制信号，所述控制信号在第二电压域的第二电源电压大于或等于所述第一晶体管的阈值电压且小于所述第一晶体管的阈值电压与所述第二晶体管的栅源电压之和时，为高电平；所述控制信号在第二电压域的第二电源电压大于或等于第一晶体管的阈值电压与第二晶体管的栅源电压之和时，为低电平。
CN202310138476.0A 2023-02-14 2023-02-14 电平转换电路 Pending CN116054813A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310138476.0A CN116054813A (zh) 2023-02-14 2023-02-14 电平转换电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310138476.0A CN116054813A (zh) 2023-02-14 2023-02-14 电平转换电路

Publications (1)

Publication Number Publication Date
CN116054813A true CN116054813A (zh) 2023-05-02

Family

ID=86114836

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310138476.0A Pending CN116054813A (zh) 2023-02-14 2023-02-14 电平转换电路

Country Status (1)

Country Link
CN (1) CN116054813A (zh)

Similar Documents

Publication Publication Date Title
US10177764B2 (en) Input/output circuit
US6801064B1 (en) Buffer circuit using low voltage transistors and level shifters
EP2241009B1 (en) Low-swing cmos input circuit
US8324955B2 (en) Level shifter design
JPS63112893A (ja) 半導体集積回路
US6285209B1 (en) Interface circuit and input buffer integrated circuit including the same
CN110149050B (zh) 一种基于dmos管的电平转移电路及芯片
US7102410B2 (en) High voltage level converter using low voltage devices
US20190305778A1 (en) Pad tracking circuit for high-voltage input-tolerant output buffer
CN112564676B (zh) 一种比较器电路
US6784700B1 (en) Input buffer circuit
KR20040002722A (ko) 레벨 시프터, 반도체 집적 회로 및 정보 처리 시스템
US20030132794A1 (en) Level conversion circuit
US11894843B2 (en) Level shift circuit
CN116054813A (zh) 电平转换电路
CN115865076A (zh) 电平转换电路
CN113285706B (zh) 一种电压电平转换电路
CN210168022U (zh) 多输入的开漏输出电路
US6269042B1 (en) I/O circuit of semiconductor integrated device
CN220156507U (zh) 一种电平转换电路
JP2006301840A (ja) 信号レベル変換バススイッチ
TWI769003B (zh) 具有自適應機制的電壓轉換電路
US11626864B1 (en) Level shift circuit
CN114362700B (zh) 差分放大器及其背栅控制方法
US11063587B1 (en) Voltage on-off detector and electronic device including the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination