JP2000091901A - 出力バッファ回路および双方向バッファ並びに半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧が低電圧化されても、出力バッファ
のインピーダンスを伝送線のインピーダンスに安定して
整合させることが可能なインピーダンスマッチング技術
を提供する。 【解決手段】 プッシュ・プル型出力段のプッシュ側
に、並列形態のｐチャネルＭＯＳＦＥＴ（Ｑｐ1）とｎ
チャネルＭＯＳＦＥＴ（Ｑｎ２）を設け、このうちｎチ
ャネルＭＯＳＦＥＴのゲート端子にはレベル変換手段
（３０）で振幅を増大させた信号を供給するようにし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
インピーダンス整合技術さらには伝送線のインピーダン
スと整合した出力インピーダンスを有する出力バッファ
回路およびそれを有する半導体集積回路に利用して有効
な技術に関する。

【０００２】

【従来の技術】半導体集積回路において、出力バッファ
のインピーダンスが伝送線のインピーダンスと整合しな
いと、信号の反射が生じることが知られている。伝送線
の特性インピーダンスをＺｏ、出力バッファの出力イン
ピーダンスをＺｓとすると、伝送線の始端での信号のレ
ベルは、Ｖｉ＋Ｖｒ＝（Ｖｉ／Ｚｏ−Ｖｒ／Ｚｏ）／Ｚ
ｓ（ただしＶｉは入力波のレベル、Ｖｒは反射波のレベ
ル）で表せるので、伝送線の反射係数ρはρ＝Ｖｒ／Ｖ
ｉ＝（Ｚｓ−Ｚｏ）／（Ｚｓ＋Ｚｏ）となる。これよ
り、Ｚｓ＝Ｚｏの条件で信号の反射が生じなくなること
が分かる。伝送線の特性インピーダンスは通常固定であ
るため、出力バッファの出力インピーダンスを調整する
ことで信号の反射を抑えることができる。

【０００３】図７（Ａ），（Ｂ）に、従来のＭＯＳ集積
回路における一般的な出力バッファの最終出力段の回路
例を示す。このうち（Ａ）の回路はｐチャネルＭＯＳＦ
ＥＴＱｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１を直列に
接続したＣＭＯＳインバータ型の出力段であり、（Ｂ）
の回路は２個のｎチャネルＭＯＳＦＥＴ Ｑｎ１，Ｑｎ
２を直列に接続したプッシュ・プル型の出力段である。

【０００４】なお、図７（Ｂ）の回路において、プッシ
ュ側のＭＯＳＦＥＴ Ｑｎ２としてｎチャネルＭＯＳＦ
ＥＴを使用できるのは、高速伝送のために、出力バッフ
ァの最終出力段の電源電圧を内部回路の電源電圧よりも
小さくして出力の低振幅化を行なっているためである。
具体的には、例えばＧＴＬインタフェースを採用したＬ
ＳＩでは、内部回路の電源電圧が３．３Ｖの場合に出力
バッファの最終出力段の電源電圧を１．２Ｖのような値
にしている。このとき、プッシュ側のＭＯＳＦＥＴのゲ
ート端子には０〜３．３Ｖの振幅の信号が印加されるた
め、出力のハイレベルを１．２Ｖまで充分に引き上げる
ことができる。

【０００５】従来、上記のような出力バッファにおい
て、伝送線とのインピーダンスマッチングを行なえるよ
うにする技術として、例えば図７（Ａ）のｐチャネルＭ
ＯＳＦＥＴ Ｑｐ1あるいは（Ｂ）のｎチャネルＭＯＳ
ＦＥＴ Ｑｎ２と並列にサイズの異なる複数個のＭＯＳ
ＦＥＴをそれぞれ並列に接続しておいて、使用されるシ
ステムにおける伝送線のインピーダンスに応じて制御信
号線を切り換えて、最適なＭＯＳＦＥＴを活性化させる
ようにしたものが提案されている。

【０００６】

【発明が解決しようとする課題】近年、半導体集積回路
の低電源電圧化に伴い、高速伝送のため、出力バッファ
の最終出力段の電源電圧を内部回路の電源電圧よりも小
さくなるように設計したＬＳＩにおいても、内部回路の
電源電圧が１．８Ｖのように値になる。しかるに、出力
バッファの最終出力段の電源電圧はノイズ対策のためこ
れ以上低振幅化は困難であり、むしろ従来の１．２Ｖよ
りも高い１．５Ｖのような電圧を使用するが望ましいと
考えられるようになって来ている。

【０００７】しかるに、上記のような従来のインピーダ
ンスマッチング技術は、プッシュ側に着目した場合、イ
ンピーダンス整合用のＭＯＳＦＥＴとしてｐチャネルＭ
ＯＳＦＥＴのみあるいはｎチャネルＭＯＳＦＥＴのみを
用いる方式であるため、例えばｐチャネルＭＯＳＦＥＴ
のみを用いるＣＭＯＳインバータ型出力段の場合には、
前述のＧＴＬインタフェースの例ではｎチャネルＭＯＳ
ＦＥＴ（Ｑｎ１）のゲート・ソース間に１．８Ｖの電圧
が印加されるのに対しｐチャネルＭＯＳＦＥＴ（Ｑｐ
１）のゲート・ソース間には１．２Ｖの電圧しか印加さ
れないので、ｐチャネルＭＯＳＦＥＴはｎチャネルＭＯ
ＳＦＥＴに比べて飽和領域の特性が現れ易く、出力電圧
のレベルによってインピーダンスが大きく変動してしま
う。

【０００８】一方、インピーダンス整合用のＭＯＳＦＥ
ＴとしてｎチャネルＭＯＳＦＥＴのみを用いるプッシュ
・プル型出力段の場合には、出力電圧が高くなるとプッ
シュ側のｎチャネルＭＯＳＦＥＴ（Ｑｎ２）のゲート・
ソース間電圧が小さくなってカットオフ状態となり電流
が流れなくなるという問題点があることが明らかになっ
た。

【０００９】この発明の目的は、電源電圧が低電圧化さ
れても、出力バッファの最終出力段のインピーダンスを
伝送線のインピーダンスに安定して整合させることが可
能なインピーダンスマッチング技術を提供することにあ
る。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、プッシュ・プル型出力段のプッ
シュ側に、並列形態のｐチャネルＭＯＳＦＥＴとｎチャ
ネルＭＯＳＦＥＴを設け、このうちｎチャネルＭＯＳＦ
ＥＴのゲート端子にはレベル変換手段で振幅を増大させ
た信号を供給するようにしたものである。

【００１３】上記した手段によれば、プッシュ側に並列
形態のｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥ
Ｔを設けているため、ｐチャネルＭＯＳＦＥＴのインピ
ーダンス特性とｎチャネルＭＯＳＦＥＴのインピーダン
ス特性とが相殺し合って、出力電圧が変化しても安定し
た出力インピーダンスが得られるとともに、ｎチャネル
ＭＯＳＦＥＴのゲート端子側にはレベル変換手段を設け
ているため、振幅の大きな入力信号によってプッシュ側
ｎチャネルＭＯＳＦＥＴが駆動されるのでカットオフ状
態になるのを回避することができる。

【００１４】上記ｎチャネルＭＯＳＦＥＴのゲート端子
に供給される振幅の大きな信号を形成するレベル変換手
段は、内部回路に設けることもできるが、出力バッファ
回路に設けるのが望ましい。これによって、内部回路か
ら出力バッファ回路までの配線数を減らせるとともに、
出力バッファ回路のみ変更したＬＳＩを設計する場合に
設計変更が少なくてすむ。

【００１５】また、上記プッシュ側のｐチャネルＭＯＳ
ＦＥＴまたはｎチャネルＭＯＳＦＥＴを複数個設けて並
列形態に接続し、制御信号によって選択的に入力信号で
駆動できるように構成する。これにより、伝送線の有す
るインピーダンスに合うように、出力バッファのインピ
ーダンスを調整することができ、その結果、伝送線端で
の信号の反射を有効に防止することができる。

【００１６】上記並列形態の複数個のｎチャネルＭＯＳ
ＦＥＴは、素子サイズを２のｎ乗の比に設定するのが望
ましい。これによって、少ない素子数で広範囲のインピ
ーダンス調整が可能となる。

【００１７】さらに、上記出力バッファ回路を同時双方
向バッファに使用することにより、どのような信号遷移
においても信号の伝播遅延時間をほぼ一定にすることが
でき、これによってシステムの動作速度を向上させるこ
とができる。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は本発明に係る出力バッフ
ァ回路の一実施例を示す回路図である。なお、図１にお
いて、ＭＯＳＦＥＴを示す記号のゲート部に丸印が付記
されているものはｐチャネル形ＭＯＳＦＥＴで、丸印が
付記されていないものはｎチャネル形ＭＯＳＦＥＴであ
る。

【００１９】図１において、１０は第１の基準電位点と
しての電源電圧ＶDD０と第２の基準電位点としての接地
電位との間に直列に接続されたｐチャネルＭＯＳＦＥＴ
Ｑｐ１とｎチャネルＭＯＳＦＥＴ Ｑｎ１とからなる
最終出力段で、この実施例ではプッシュ側ＭＯＳＦＥＴ
Ｑｐ１と並列にｎチャネルＭＯＳＦＥＴからなる第２
のプッシュ側ＭＯＳＦＥＴ Ｑｎ２が電源電圧ＶDD０
（例えば１．８Ｖ）と出力端子ＯＵＴとの間に接続され
ているとともに、内部回路用の電源電圧ＶDD１（例えば
１．８Ｖ）を２．５〜３．３Ｖに昇圧する昇圧回路２０
と、内部回路から供給される例えば０〜ＶDD１の振幅の
入力信号Ｖｉｎをレベルシフトして上記第２のプッシュ
側ＭＯＳＦＥＴ Ｑｎ２のゲート端子に印加するレベル
変換手段としてのレベルシフト回路３０が設けられてい
る。レベルシフト回路３０は、例えばＣＭＯＳインバー
タなどによって構成することができる。

【００２０】そして、上記レベルシフト回路３０の電源
端子には上記昇圧回路２０で昇圧された電圧Ｖｕｐが供
給されている。これによって、上記第２のプッシュ側Ｍ
ＯＳＦＥＴ Ｑｎ２のゲート端子には、内部回路から供
給される例えば０〜ＶDD１の振幅の入力信号Ｖｉｎを０
〜Ｖｕｐにレベルシフトした信号が印加される。また、
上記第１のプッシュ側ＭＯＳＦＥＴ Ｑｐ１のゲート端
子には内部回路からの入力信号Ｖｉｎをインバータ４０
で反転した信号が印加される。このインバータ４０の電
源電圧は内部回路と同じ電源電圧ＶDD１または昇圧電圧
Ｖｕｐを用いる。これによって、第１のプッシュ側ＭＯ
ＳＦＥＴ Ｑｐ１のゲート端子には、０〜ＶDD１の振幅
または０〜Ｖｕｐの振幅を有する信号が印加される。

【００２１】上記のようにこの実施例の出力バッファ回
路においては、ｐチャネルＭＯＳＦＥＴからなる第１の
プッシュ側ＭＯＳＦＥＴ Ｑｐ１と並列にｎチャネルＭ
ＯＳＦＥＴからなる第２のプッシュ側ＭＯＳＦＥＴ Ｑ
ｎ２が設けられているため、出力電圧によるインピーダ
ンスの変動が小さくなる。すなわち、ｎチャネルＭＯＳ
ＦＥＴのインピーダンス特性は図３（ａ）に示すよう
に、出力電圧Ｖｏｕｔが高くなるほどインピーダンスも
高くなる性質を有するのに対し、ｐチャネルＭＯＳＦＥ
Ｔのインピーダンス特性は図３（ｂ）に示すように、出
力電圧Ｖｏｕｔが高くなるほどインピーダンスは低くな
る性質を有するため、両方の特性が相殺されて図３
（ｃ）に示すようにほぼ一定のインピーダンス特性を呈
するようになる。

【００２２】しかも、この実施例では、ｎチャネルＭＯ
ＳＦＥＴからなる第２のプッシュ側ＭＯＳＦＥＴ Ｑｎ
２のゲート端子に、レベルシフト回路２０でレベルシフ
トされた大きな振幅の信号が印加されるため、図３
（ｄ）に示すようにインピーダンス特性がゲート電圧が
昇圧されていない場合の特性（図３(ａ)）に比べて一定
に近づくためこれとｐチャネルＭＯＳＦＥＴのインピー
ダンス特性とが相殺し合うことにより、図３（ｅ）に示
すごとくさらに出力インピーダンスが安定するととも
に、第２のプッシュ側ＭＯＳＦＥＴ Ｑｎ２のゲート・
ソース間に充分に大きな電圧が印加されるためＱｎ2が
出力電圧によってカットオフされるおそれもなくなる。

【００２３】さらに、この実施例の出力バッファを、図
２に示すような同時双方向Ｉ／Ｏバッファの出力バッフ
ァＤＯＢとして使用した場合には、伝送線Ｌを介して接
続された他のＬＳＩの出力バッファＤＯＢの出力状態と
の関係で、出力が立ち上がる際にロウレベル（０Ｖ）か
ら中間レベル（ＶDD０／２）に変化する場合と、中間レ
ベルからハイレベル（ＶDD０）に変化する場合とがある
が、この実施例の出力バッファは上述したように、出力
インピーダンスの変化が小さいため、いずれの変化の際
の伝播遅延時間をほぼ一定にすることができる。つま
り、信号のディレイ差が小さくなるという利点がある。

【００２４】一般に、複数のＬＳＩからなるシステムで
は、ＬＳＩ間の信号の伝播遅延時間が一番長いものによ
って、システムの動作速度が規制されるため、上記のよ
うに遅延時間が一定になることによって、システムの動
作速度を向上させることができるようになる。なお、図
２において、ＤＩＢは出力バッファＤＯＢと同一の外部
端子Ｐに接続された入力バッファである。

【００２５】図４には、本発明に係る出力バッファ回路
の第２の実施例を示す。

【００２６】この実施例は、図１に示されている回路の
うち破線Ｂで囲まれた部分を基本回路とし、この基本回
路を複数個（ｎ個）並列に接続して、各基本回路Ｂ１，
Ｂ２……ＢｎにはそれぞれＮＡＮＤゲートＧ１，Ｇ２…
…Ｇｎを介して入力信号Ｖｉｎを供給するとともに、上
記ＮＡＮＤゲートＧ１，Ｇ２……Ｇｎの他方の入力端子
に入力される制御信号Ｃ１，Ｃ２……Ｃｎを、出力端子
ＯＵＴに接続される伝送線のインピーダンスに応じて設
定して回路全体として所望のインピーダンスとなるよう
に構成したものである。なお、図４には図示しないが、
この実施例の出力バッファ回路においても図１と同様
に、プルダウン側のｎチャネルＭＯＳＦＥＴ Ｑｎ１
と、入力信号Ｖｉｎを反転してプッシュ側のｐチャネル
ＭＯＳＦＥＴＱｐ１のゲート信号を形成するインバータ
４０とが設けられる。

【００２７】上記制御信号Ｃ１，Ｃ２……Ｃｎは、ＬＳ
Ｉ内部にレジスタを設け、このレジスタに伝送線のイン
ピーダンスに応じて制御コードを設定して各ＮＡＮＤゲ
ートＧ１，Ｇ２……Ｇｎに供給してもよいし、フューズ
のようなプログラム可能な素子を用いて設定するように
してもよい。あるいは、ＬＳＩの外部から制御信号Ｃ
１，Ｃ２……Ｃｎを与えるようにしてもよい。さらに、
上記各基本回路ＤＯＢ１，ＤＯＢ２……ＤＯＢｎは、そ
れぞれ回路を構成するＭＯＳＦＥＴの素子サイズを異な
らしめるようにしてもよい。そして、その場合には各サ
イズにいわゆる２のｎ乗の重み付けを与えるようにする
のが望ましい。これによって、少ない素子数でより広範
囲のインピーダンス調整が可能となる。

【００２８】図５には、本発明に係る出力バッファ回路
の第３の実施例を示す。

【００２９】この実施例は、図１に示されている出力バ
ッファ回路を構成する第２のプッシュ側ＭＯＳＦＥＴ
Ｑｎ２を複数個並列に設け、各ＭＯＳＦＥＴの前段にそ
れぞれ入力信号Ｖｉｎを昇圧レベルＶｕｐまでレベルシ
フトするレベルシフト回路ＬＳＦ１〜ＬＳＦｎを設ける
とともに、昇圧回路２０と各レベルシフト回路ＬＳＦ１
〜ＬＳＦｎとの間にそれぞれスイッチＳＷ１〜ＳＷｎを
設けて、これらのスイッチＳＷ１〜ＳＷｎを制御信号Ｃ
１〜Ｃｎで制御することで、伝送線のインピーダンスに
合わせて出力バッファのインピーダンスを調整できるよ
うに構成したものである。

【００３０】この実施例は、インピーダンスマッチング
が可能でしかも図４の実施例に比べて素子数を減らすこ
とができるという利点がある。なお、この実施例では、
各昇圧回路２０と各レベルシフト回路ＬＳＦ１〜ＬＳＦ
ｎとの間にスイッチＳＷ１〜ＳＷｎを設ける代わりに、
各レベルシフト回路に共通にしてこの共通のレベルシフ
ト回路とプッシュ側の第２のｎチャネルＭＯＳＦＥＴ
Ｑｎ21〜Ｑｎ2ｎとの間にスイッチＳＷ１〜ＳＷｎを設
けることも可能である。これによって、レベルシフト回
路の数が少なくなるので、さらに素子数を減らすことが
できる。

【００３１】図６には、本発明に係る出力バッファ回路
の第４の実施例を示す。

【００３２】この実施例は、図１に示されている出力バ
ッファ回路を構成するの第１のプッシュ側ＭＯＳＦＥＴ
であるｐチャネルＭＯＳＦＥＴ Ｑｐ２を複数個並列に
設け、各ＭＯＳＦＥＴ Ｑｐ11〜Ｑｐ1ｎの前段にそれ
ぞれ制御信号Ｃ１〜Ｃｎにより制御されるＮＡＮＤゲー
トＧ１〜Ｇｎを設け、選択的に入力信号Ｖｉｎを供給可
能に構成することにより、伝送線のインピーダンスに合
わせて出力バッファのインピーダンスを調整できるよう
にしたものである。

【００３３】この実施例は、図４や図５の実施例の出力
バッファ回路に比べてインピーダンスの安定性は若干劣
るものの、インピーダンスマッチングが可能でしかも比
較的少ない素子数で構成することができるという利点が
ある。

【００３４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例においては、昇圧回路をＬＳＩ内部に設けるよ
うにしているが、昇圧電圧ＶｕｐはＬＳＩに外部から与
えるように構成してもよい。

【００３５】以上の説明では主として本発明者によって
なされた発明を、最も有効な応用例として双方向Ｉ／Ｏ
バッファにおける出力バッファ回路に適用した場合につ
いて説明したが、この発明は双方向バッファに限定され
るものでなく、入力バッファ回路と出力バッファ回路と
が別々の外部端子に接続されている半導体集積回路にお
ける出力バッファ回路として広く利用することができ
る。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００３７】すなわち、本発明に従うと、電源電圧が低
電圧化されても、出力バッファの最終出力段のインピー
ダンスを伝送線のインピーダンスに安定して整合させる
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明に係る出力バッファ回路の一実施例を示
す回路図である。

【図２】実施例の出力バッファ回路を用いた双方向バッ
ファを備えたＬＳＩ間の伝送線の接続を示す構成図であ
る。

【図３】従来の出力バッファ回路と実施例の出力バッフ
ァ回路のインピーダンス特性を示すもので、（ａ）はプ
ッシュ側のｎチャネルＭＯＳＦＥＴの出力電圧に対する
インピーダンス特性を示すグラフ、（ｂ）はｐチャネル
ＭＯＳＦＥＴの出力電圧に対するインピーダンス特性を
示すグラフ、（ｃ）はｎチャネルＭＯＳＦＥＴとｐチャ
ネルＭＯＳＦＥＴを並列に接続したときの出力電圧に対
するインピーダンス特性を示すグラフ、（ｄ）はプッシ
ュ側のｎチャネルＭＯＳＦＥＴのゲート電圧を昇圧した
時の出力電圧に対するインピーダンス特性を示すグラ
フ、（ｅ）はゲート電圧を昇圧したｎチャネルＭＯＳＦ
ＥＴとｐチャネルＭＯＳＦＥＴを並列に接続したときの
出力電圧に対するインピーダンス特性を示すグラフであ
る。

【図４】本発明に係る出力バッファ回路にインピーダン
スマッチング機能を設けた回路の一実施例を示す回路図
である。

【図５】本発明に係る出力バッファ回路とインピーダン
スマッチング機能を設けた回路の他の実施例を示す回路
図である。

【図６】本発明に係る出力バッファ回路とインピーダン
スマッチング機能を設けた回路のさらに他の実施例を示
す回路図である。

【図７】従来の出力バッファ回路の構成例を示す回路図
である。

【符号の説明】

１０ 最終出力段 ２０ 昇圧回路 ３０ レベルシフト回路（レベル変換手段） ＤＯＢ 出力バッファ ＤＩＢ 入力バッファ Ｌ 伝送線

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の基準電位点と出力端子との間に接
   続された第１の導電型の第１ＭＯＳトランジスタと、上
   記出力端子と第２の基準電位点との間に接続された第２
   の導電型の第２ＭＯＳトランジスタと、上記第１ＭＯＳ
   トランジスタと並列に上記第１の基準電位点と上記出力
   端子との間に接続された第２の導電型の第３ＭＯＳトラ
   ンジスタとを含み、該第３ＭＯＳトランジスタは第１Ｍ
   ＯＳトランジスタおよび第２ＭＯＳトランジスタよりも
   振幅の大きな信号によって駆動されるように構成された
   出力段を備えてなることを特徴とする出力バッファ回
   路。
2. 【請求項２】 上記第１ＭＯＳトランジスタと並列に、
   複数個の第２導電型の第３ＭＯＳトランジスタが接続さ
   れ、これらの第３ＭＯＳトランジスタは第１ＭＯＳトラ
   ンジスタおよび第２ＭＯＳトランジスタよりも振幅の大
   きな信号によって駆動されるように構成されていること
   を特徴とする請求項１に記載の出力バッファ回路。
3. 【請求項３】 入力された信号のレベルをシフトして上
   記第３ＭＯＳトランジスタを駆動する振幅の大きな信号
   を形成するレベル変換手段を備えてなることを特徴とす
   る請求項１に記載の出力バッファ回路。
4. 【請求項４】 上記複数個の第３ＭＯＳトランジスタ
   は、素子サイズが２のｎ乗の比に設定されていることを
   特徴とする請求項１、２または３に記載の出力バッファ
   回路。
5. 【請求項５】 請求項１、２、３または４に記載の出力
   バッファ回路と、該出力バッファ回路の出力端子が接続
   された外部端子に入力端子が接続された入力バッファ回
   路とを備えていることを特徴とする双方向バッファ。
6. 【請求項６】 請求項１、２、３または４に記載の出力
   バッファ回路もしくは請求項５に記載の双方向バッファ
   を有することを特徴とする半導体集積回路。