JPS62190853A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62190853A JPS62190853A JP61034678A JP3467886A JPS62190853A JP S62190853 A JPS62190853 A JP S62190853A JP 61034678 A JP61034678 A JP 61034678A JP 3467886 A JP3467886 A JP 3467886A JP S62190853 A JPS62190853 A JP S62190853A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- potential
- semiconductor device
- transistors
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/401—Marks applied to devices, e.g. for alignment or identification for identification or tracking
- H10W46/403—Marks applied to devices, e.g. for alignment or identification for identification or tracking for non-wireless electrical read out
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置に関するものであって、特に、封
止された半導体装置の識別を行なう機能を備えた半導体
装置に関するものである。
止された半導体装置の識別を行なう機能を備えた半導体
装置に関するものである。
従来の技術
封止された半導体装置を識別する手段として、半導体チ
ップにあらかじめ抵抗やダイオードなどの素子を形成し
ておき、その電気的特性を利用するものがある。たとえ
ば、半導体装置の任意の外部端子にあらかじめ高抵抗を
形成しておき、その端子の、電流特性を調べることによ
って、同半導体装置を分類、識別することなどが行なわ
れている。
ップにあらかじめ抵抗やダイオードなどの素子を形成し
ておき、その電気的特性を利用するものがある。たとえ
ば、半導体装置の任意の外部端子にあらかじめ高抵抗を
形成しておき、その端子の、電流特性を調べることによ
って、同半導体装置を分類、識別することなどが行なわ
れている。
発明が解決しようとする問題点
前記のような従来の技術では、あらかじめ任意の端子に
形成し六回路素子の電気的特性を利用するために、その
素子が半導体装置本体の通常の動作時においても影響を
及ぼし、それがかえって、同半導体装置自身の本来の特
性を悪くしてしまうことが問題となる。
形成し六回路素子の電気的特性を利用するために、その
素子が半導体装置本体の通常の動作時においても影響を
及ぼし、それがかえって、同半導体装置自身の本来の特
性を悪くしてしまうことが問題となる。
本発明は、上記のような問題点を解消することを目的と
し、半導体装置の通常の動作時には全く支障を与えない
識別手段を内蔵することによって、簡単な外部信号で分
類、識別することのできる機能を備えた半導体装置を提
供するものである。
し、半導体装置の通常の動作時には全く支障を与えない
識別手段を内蔵することによって、簡単な外部信号で分
類、識別することのできる機能を備えた半導体装置を提
供するものである。
問題点を解決するための手段 ゛
上記のような問題点を解決するために、本発明は、おの
おのゲート、ドレインを共通接続した第１、第２の電界
効果トランジスタ間に、ゲート接地の第３の電界効果ト
ランジスタを縦続し、前記第１の電界効果トランジスタ
のソースを電源端子に、前記第２の電界効果トランジス
タのゲート、ドレイン共通接続部を任意または所定の外
部端子に接続した回路構成をそなえた半導体装置である
。
おのゲート、ドレインを共通接続した第１、第２の電界
効果トランジスタ間に、ゲート接地の第３の電界効果ト
ランジスタを縦続し、前記第１の電界効果トランジスタ
のソースを電源端子に、前記第２の電界効果トランジス
タのゲート、ドレイン共通接続部を任意または所定の外
部端子に接続した回路構成をそなえた半導体装置である
。
作用
本発明によれば、電源端子の電位を接地レベルよりも十
分に低い電位に設定し、任意または所定の端子の電位を
適当な正電位に設定してやることによって、任意または
所定の端子から電源端子の方向に電流を流すことができ
る。この回路構成を半導体装置の電源端子と任意または
所定の端子間にあらかじめ内蔵しておき、電源端子と任
意または所定の端子とを前記のように電位設定してやれ
ば、電流が流れるか流れないかによって、本発明の回路
構成を内蔵したものであるか否かが識別できる。しかも
、半導体装置の通常動作においては、電源端子が正電位
で動作するので、本発明による電源端子と任意または所
定の端子間に設けられた回路には電流は流れず、半導体
装置の動作には伺らの支障もきたさない。
分に低い電位に設定し、任意または所定の端子の電位を
適当な正電位に設定してやることによって、任意または
所定の端子から電源端子の方向に電流を流すことができ
る。この回路構成を半導体装置の電源端子と任意または
所定の端子間にあらかじめ内蔵しておき、電源端子と任
意または所定の端子とを前記のように電位設定してやれ
ば、電流が流れるか流れないかによって、本発明の回路
構成を内蔵したものであるか否かが識別できる。しかも
、半導体装置の通常動作においては、電源端子が正電位
で動作するので、本発明による電源端子と任意または所
定の端子間に設けられた回路には電流は流れず、半導体
装置の動作には伺らの支障もきたさない。
実施例
本発明を第１図の実施例回路図を用いて説明する。ここ
で、トランジスタ１．２．３のしきい値電圧をそれぞれ
ＶＴｌ ｒ ＶＴ２ ＊ ＶＴｌとし、これらの各トラ
ンジスタは電源端子４と任意の外部端子Ａとの間に接続
されるものとする。
で、トランジスタ１．２．３のしきい値電圧をそれぞれ
ＶＴｌ ｒ ＶＴ２ ＊ ＶＴｌとし、これらの各トラ
ンジスタは電源端子４と任意の外部端子Ａとの間に接続
されるものとする。
これらの３つのトランジスタは、いずれもｎチャネルエ
ンハンスメント形ＭＯＳトランジスタテあり、この回路
に電流が流れるためには、電源端子４の電位が接地点電
位（零電位）よシ、〇−ｖＴｓ ＶＴｌの電位だけ低
く、かつ外部端子ムの電位が、ＶＴｌの電位よりも高く
なければならない。
ンハンスメント形ＭＯＳトランジスタテあり、この回路
に電流が流れるためには、電源端子４の電位が接地点電
位（零電位）よシ、〇−ｖＴｓ ＶＴｌの電位だけ低
く、かつ外部端子ムの電位が、ＶＴｌの電位よりも高く
なければならない。
この時の電流の流れる方向は、外部端子ムがら電源端子
４の方向である。
４の方向である。
通常動作時においては、電源端子４は正電位であるから
、このトランジスタ１〜３の直列回路に電流が流れるこ
とはあり得ない。
、このトランジスタ１〜３の直列回路に電流が流れるこ
とはあり得ない。
第２図は、８端子を有する半導体装置に、第１図示の識
別用回路構成を内蔵した例であり、電源端子はＸに、ト
ランジスタ２のゲートは接地端子りに接続し、トランジ
スタ３のゲート・ドレインは端子ムに接続したものであ
る。この半導体装置を封止後に識別するには、電源端子
Ｅを、（０−ＶＴ３ＶＴ、）の電位より低く設定し、外
部端子ムを、ＶＴ２の電位よりも高い電圧に設定してや
ればよい。この状態で電流が流れれば、この半導体装置
は、あらかじめ前記の識別用回路構成を内蔵したもので
あることが容易に認識できる。
別用回路構成を内蔵した例であり、電源端子はＸに、ト
ランジスタ２のゲートは接地端子りに接続し、トランジ
スタ３のゲート・ドレインは端子ムに接続したものであ
る。この半導体装置を封止後に識別するには、電源端子
Ｅを、（０−ＶＴ３ＶＴ、）の電位より低く設定し、外
部端子ムを、ＶＴ２の電位よりも高い電圧に設定してや
ればよい。この状態で電流が流れれば、この半導体装置
は、あらかじめ前記の識別用回路構成を内蔵したもので
あることが容易に認識できる。
以上の例は、１種類のデバイスを識別する例であるが、
複数種類のデバイスの分類、識別を行なうことも可能で
ある。その簡単な例を第３図、第４図に示す。
複数種類のデバイスの分類、識別を行なうことも可能で
ある。その簡単な例を第３図、第４図に示す。
第３図は、別の外部端子Ｂと電源端子音との間に、あら
かじめ第１図の回路を挿入した半導体装置である。つま
り、トランジスタ２のドレインΦゲート側を、外部端子
Ｂに接続したものである。
かじめ第１図の回路を挿入した半導体装置である。つま
り、トランジスタ２のドレインΦゲート側を、外部端子
Ｂに接続したものである。
また、第４図は同様の回路構成を外部端子Ｃと電源端子
音との間に接続しｋものである。これらの半導体装置を
識別するためには、電源端子Ｘを（ＯＶＴ５ ＶＴｌ
） ノＮ位、ｔ ’）低く 設定Ｌ、端子Ｂ、ＣにＶ
Ｔｌの電位より高い電圧を与えてやればよい。さらに次
のような方法で識別を行なうと有効である。
音との間に接続しｋものである。これらの半導体装置を
識別するためには、電源端子Ｘを（ＯＶＴ５ ＶＴｌ
） ノＮ位、ｔ ’）低く 設定Ｌ、端子Ｂ、ＣにＶ
Ｔｌの電位より高い電圧を与えてやればよい。さらに次
のような方法で識別を行なうと有効である。
第２図〜第４図の各回路構成を半導体装置のいずれかに
組み込んでおけば、電源端子Ｘを前記（０−ｖＴｓ
ＶＴｌ ）電位の条件に設定し、各外部端子ム、Ｂ、Ｃ
に、順次、前記ＶＴ２の電圧を加え、電流が流れたとき
は′１′、流れないときは℃′とすると、第一２図の半
導体装置の外部端子ムＩＢＩＣからは’１００’ 、第
３図の半導体装置からは’０１０’、さらに、第４図の
半導体装置からは’００１’の端子情報を得ることがで
きる。つまり、前記第１図示の回路を内蔵することによ
り、その各端子ム、Ｂ、Ｃのおのおのには′１′という
端子情報が設定されることになシ、任意の数の端子を使
用することにより、そのデバイス特有の端子情報を、任
意のビット数のコードによシ設定することができる。
組み込んでおけば、電源端子Ｘを前記（０−ｖＴｓ
ＶＴｌ ）電位の条件に設定し、各外部端子ム、Ｂ、Ｃ
に、順次、前記ＶＴ２の電圧を加え、電流が流れたとき
は′１′、流れないときは℃′とすると、第一２図の半
導体装置の外部端子ムＩＢＩＣからは’１００’ 、第
３図の半導体装置からは’０１０’、さらに、第４図の
半導体装置からは’００１’の端子情報を得ることがで
きる。つまり、前記第１図示の回路を内蔵することによ
り、その各端子ム、Ｂ、Ｃのおのおのには′１′という
端子情報が設定されることになシ、任意の数の端子を使
用することにより、そのデバイス特有の端子情報を、任
意のビット数のコードによシ設定することができる。
発明の効果
以上のように本発明の回路構成を任意の端子に設けるこ
とによシ、その端子に端子情報を設定することができ、
任意の数の端子を使用することにより、その半導体装置
に特有の端子情報を設定することができる。しかも、こ
の回路を付加したことによっても、同半導体装置は通常
の動作に全く支障をきたさない。
とによシ、その端子に端子情報を設定することができ、
任意の数の端子を使用することにより、その半導体装置
に特有の端子情報を設定することができる。しかも、こ
の回路を付加したことによっても、同半導体装置は通常
の動作に全く支障をきたさない。
前記の端子情報をコード化して使用すれば、複数種類の
半導体装置を正確に、かつ高速に分類、識別することが
でき、その実用効果は大なるものがある。
半導体装置を正確に、かつ高速に分類、識別することが
でき、その実用効果は大なるものがある。
第１図は本発明実施例の等価回路図、第２図〜第４図は
第１図の回路を内蔵する半導体装置の各配線図である。 １．２．３・・・・・・ｎチャネルエンハンスメント型
ＭＯＳトランジスタ、４・・・・・・電源端子、６・・
・・・・接地端子、ム、Ｂ、ｃ、Ｄ、Ｒ，Ｆ、Ｇ、Ｈ・
・・・・・半導体装置の各外部端子。 看” 寸く −の 〜 鞍 瞭
鞍
第１図の回路を内蔵する半導体装置の各配線図である。 １．２．３・・・・・・ｎチャネルエンハンスメント型
ＭＯＳトランジスタ、４・・・・・・電源端子、６・・
・・・・接地端子、ム、Ｂ、ｃ、Ｄ、Ｒ，Ｆ、Ｇ、Ｈ・
・・・・・半導体装置の各外部端子。 看” 寸く −の 〜 鞍 瞭
鞍
Claims (1)
- おのおのゲート、ドレインを共通接続した第１、第２の
電界効果トランジスタ間に、ゲート接地の第３の電界効
果トランジスタを縦続し、前記第１の電界効果トランジ
スタのソースを電源端子に、前記第２の電界効果トラン
ジスタのゲート、ドレイン共通接続部を任意または所定
の外部端子に接続した回路構成をそなえた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034678A JPH0770630B2 (ja) | 1986-02-18 | 1986-02-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034678A JPH0770630B2 (ja) | 1986-02-18 | 1986-02-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62190853A true JPS62190853A (ja) | 1987-08-21 |
| JPH0770630B2 JPH0770630B2 (ja) | 1995-07-31 |
Family
ID=12421077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034678A Expired - Lifetime JPH0770630B2 (ja) | 1986-02-18 | 1986-02-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770630B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5919263A (en) * | 1992-09-04 | 1999-07-06 | Elougx I.P. Holdings L.T.D. | Computer peripherals low-power-consumption standby system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59159948U (ja) * | 1983-04-12 | 1984-10-26 | 日本電気株式会社 | 集積回路装置 |
-
1986
- 1986-02-18 JP JP61034678A patent/JPH0770630B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59159948U (ja) * | 1983-04-12 | 1984-10-26 | 日本電気株式会社 | 集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5919263A (en) * | 1992-09-04 | 1999-07-06 | Elougx I.P. Holdings L.T.D. | Computer peripherals low-power-consumption standby system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770630B2 (ja) | 1995-07-31 |
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