KR100613738B1 - 논리 회로 - Google Patents

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Abstract

본 발명은 논리 회로에 관한 것으로, 이 논리 회로는 2선식 논리 트리, 클록에 동기하는 논리 회로 영역의 변화의 결과를 차동 증폭시키는 센스 앰프로 이루어진 동기형 센싱 래치 수단, 논리 트리 분리 제어 회로, 및 논리 트리의 분리를 위한 스위치 군으로 이루어진 논리 회로 영역과, 동기 신호의 1주기 동안 논리를 유지하기 위한 세트 및 리세트 수단을 가지며, 아이들 단계에서는, 센스 앰프가 불활성화되고, 2선식 논리 트리 유니트와 센싱 래치가 접속되고, 2선식 논리 트리의 출력단이 단락된다. 구동 단계에서는 센스 앰프가 활성화되고, 2선식 논리 트리의 출력단이 오픈되며, 최종 확정 단계에서는, 센스 앰프가 활성화되고, 논리 트리와 센싱 래치 유니트가 분리되어 클리치를 분리하여 전력 소비를 줄이고 속도를 증대시킨다.
논리 회로, 논리 함수, 논리 트리, 논리 입력 노드, 논리 출력 노드, 중간 노드, 센싱 래치부, 센스 앰프, 스위치 수단, 설정 수단.

Description

논리 회로 {LOGIC CIRCUIT}
도 1은 플립 플롭과 그 데이터 입력에 논리 게이트를 배치한 일반적인 구조를 스태틱 CMOS 논리 회로에서 실현한 제1 종래예를 나타낸 도면.
도 2는 도 1의 플립 플롭의 트랜지스터 레벨의 회로도.
도 3은 도 1의 조합 논리 회로의 구성예를 나타낸 회로도.
도4는 PDN-F/F 논리 회로의 일반 구성을 나타낸 회로도.
도 5는 하나의 멀티 플렉서의 논리 기능을 탑재한 PDN-F/F 논리 회로의 구체적인 구성예를 나타낸 회로도.
도 6은 SA-F/F 논리 회로의 일반 구성을 나타낸 회로도.
도 7은 하나의 멀티 플렉서의 논리 기능을 탑재한 SA-F/F 논리 회로의 구체적인 구성예를 나타낸 회로도.
도 8은 DCSL 회로의 일반 구성을 나타낸 회로도.
도 9는 제1 종래예의 과제를 설명하기 위한 도면.
도 10은 본 발명에 관한 논리 회로의 제1 실시 형태를 나타낸 블록도.
도 11은 도 10의 논리 회로에 있어서의 NMOS 2선식 논리 트리부 및 SR 래치부의 구체적인 구성예를 나타낸 회로도.
도 12는 본 발명에 관한 센싱 래치부의 기본적인 구성을 설명하기 위한 도 면.
도 13은 본 발명에 관한 센싱 래치부의 「아이들 단계」에서의 기본 동작을 설명하기 위한 도면.
도 14는 본 발명에 관한 센싱 래치부의 「구동 단계」에서의 기본 동작을 설명하기 위한 도면.
도 15는 본 발명에 관한 센싱 래치부의 「확정 단계」에서의 기본 동작을 설명하기 위한 도면.
도 16은 본 발명에 관한 센싱 래치부의 제1 구체예를 나타낸 회로도.
도 17은 본 발명에 관한 센싱 래치부의 제2 구체예를 나타낸 회로도.
도 18은 본 발명에 관한 센싱 래치부의 제3 구체예를 나타낸 회로도.
도 19는 도4에 나타낸 종래의 CMOS 논리 회로와 본 발명에 관한 논리 회로에 있어서의 전류 파형을 나타낸 도면.
도 20은 스태틱 CMOS 논리 회로의 동작 지연 특성을 나타낸 도면.
도 21은 본 발명에 관한 논리 회로의 동작 지연 특성을 나타낸 도면.
도 22는 SA-F/F 논리 회로와 본 발명 회로에 있어서의 Tcq 대 논리 트리 높이 특성을 나타낸 도면.
도 23은 SA-F/F 논리 회로와 본 발명 회로에 있어서의 Tcq 대 논리 트리 NMOS 사이즈(Wn) 특성을 나타낸 도면.
도 24는 본 발명에 관한 센싱 래치부가 부정한 전원 변동을 흡수하고, 올바른 논리 값으로 확정되어 가는 과정을 나타낸 도면.
도 25는 본 발명에 관한 논리 회로의 제2 실시 형태를 나타낸 블록도.
도 26은 도 25의 논리 회로에 있어서의 NMOS 2선식 논리 트리부 및 SR 래치부의 구체적인 구성예를 나타낸 회로도.
도 27은 본 발명에 관한 논리 회로의 제3 실시 형태를 나타낸 블록도.
도 28은 도 27의 논리 회로에 있어서의 NMOS 2선식 논리 트리부 및 SR 래치부의 구체적인 구성예를 나타낸 회로도.
도 29는 슬립 모드 동작 시의 내부 노드 TH, TH＿X의 전위 파형과 리크 전류 값의 시뮬레이션 결과를 나타낸 도면.
[부호의 설명]
100.100A,100B…논리 회로, 110…NMOS 2선식 논리 트리부, 120…SR 래치부, 130,130A,130B,130C…센싱 래치부, 131…센스 앰프, 132…스위치, 133…논리 트리 분리부, 134,135…스위치, NT101,NT102…NMOS 트랜지스터, G…제어 노드, MG…중간 노드.
본 발명은 CMOS 반도체 집적 회로 등에 있어서의 논리 회로에 관하며, 특히 동기 회로에 동기하여 동작하는 1비트 기억 소자인 플립 플롭과, 그 데이터 입력에 위치하는 여러 개의 논리 게이트의 기능을 하나에 모은 논리 함수를 가지는 플립 플롭으로서의 논리 회로에 관한 것이다.
집적 회로에 있어서는, 논리 연산을 논리 게이트의 조합에 따라 행하고, 그 결과를 플립 플롭에 기억하여 다음 주기의 연산에 이용하는 것이 일반적이다.
예를 들면, 순차 회로나 파이프 라인이라고 하는 집적에 있어서 흔한 구조도, 플립 플롭과 그 데이터 입력에 단수 또는 복수의 논리 게이트를 배치한 형식으로 구성되어 있다.
다음에, 플립 플롭과 그 데이터 입력에 단수 또는 복수의 논리 게이트를 배치한 회로의 제1∼제4 종래예에 대하여 설명한다.
제1 종래예
도 1은, 플립 플롭과 그 데이터 입력에 논리 게이트를 배치한 일반적인 구조를 스태틱 CMOS 논리 회로(10)에서 실현한 제1 종래예를 나타낸 도면이다.
도 1에 나타낸 바와 같이, 원하는 논리 함수는 조합 논리 회로 LC(11)에서 실현되고, 그 논리 함수 출력 F가 플립 플롭 FF(11)의 데이터 입력 D에 공급된다.
플립 플롭 FF(11)에서는, 동기 부호 CLK에 동기하여 입력 D의 값이 입력되고, 데이터 출력 Q로부터 출력된다.
도 2는, 플립 플롭 FF(11)의 트랜지스터 레벨의 회로도이다.
도 2에 나타낸 플립 플롭 FF(11)는, 문헌「John P. Uyemura,"CMOS LOGIC CIRCUIT DESIGN,"KLUWER ACADEMIC PUBRISHERS, pp.278-281, 1999」에 개시되어 있는 CMOS 트랜스미션 게이트를 사용한 마스터 슬레이브형 플립 플롭에 기초한 것이며, 현재 일반적으로 사용되고 있다.
구체적으로는, 도 2의 플립 플롭 FF(11)는, 인버터 INV11∼INV18, 및 CMOS 트랜스미션 게이트 TMG11, TMG12를 가지고 있다.
또, 도 3은 조합 논리 회로 LC(11)의 구성예를 나타낸 회로도이다.
상기 논리 회로 LC(11)는, 2입력의 배타적 OR 게이트(EXOR) ER(11), 2입력의 부정적 배타적 OR 게이트(EXNOR) ENR(11), 및 2입력 NAND 게이트 NA(11)을 가지고 있다.
도 3의 논리 회로 LC(11)는, 논리 함수 F=A (＋) {(B (＋) C}·D}를 실현한 경우를 나타낸 것이다.
제2 종래예
또, 플립 플롭과 그 데이터 입력에 위치하는 여러 개의 논리 게이트의 기능을 하나에 모은 것이라고 하는 개념 자체는, 이미 발표되어 있다.
그 첫 번째 예로서, AMD사의 PDN(Pull Down Network) 탑재형 플립 플롭(이하, PDN-F/F라고 함)이 있다(문헌;Steven Hesley, et al.,"A 7th-Generation x86 Microprocessor," ISSCC Digest of Technical Papers, pp. 92-93, Feb., 1999, 또는, 문헌; Alisa Scherer,et al.,"An Out-of-Order Three-Way Superscalar Multimedia Floating-Point,"ISSCC Digest of Technical Papers, pp. 282-283, Feb., 1999 참조).
도4는 PDN-F/F의 일반 구성을 나타낸 회로도이며, 도 5는 하나의 멀티플렉서의 논리 기능을 탑재한 PDN-F/F 논리 회로의 구체적인 구성예를 나타낸 회로도이다.
PDN-F/F 논리 회로(20)는, p채널 MOS(PMOS) 트랜지스터 PT(21), PT(22), 및 n채널 MOS(NMOS) 트랜지스터 NT(11)∼NT(13)으로 이루어지는 동적 회로부(21)와, 입출력이 서로 접속되어 래치를 구성하는 인버터 INV(21), INV(22), 및 출력용 인버터 INV(23)으로 이루어지는 정적 회로부(22)로 구성된다.
PDN이라는 것은 전술한 바와 같이 Pull Down Network의 약칭으로, 일반적으로 말할 때의 NMOS 단선식 논리 트리(23)이다.
동적 회로부(21)가 논리 평가를 행하고, 그 값을 정적 회로부(22)의 래치에서 유지하는 구조로 되어 있다.
PND-F/F 논리 회로(20)에서 특징적인 것은, PMOS 트랜지스터 PT(21)와 NMOS 트랜지스터 NT(21)에 입력되는 펄스화된 클록 (PULSED-CLK) PCLK가, 글로벌한 동기 신호 CLK의 상승에 동기하여 생성되는 폭이 짧은 펄스가 아니면 안되는 것이다.
펄스화된 클록 PCLK는, 도 5에 나타낸 바와 같이, 펄스 제너레이터(24)에 의해 생성된다.
상기 펄스 제너레이터(24)는, 클록 반전 신호 CLK＿X가 입력되는 인버터 INV(24), 전원 전압 VDD의 공급 라인과 접지 사이에 직렬로 접속되어 게이트에 인버터 INV(24)의 출력이 공급되는 PMOS 트랜지스터 PT(23), NMOS 트랜지스터 NT(24), NT(25), PMOS 트랜지스터 PT(23)와 NMOS 트랜지스터 NT(24)의 드레인 상호간의 접속점, 및 인에이블 신호 ENB가 입력되는 2입력 NAND 게이트 NA(21), NAND 게이트 NA(21)의 출력과 클록 반전 신호 CLK＿X가 입력되는 2입력 NOR 게이트 NR(21)에 의해 구성되어 있다.
펄스화된 클록 PCLK가 논리「0」일 때, 내부 노드 F는 논리「1」에 초기화된다.
펄스화된 클록 PCLK가 논리「1」로 되면, 논리 트리(PDN)(23)에 있어서 논리 평가가 행해지고, 노드 F가 변화된다. 이 변화는 PMOS 트랜지스터 PT(22), 및 NMOS 트랜지스터 NT(23), NT(24)에 의해 구성되는 동적인 인버터를 통하여, 인버터 INV(21), INV(22)로 이루어지는 래치(22a)에 전달된다. 그 동안, 입력 신호는 변화해서는 안 된다.
PDN-F/F 논리 회로(20)에서 중요한 것은, 펄스화된 클록 PCLK가 논리「1」로 되어 있는 시간을 정밀하게 제어하는 것이다.
상기 시간은, 노드 F의 전위가 논리「1」로부터 논리「0」으로 변화하기 위해 충분하고, 또한 최소의 시간이 아니면 안 된다.
만약 짧으면, F가 충분히 논리「0」으로 변화하지 않는 사이에 다시 논리「1」로 돌아와 버리고, 올바른 논리 평가를 할 수 없다. 그러나, 지나치게 길면, 입력 신호가 변화할 수 없는 시간이 커지게 된다.
일반의 플립 플롭에도 동작 시에 입력이 변화해서는 안되는 시간으로서, 세트 업 타임, 홀드 타임이 있고, 일반적으로 짧은 쪽이 성능이 양호하게 된다.
PDN-F/F 논리 회로(20)에 있어서의 세트 업 타임, 홀드 타임은, 펄스화된 클록 PCLK가 논리 회로「1」로 되어 있는 시간이 직접 관계되어 있으므로, 펄스화된 클록 PCLK의 폭은 짧을수록 좋다.
펄스화된 클록 PCLK를 생성하는 도 5에 나타낸 펄스 제너레이터(24)의 특징 적인 점은, NMOS 트랜지스터 NT(24), NT(25)에 의해 적절한 펄스화된 클록 PCLK의 폭을 얻는 데에 있다.
PDN인 논리 트리(23)가 NMOS(3) 단분(段分)이 될 때는, NMOS 트랜지스터 NT(24), NT(25)에 가하여 또 하나 직렬로 NMOS 트랜지스터를 가하면, 펄스 제너레이터(24) 내에서 NMOS(3) 단분의 지연을 발생시키는 것이 가능해진다.
PDN-F/F 논리 회로(20)의 주목적은, 고속의 논리 회로를 실현하는 것에 있다고 고찰된다.
일반적으로, 동적 논리 회로에서 실현하는 것이, 정적 논리 회로에서 실현했을 때보다도 고속이다.
또한, PDN-F/F 논리 회로(20)에서는, 마스터 래치와 논리 트리를 결합함으로써, 논리 함수의 입력 단자에 관한 세트 업 타임, 홀드 타임의 단축을 지향하고 있다.
제3 종래예
플립 플롭과 그 데이터 입력에 위치하는 여러 개의 논리 게이트의 기능을 하나에 모은다고 하는 개념의 두 번째 예로써, Sence Amplifier-Based 플립 플롭(이하, SA-F/F라고 함)을 든다(문헌;Borivoje Nikolic, et al.,"Sence Amplifier-Base d Flip-Flop,"ISSCC Digest of Technical Papers, pp. 282-283, Feb., 1999, 또는 문헌;R. Stephany, et al.,"A 200MHz 32b 0.5W CMOS RISC Microprocessor,"ISSCC Digest of Technical Papers, pp. 238-239, Feb., 1998 참조).
도 6은, SA-F/F 논리 회로의 일반 구성을 나타낸 회로도이며, 도 7은, 하나 의 멀티 플렉서의 논리 회로를 탑재한 SA-F/F 논리 회로의 구체적인 구성예를 나타낸 회로도이다.
SA-F/F 논리 회로(30)는, NMOS 트랜지스터 NT(301)∼NT(316)을 포함하는 NMOS 2선식 논리 트리(31), NMOS 2선식 논리 트리(31)의 접지와의 접속을 클록 신호를 CLK에 동기하여 제어하는 NMOS 트랜지스터 NT(31), PMOS 트랜지스터 PT(31)∼PT(34) 및 NMOS 트랜지스터 NT(32)∼NT(34)에 의해 구성된 센스 앰프(32), NAND 게이트 NA(31), NA(32)에 의해 구성된 NAND형 RS 래치(33)에 의해 구성되어 있다.
그리고, 센스 앰프(32)에 있어서의 NMOS 트랜지스터 NT(34)의 게이트 단자는 전원 전압 VDD의 공급 라인에 접속, 항상 온 상태에 있다.
SA-F/F 논리 회로(30)에 있어서, 동기 신호 CLK가 논리「0」일 때, 센스 앰프(32)의 PMOS 트랜지스터 PT(31), PT(32)에 의한 프리 차지가 행해진다. 이로써, RS 래치(33)에 대한 논리 출력 노드 TH, TH＿X는 양방 논리「1」로 되어 그 출력은 유지된다.
NMOS 트랜지스터 NT(32), NT(33)를 통하여 논리 트리(31)에 의한 논리 입력 F, F＿X는 논리「1」의 전위보다도 NMOS 트랜지스터의 임계값만큼 낮은 전압으로 프리 차지된다.
이 때, NMOS 트랜지스터 NT(31)가 커트 오프되어 있기 때문에 관통 전류는 흐르지 않는다.
클록 신호 CLK가 논리「1」로 되면, PMOS 트랜지스터 PT(31), PT(32)가 오프로 되고, NMOS 트랜지스터 NT(31)가 온으로 되어, 논리 평가가 개시된다.
입력 신호에 따라, 센스 앰프(32)에 대한 논리 입력 노드 TF나 TF＿X 어느 한 쪽이 접지에 이르는 경로가 논리 트리(31) 내에 형성된다. 여기서는 그것이 논리 입력 노드 TF 측이라고 한다.
이 경우, 논리 입력 노드 TE의 전위는 신속하게 논리「0」으로 떨어진다.
여기서, 센스 앰프(32)의 NMOS 트랜지스터 NT(34)는 항상 온이며, 실질 저항과 같이 작용하므로, 논리 입력 노드 TF＿X에 있었던 전하는 NMOS 트랜지스터 NT(34)를 통하여 논리 입력 노드 TF 측으로 흐른다.
따라서, 논리 입력 F에 이어서 약간 뒤늦게 논리 입력 F＿X의 전위도 「0」으로 떨어진다.
최종적으로, 논리 입력 F, F＿X의 전위는 양쪽 모두 논리「0」의 전위로 떨어지나, 논리 출력 H, H＿X는 그렇게 되지 않는다. 여기서는 H=0, H＿X=1이라고 한다.
논리 입력 F는 먼저 논리「0」으로 떨어진 경우, NMOS 트랜지스터 NT(32)를 통하여 논리 출력 H도 논리「0」으로 된다.
그러나, 논리 출력 노드 TH＿X는 조금 전위가 하강한 후, 논리「1」로 회복된다. 이는, 논리 출력 F가 약간 빨리 논리「0」으로 떨어지기 때문에, PMOS 트랜지스터 PT(34)가 온으로 되고, PMOS 트랜지스터 PT(33), 및 NMOS 트랜지스터 NT(33)는 커트 오프되고, 논리 출력 노드 TH, TH＿X에 대하여 전하가 공급되기 때 문이다. 이로써, PMOS 트랜지스터 PT(33), 및 NMOS 트랜지스터 NT(32)는 온으로 되고, 논리 출력 노드 TH, TH＿X로 안정된 쌍을 이룬 논리 전위 상태가 유지되게 된다.
상기 2개의 논리 출력 H, H＿X는 SR 래치(33)의 입력이기도 하므로, 여기에 있어서 SR 래치(33)에 논리 함수의 평가 결과가 대입되고 출력된다.
이 후 입력 신호에 변화가 일어나, 논리 트리(31) 내의 접지에 이르는 경로가 논리 입력 F로부터 F＿X로 변한다고 하더라도, 동작에 영향은 없다.
왜냐하면, 이미 NMOS 트랜지스터 NT(33)는 커트 오프로 되어 있어, 노드 TH＿X의 전하가 논리 입력 노드 TF＿X 측에 대하여 유입되지 않기 때문이다. 논리 입력 노드 TF＿X에 이르는 접지의 경로는, NMOS 트랜지스터 NT(34), NT(32)를 통하여, 변함없이 노드 TH의 전위를 논리 0으로 고정시킬 뿐이다.
SA-F/F 논리 회로(30)의 주목적도, PDN-F/F 논리 회로(20)와 마찬가지로, 고속의 논리 회로를 실현하는 것에 있다고 고찰된다.
SA-F/F 논리 회로(30)는, PDN-F/F 논리 회로와 마찬가지로, 동적 논리 회로에서 논리 함수의 평가를 행하고, 센스 앰프와 마스터 래치를 통합함으로써, 논리 함수의 입력 단자에 관한 센스 업 타임, 홀드 타임의 단축을 지향하고 있다.
제4 종래예
플립 플롭과 그 데이터 입력에 위치하는 여러 개의 논리 게이트의 기능을 하나에 모은다고 하는 개념의 세 번째 예로서, 차동(差動)형 전류 스위치 논리(Differential Current Switch Logic; 이하, DCSL이라고 함) 회로를 든다(문 헌; Dinesh Somasekhar, et al.,"Differential Current Somasekhar, et al.,"Differential Current Switch Logic:A Low Power DCVS Logic Family,"IEEE JSSC, vol. 31, no. 7, pp. 981-991, JUly, 1996 참조).
도 8은 DCSL 회로의 일반 구성을 나타낸 회로도이다.
DCSL 회로(40)는, SA-F/F 논리 회로(30)와 마찬가지로, NMOS 2선식 논리 트리부(41), PMOS 트랜지스터 PT(41)∼PT(43), 및 NMOS 트랜지스터 NT(41)∼NT(45)에 의해 구성된 센스 앰프부(42), 및 NOR 게이트 NR(41), NR(42)에 의해 구성된 NOR형 RS 래치(43)에 의해 구성되어 있다.
동 문헌에서는 3종류의 센스 앰프(DCSL1, DCSL2, DCSL3)가 제안되어 있다(pp. 983, 도 13∼15). 여기서 DCSL3을 선택한다. 또 문헌에 있는 바와 같이, DCSL 자체는 새로운 다이나믹 논리 회로의 구성법, 특히 센스 앰프 방식에 관한 제안을 행한 것으로, 논리 함수 를 가지는 플립 플롭의 실현을 지향한 것이 아니다. 그러나, 동 문헌 pp. 986, 도 21에 'A Latched DCSL output stage'가 소개되어 있어, 논리 함수 를 가지는 플립 플롭의 실현이 시사(示唆)되고 있다.
SA-F/F 논리 회로와는 상이하고, DCSL(DCSL3) 회로(40)에서는, 플립 플롭 동작의 초기 상태로서, 센스 앰프(41)의 논리 출력 H, H＿X의 전위를 NMOS 트랜지스터의 임계값 전위의 근방에 설정한다. 이 전위는 이를 참조하는 후단의 논리 게이트에 있어서는 논리「0」으로서 취급된다.
플립 플롭 동작의 초기 상태에서는, 클록 반전 신호 CLK＿X가 논리「1」로 공급되고, PMOS 트랜지스터 PT(41)이 커트 오프되고, NMOS 트랜지스터 NT(45)가 온 으로 된다.
NMOS 트랜지스터 NT(45)가 온으로 되기 때문에, 내부 노드 TH와 TH＿X는 단락된다. 이는 NMOS 트랜지스터 NT(41), NT(42), NT(43) 및 NT(44)의 게이트 단자, 드레인 단자의 전부를 단락한 것으로 된다.
게이트 단자와 드레인 단자가 단락된 MOS 트랜지스터는 다이오드와 등가의 작용을 한다.
여기서, 클록 반전 신호 CLK＿X가 논리「1」이 되기 직전의 노드 TH, TH＿X의 논리 전위가 〔0,1〕인 경우를 생각한다. 이 경우, 노드 TH＿X 쪽에는 정전하(正電荷)가 비축되어 있다.
클록 반전 신호 CLK＿X가 논리「1」이 되어 NMOS 트랜지스터 NT(45)에 의한 단락이 생기면, 노드 TH＿X에 있던 전하는 노드 TH에 유출되고, 평형 분배된다.
이 때 전하가 따로 유출되지 않으면 양 노드 TH, TH＿X의 전위는 전원 전압 VDD의 반이 된다.
그러나, 전술한대로, 이 때의 NMOS 트랜지스터 NT(41), NT(42), NT(43), NR(44)는 다이오드로서 작용하므로, 다이오드의 양단(兩端)의 전위차가 NMOS 트랜지스터의 임계값과 대략 동드해질 때까지 전류는 흐른다.
구체적으로는, NMOS 트랜지스터 NT(41) 및 NT(42)는 접지에 대하여 전류를 흘려보내고, NMSO 트랜지스터 NT(43) 및 NT(44)는 논리 트리(41)의 논리 출력 노드 TF, TF＿X에 대하여 전류를 흘려보낸다.
이리하여, 노드 TH, TH＿X의 전위는 NMOS 트랜지스터의 임계값과 대략 동등하게 된다.
이 때, 논리 트리(41)의 노드 TF, TF＿X 중 어느 쪽인가가 접지에 이르는 경로를 가지고 있다고 하더라도, 노드 TH, TH＿X로부터의 전위의 유출은 생기지 않는다.
왜냐하면, NMOS 트랜지스터 NT(43) 및 NT(44)의 게이트 단자에 가해지는 전압은 NMOS 트랜지스터의 임계값 근방으로, 커트 오프되어 있기 때문이다.
따라서, 노드 TF, TF＿X의 전위는 부정으로 된다. 그러나 대부분의 경우에 있어서, 논리「0」의 전위에 가까운 값이 된다.
노드 TH, TH＿X의 전위가 NMOS 트랜지스터의 임계값 전위 근방이며, 그것이 논리「0」으로서 취급되기 때문에, NOR형 RS 래치(443)는 그 출력을 유지한다.
클록 반전 신호 CLK＿X가 논리「0」으로 되어(이는 클록 신호 CLK의 상승과 등가), 논리 평가가 개시된다.
이 경우, NMOS 트랜지스터 NT(45)가 커트 오프되고, 지금까지의 단락 상태가 소실되고, PMOS 트랜지스터 PT(41)이 온으로 되어 전류가 유출된다.
PMOS 트랜지스터 PT(42), PT(43)의 게이트 단자는 그때까지 NMOS 트랜지스터 PT(42), PT(43)의 임계값 근방의 전압이 가해지고 있었으므로, PMOS 트랜지스터 PT(42), PT(43)은 온 상태로 시작된다.
따라서, 이들 PMOS 트랜지스터 PT(41), PT(42), PT(43)를 통하여 노드 TH, TH＿X에 전하가 공급된다.
NMOS 트랜지스터 NT(43) 및 NT(44)는, 게이트 단자(즉 노드 TH, TH＿X)에는 그때까지 NMOS 트랜지스터의 임계값 근방의 전압이 가해지고 있었으므로, 커트 오프 상태로 시작된다.
노드 TH, TH＿X에 전하가 공급되고, 이들의 노드 전위가 상승하고, NMOS 트랜지스터 NT(43) 및 NT(44)는 약하게 온으로 되기 시작한다.
SA-F/F 논리 회로와 마찬가지로, 입력 신호의 조합에 따라 논리 트리의 논리 출력 노드 TF, TF＿X 중 어느 쪽인가 반드시 한 쪽에 접지에 이르는 경로가 형성되어 있다. 여기서는 그것이 TF라고 한다.
약하게 온으로 되기 시작한 NMOS 트랜지스터 NT(43)를 통하여, 노드 TH로부터 노드 TF를 향하여 전류가 흐르고, 상승하고 있던 노드 TH의 전위는, 완전한 논리「0」의 전위로 떨어진다.
노드 TH가 완전한 논리「0」의 전위로 되기 때문에, PMOS 트랜지스터 PT(43)는 완전히 온으로 되고, NMOS 트랜지스터 NT(42), 및 NT(45)는 완전히 커트 오프로 된다.
그러므로, 노드 TH, TH＿X는 신속하게 완전한 논리「1」의 전위에 이른다. 또 동시에, PMOS 트랜지스터 PT(42)는 완전히 커트 오프로 된고, NMOS 트랜지스터 NT(41), 및 NT(43)는 완전히 온으로 된다.
이로써, 노드 TH, TH＿X에서 안정된 양방의 논리 전위 상태가 유지되게 된다. 상기 2개의 노드의 전위에 상당하는 논리 출력 H, H＿X는 RS 래치(43)의 입력이기도 하므로, 여기서 RS 래치(43)에 논리 함수의 평가 결과가 대입되고 출력된 다.
이 후 입력 신호에 변화가 일어나, 논리 트리(41) 내의 접지로 이르는 경로가 노드 TF로부터 TF＿X를 향하여 전류가 흐르는 것은 아니다. 또, 노드 TF가 접지로 이르는 경로를 갖지 않게 되었다고 하더라도, NMOS 트랜지스터 NT(41)이 온으로 되어 있어, 노드 TH를 완전한 논리「0」으로 유지하고 있다.
DCSL 회로(40)의 목적의 하나는, SA-F/F 논리 회로와 동일한 고속의 논리 회로의 실현에 있다. 그리고, 동시에 저소비 전력화를 도모하는 것이 큰 목적의 하나로 되고 있다.
DCSL 회로(40)에 있어서는, NMOS 트랜지스터 NT(43), NT(44)에 의해, 논리 트리(41)로 유입되는 전류가 제어된다.
전술한 바와 같이, 논리 평가의 과정에서 논리「1」로 되는 측의 NMOS 트랜지스터는 커트 오프로 된다.
그러므로, 논리 트리(41)의 논리 출력 노드 TF, TF＿X의 전위는, 논리「0」의 전위로부터 약간 상승할 뿐이다. 논리 트리(41)의 논리 출력 노드 TF, TF＿X의 전위 진폭이 매우 소폭이라고 하는 것은, 논리 트리 내부의 노드에 있어서의 전위 진폭은 그보다도 더욱 작다라고 하는 것이다.
소비 전력은 논리 진폭의 2승에 비례하므로, 동일한 NMOS 2선식 논리 트리를 사용하는 SA-F/F 논리 회로에 비해, 논리 트리부의 소비 전력이 매우 작다.
또, SA-F/F 논리 회로에서는 논리 트리가 높아질수록 논리 확정까지의 시간도 커졌다.
그러나, DCSL 회로에서는, 논리 트리의 높이에 대한 논리 확정 시간의 의존성이 작다(상기 문헌, pp. 989, 도 27). 이것도, 논리 트리(14)에 대해 그다지 전류가 유입되지 않는 동안에 NMOS 트랜지스터 NT(42), NT(44)가 커트 오프로 되는 것에 의한다.
논리 트리(41)의 논리 출력 노드 TF, TF＿X가 그다지 변동하지 않는 동안에 센스 앰프(42) 측에서 논리 확정을 행하기 때문에, DCSL 회로는, 논리 트리의 노드가 크게 변동하는 SA-F/F 논리 회로에 비해 논리 트리의 높이의 영향을 잘 받지 않는 성질을 가지고 있다.
그러나, 전술한 제1∼제4 종래예의 각 회로는, 다음에 나타내는 바와 같은 과제를 가지고 있다.
제1 종래예의 과제
제1 종래예로서 설명한 스태틱 CMOS 논리 회로의 과제의 하나는, 글리치에 의한 소비 전력이 크다는 것이다.
글리치라는 것은 조합 논리 회로의 출력 노드나 중간 노드에 있어서 과도적으로 생기는, 부정(不正)한 신호 천이(遷移)를 말한다.
CMOS 논리 회로에 있어서는, 그 소비 전력 P는 신호 주파수 f, 게이트 용량, 배선 용량 등을 C, 신호 진폭 전위를 V로 하면, 차식에서 부여된다.
[식 1]
P=f·C·V2 …(1)
글리치가 발생하면 신호 주파수가 외관상 커지고, 상기(1)의 관계로부터 소비 전력이 증가한다.
다음에 글리치의 발생 요인에 대하여, 도 9를 참조하여 설명한다.
도 9에 있어서, 입력 신호 A, B, C, D의 초기 논리 전위는 각각 0, 0, 1, 1이며, 논리 함수 출력 F의 논리 전위는 「1」로 설정되어 있다고 한다. 그리고, 입력 신호의 천이가 A, B, C, D 동시에 일어나지 않고, 도시하고 있는 바와 같이 A, B, C, D 순으로 일어났다고 한다.
입력 신호 A가 논리「1」로 되었을 때 논리 회로 LC(11)의 논리 함수 출력 F(11)는 논리「0」으로 천이한다. 이어서 입력 신호 B가 논리「1」로 되었을 때 논리 함수 출력 F(11)는 논리 「1」로 천이한다. 또한 이어서 입력 신호 C가 논리「0」으로 되었을 때 논리 함수 출력 F(11)가 논리「0」으로 천이한다. 최후에, 입력 신호 D가 논리「0」으로 천이했을 때 논리 함수 출력 F(11)은 논리 「1」로 천이한다.
여기서 행해진 논리 함수 출력 F(11)의 신호 천이는, 그 순간의 입력 신호의 변화에 따라 출력된 올바른 평가 결과로서, 개개의 신호 천이 자체에 오류가 포함되는 것이 아니다.
그러나, 논리 함수 출력 F(11)의 초기 값은 「1」로, 최종적으로도 「1」이 되는 것이므로, 그 동안의 신호 천이는 불필요한 것으로, 역시 부정한 신호 천이라 고 해야만 한다.
또 글리치는 입력 신호의 천이가 동시라 하더라도 일어날 수 있다. 시각 t에 있어서의 각 노드의 논리 전위를 A(t)=1과 같이 나타내도록 한다. 또, 각 논리 게이트의 출력은, 예를 들면, 다음과 같이 직전의 입력에 의해 결정되는 것으로 한다.
[식 2]
R(t)=B(t-1) (＋) C(t-1) …(2)
상기 (2) 식에서, t=0의 초기 상태에 있어서,
입력 신호:A(0)=0, B(0)=0, C(0)=1, D(0)=1,
중간 노드:R(0)=1, S(0)=0,
출력 노드:F(0)=1.
t=1에 있어서 입력 신호가 일제히 천이하여,
입력 신호:A(1)=1, B(1)=1, C(1)=0, D(1)=0,
중간 노드:R(1)=1, S(1)=0,
출력 노도:F(1)=1.
t=2에 있어서,
입력 신호:A(2)=1, B(2)=1, C(2)=0, D(2)=0,
중간 노드:R(2)=1, S(2)=^(R(1)·D(2))=1,
출력 노도:F(3)=^(A(2) (＋) S(2))=1.
t=3에 있어서,
입력 신호:A(3)=1, B(3)=1, C(3)=0, D(3)=0,
중간 노드:R(3)=1, S(3)=^(R(2)·D(2))=1,
출력 노도:F(3)=^(A(2) (＋) S(2))=1.
이하, 일정해진다. 단, ^는 반전을 나타낸다.
이상과 같이, 논리 함수 출력 F는 1→0→1로 천이하고 있다. 입력 신호를 동시에 부여하였다고 하더라도, 글리치는 발생한다.
이는 함께 내부의 논리 게이트 단수(段數)의 차이에 의해 발생하고 있다. 회로 전체로서의 입력은 A, B, C, D이지만, 도 3에 있어서의 논리 게이트 ENR(11) 자체의 입력은 입력 신호 A, 및 논리 게이트 NA(11)의 출력 신호 S이다. 신호 S의 변화는, 입력 신호 B, C의 변화에 의해 논리 게이트 ER(11)이 변화하고, 그 후에 일어나는 것이므로, 신호 A와 신호 S의 변화의 위상은 동등하게는 되지 않는다.
따라서, 개개의 게이트의 입력을 보면, 그 신호 천이에는 역시 분산이 있고, 결과로서 글리치가 발생할 수 있다.
지금까지의 예는, 입력 신호에는 글리치가 포함되지 않고, 입력 신호나 중간 신호가 변화하는 시간차에 의해 글리치가 발생하는 것이었다. 이와 같은 글리치를 특별히 생성 글리치라고 한다.
한편, 입력 신호에 포함되는 글리치에 의해 생기는, 전반(傳搬) 글리치라고 하는 것이 있다.
도 9에서는, 입력 신호 D=1일 때, 실현되는 논리 함수는 F(11)=A (＋) B (＋)C로 된다. 3개의 입력 신호 중 2개가 있는 논리 값으로 고정되어 있다고 하더 라도, 남은 1개의 입력에 글리치가 포함되면, 출력 F(11)에도 글리치가 발생한다.
예를 들면, 본래는 A=B=C=D=0인 경우에도 불구하고, A에 글리치가 발생하고, 0→1→0으로 변화한 경우, 출력 F(11)도 0→1→0으로 변화한다.
이상과 같이, 글리치의 발생 원인은, 제1로 입력 신호의 천이 시각이 분산되는 데에 있고, 제2로 조합 논리 회로 내부에서 생기는 지연 차에 의해 각각의 논리 게이트의 입력 천이가 분산되는 데에 있고, 제3에 입력 신호에 포함되는 글리치에 있다.
이들 3개의 요인에 따라 글리치가 발생하고 있는 모든 경우에 있어서, 논리 회로는 그 순간의 입력 신호에 따라 올바른 논리 값을 출력하고 있는 것으로, 그 순간에 있어서 부정한 값을 출력하고 있는 것을, 상기 논리 회로 자체는 알 수 없다.
제1, 제2의 요인을 해소하기 위해, 내부의 신호 선상에 매우 밀접한 지연 소자를 삽입하고, 내부 전체의 논리 게이트 입력에 대한 신호 변화가 일정하도록 조정하는 방법이나, 제3의 요인을 해소하기 위해, 1비트의 논리 값을 표현하는 데에는 2개의 신호선을 사용하여, 신호의 유효/무효성을 판단하면서 논리 판정을 행하는 방법도 생각되고 있다.
그러나, 이들 방법은 실현이 곤란하며, 하드웨어 코스트가 증대되고, 글리치를 저감한 이상으로 소비 전력이 낭비되고 마는 등의 이유에 의해 실용적이지 않다.
그 때문에, 일반적으로 스태틱 CMOS 논리 회로에 있어서 글리치를 완전히 제 거하는 것은, 원리상 곤란하며, 실용상 불가능하다.
제2 종래예의 과제
제2 종래예로서 설명한 PDN-F/F 논리 회로(20)가 갖는 특징 가운데에 최대의 것은, 펄스화된 클록 PCLK를 생성하는 구조(도 3 중의 펄스 제너레이터(24))이다.
원리적으로는, PDN인 논리 트리(23)의 높이에 맞추어 펄스 제너레이터(24)의 NMOS 트랜지스터의 직렬 접속하는 단수(높이)를 조절하면, 최적의 펄스화된 클록 PCLK의 폭이 얻어진다.
그러나, 실제로는, 높이는 같더라도 횡 방향의 규모는 상이하므로, PDN에 있어서의 노드 TF의 변화의 속도가 펄스 제너레이터(24) 내에서 정확하게 재현될 수 있는 일은 있을 수 없다. 횡 방향으로 규모가 커진다라고 하는 것은, MOS의 접합 용량이나 배선 용량이 커진다는 것이다.
또, 펄스 제너레이터(24)가 PDN-F/F 논리 회로(20)의 본체부와 별개의 셀로서 나뉘어 있는 경우, 펄스 제너레이터(24)의 펄스화된 클록 PCLK 출력 단자와 PDN-F/F 논리 회로 본체의 펄스화된 클록 입력 단자 사이에는, 배선층을 경유한 금속 배선이 반드시 존재하게 된다.
LSI 설계에 있어서는, 셀의 배치·배선을 CAD에 의해 자동적으로 행하는 것이 일반적이다. 이 때 CAD에 의해 행해진 셀 사이의 배선의 길이는 일정하지 않고, 또 사전에 예측하는 것도 곤란하다.
이러한 설계 방법을 PDN-F/F 논리 회로에 적용한 경우, 펄스 제너레이터(24)로부터 연장되는 펄스화된 클록 PCLK의 배선 길이가 설계를 행할 때마다 변화한다. 금속 배선은 규제 용량을 갖고, 그 크기는, 대체로 배선 길이에 비례하므로, 설계를 행할 때마다 펄스 제너레이터(24)의 펄스화된 클록 출력 단자에 접속되는 부하(負荷)가 변동된다.
배선 부하가 변동될 때, 반드시 펄스화된 클록 PCLK의 폭도 변화한다. 펄스화된 클록 PCLK의 폭은 PDN-F/F 논리 회로의 세트 업 타임. 홀드 타임을 직접적으로 결정하는 요소이다.
그러므로, PDN-F/F 논리 회로는, CAD에 의한 배치 배선을 행한 경우, 세트 업 타임, 홀드 타임이 일정하게는 되지 않는다. 세트 업 타임, 홀드 타임이라는 것은, 타이밍 해석 등에 이용하는 LSI 설계상 중요한 값으로, 배치 배선을 실제로 행할 때까지 그 정확한 값을 알지 못한다라고 하는 것으로는, 실용적으로 적합한 것이라고는 말할 수 없다.
한편, 펄스 제너레이터(24)를 PDN-F/F 논리 회로와 동시에 하나의 셀로 한 경우에는, 펄스 제너레이터(24)의 회로 규모의 크기가 문제가 된다.
SA-F/F 논리 회로는, 펄스 제너레이터(24)에 상당하는 것을 갖지 않는 대신에, 논리 트리가 단선식이 아니라, 2선식의 쌍을 이룬 논리 트리를 갖는다.
논리 트리의 회로 규모는 SA-F/F 논리 회로 쪽이 약 2배가 되지만, 펄스 제너레이터(24)의 회로 규모를 고려하면, 결과적으로 SA-F/F 논리 회로 쪽이 콤팩트해지는 경우가 많다.
제3 종래예의 과제
제3 종래예로서 설명한 SA-F/F 논리 회로(30)의 과제는, 논리 확정까지의 시 간이 MMOS 논리 트리의 전하 방전 속도로 타이트하게 존재하는 데에 있다.
도 6 중의 노드 TF, TF＿X는 논리 평가 개시 전에, 논리「1」의 전위보다도 NMOS 트랜지스터의 임계값만큼 낮은 전위로 프리 차지된다.
논리 평가 개시와 동시에, NMOS 논리 트리(31)을 통하여 전하가 방전된다. 2개의 노드 TF, TF＿X의 전위는 최종적으로는 양방 모두 논리「0」의 전위로 되지만, 어느 1개가 반드시 한 쪽보다도 빨리 논리「0」에 이른다. 논리 확정에 관한 것은, 빠르게 논리「0」으로 되는 쪽의 노드에 있다.
노드가 논리「0」의 전위에 이르는 시간은, 온으로 되어 있는 NMOS 트랜지스터를 단지 저항으로서 생각하면, 접지에 이르는 단락 상의 NMOS 트랜지스터의 저항 R과 논리 트리(31) 내의 용량 성분 C에 의해, 대체로 결정된다.
단적으로 말하면, 논리「0」 전위에 이르는 시간은(총R·총C)에 비례한다. NMOS 트랜지스터의 게이트 폭을 Wn, 게이트 길이를 Ln으로 하면, 그 온 저항 R은 (Ln/Wn)에 비례한다.
논리 트리 단점(端点)으로부터 접지로의 경로 상의 트랜지스터 수, 즉 논리 트리의 높이를 h로 놓으면, 총R은 (h/Wn)에 비례한다고 생각된다. 여기서, 일반적으로 Ln은 제조 프로세스에서 결정되는 고정 값이므로 생략하였다.
총C는, 배선 용량, 논리 트리(31) 내의 NMOS의 확산 용량 등을 포함하는 것으로, 논리 트리의 높이 h에 대하여 단조 증가의 관계에 있다.
따라서, SA-F/F 논리 회로(30)의 논리 확정 시간은 NMOS 논리 트리의 높이 h에 대체로 비례하고, 대체로 게이트 폭 Wn에 반비례한다.
논리 트리의 높이는, 실현하는 논리 함수의 입력의 수에 대략 동등하다. 예를 들면, 5입력 EXOR이면 논리 트리의 높이는 5로 된다.
이 때문에, 논리 함수가 복잡해질수록(입력 신호수가 많아질수록), SA-F/F 논리 회로의 논리 확정 시간은 길어진다.
이리하여 논리 확정 시간이 길어지는 것을 경감하고자 하면, 온 저항 R을 작게 하기 위해 논리 트리(31) 내의 NMOS 트랜지스터의 게이트 폭 Wn을 크게 하는 것이 된다. NMOS 트랜지스터는, 그 게이트 단자를 드라이브하는 측으로부터 보면, (Wn·Ln)에 비례하는 용량 성분을 갖는다. 전술한 바와 같이, 소비 전력은 관계를 갖는 용량 성분에 비례한다.
이 때문에, SA-F/F 논리 회로(30)에 있어서는, 고속화와 저소비 전력화는 동시에는 성립하지 않는다.
제4 종래예의 과제
제4 종래예로서 설명한 DCSL 회로(40)는, 상기 문헌 중에서 스스로 지적하고 있는 바와 같이, 회로 정수의 분산이나 노이즈 등에 현저하게 약하다.
플립 플롭의 동작의 초기 상태에 있어서는, 센스 앰프(32) 내부의 노드 TH, TH＿X는 단락되어, NMOS 임계값에 가까운 전압으로 초기화되어 있다.
클록 반전 신호 CLK＿X가 논리「0」 으로 되면(CLK가 상승함), 양 노드는 분리되고, 논리 트리 노드 TF, TF＿X에 각각 유입되는 전류의 크기에 따라, 노드 TH, TH＿X의 전위에 차가 생기고, PMOS 트랜지스터 PT(42), PT(43), 및 NMOS 트랜지스터 NT(41), NT(42)로 이루어지는 인버터 쌍에 의해 확대되고, 논리 값이 확정된다.
만약 상기 과정에 있어서, 커플링 노이즈 등에 의한 부정한 전위 변동이 노드 H, H＿X의 어느 쪽인가에 일어났을 경우, 잘못된 논리 값으로 확정될 우려가 있다. 그 부정한 전위 변동이 미약한 것(논리 진폭이 1/10∼1/20 정도)이었다고 하더라도, 동작 개시 시에 있어서의 노드 TH, TH＿X의 전위 변동도 작기 때문에, 그 영향을 받기 쉽다.
예를 들면, 올바른 논리 값 확정이 H=0, H＿X=1로 되는 경우, 노드 TH에 대하여 그 전위를 갖게 하고자 하는 노이즈가 더해진 경우를 생각한다.
논리 트리 노드 TF는 접지로 이르는 경로를 갖고, 노드 TH 상의 전하는 NMOS 트랜지스터 NT(43)를 통하여 빠져나간다.
그러나, 상기 NMOS 트랜지스터 NT(443)의 게이트 단자에 걸리는 전압은 다름아닌 노드 TH＿X의 전위, NMOS 트랜지스터의 임계값 근방보다 조금 큰 정도의 전압이다.
그러므로, NMOS 트랜지스터 NT(43)는 충분히 온으로 되지 않고, 그 도통 저항은 상당히 크다. 따라서, 노이즈에 의해 상승한 부정한 전위 변동을 곧바로는 내릴 수는 없다. 이 때의 노드 TH의 전위가 노드 TH＿X의 전위보다도 큰 경우, 센스 앰프(42)의 작용에 의해, 논리 값은 H=0, H＿X=1로 확정되고 만다.
커플링 노이즈가 없는 경우에도, 회로 정수의 분산에 의해 잘못된 논리 값으로 확정되는 경우가 있다.
예를 들면, 올바른 논리 값 확정이 H=0, H＿X=1로 되는 경우에도, 노드 TH에 매달리는 기생 용량이, 노드 TH＿X의 기생 용량보다도 작은 경우를 생각한다.
플립 플롭의 동작 개시 시에 있어서, PMOS 트랜지스터 PT(41)∼PT(43)를 통하여 공급되는 전하에 의해 양 노드의 전위는 약간 상승한다.
논리 트리 접점 TF가 접지로 이르는 경로를 갖기 때문에, 올바른 논리 확정이 행해지는 경우라면 노드 TH의 상승 방법은 노드 TH＿X의 그것보다도 느려진다.
이와 같이 하여 생기는 전위 차가 센스 앰프(42)에서 확대되고, 올바른 논리 값으로 확정된다.
그러나, 노드 TH, TH＿X에 각각 접속되는 기생 용량에 현저한 차가 있어 노드 TH＿X 쪽이 큰 경우, 노드 TH＿X 쪽이 노드 TH보다도 늦게 상승한다.
본래, 노드 TH에 공급되는 전하는 NMOS 트랜지스터 NT(43)를 통하여 논리 트리(41)로 빠져나가기 때문에, 노드 TH＿X보다도 낮은 전위로 유지될 것이다.
그러나, 전술한 바와 같이, NMOS 트랜지스터 NT(43)는 충분히 온으로 되지 않아, 그 도통 저항이 상당히 크고, 기생 용량의 차를 충분히 흡수할 수 없다.
이리하여, 본래에는 신속하게 전위가 상승해야 하는 노드가, 잘못되어 늦게 상승하고, 잘못된 논리 값으로 확정되는 현상이 존재한다.
회로 정수의 분산, 커플링 노이즈의 어떠한 경우라도, 그 근본적인 문제점은 센스 앰프(42)와 논리 트리(41)를 분리하는 역할을 갖고, NMOS 트랜지스터 NT(43), NT(44)에 있다.
논리 확정 동작의 과정에 있어서, 이들 NMOS 트랜지스터 NT(43), NT(44)의 게이트 단자에 가해지는 전압이 NMOS 트랜지스터의 임계값 전압 보다도 조금 큰 정도이기 때문에, 이들 NMOS 트랜지스터의 도통 저항은, 통상 온으로 되어 있는 NMOS 트랜지스터의 그것보다도, 상당히 크다.
상기 도통 저항의 크기가, 회로 정수의 분산이나, 커플링 노이즈에 의해 생기는 부정한 전위 변동을 흡수할 수 없는 원인으로 되고 있다.
본 발명은 상기의 사정을 감안하여 이루어진 것이며, 그 제1 목적은, 논리 트리와 센스 앰프, RS 래치라고 하는 조합에 의해, 스태틱 CMOS 논리 회로에서 발생했던 글리치를 제거하여 저전력화를 도모하고, 또 동적 논리 회로의 특성을 활성화하여 고속의 동작을 실현하는 것이 가능한 플립 플롭을 제공하는 데에 있다.
또 본 발명의 제 2 목적은, 2선식 논리 트리를 구비함으로써, PDN-F/F 논리 회로와 같은 짧은 폭의 펄스를 발생시키는 기구를 폐지하고, CAD에 의한 자동 배치·배선에 의한 설계를 용이하게 하는 것이 가능한 논리 회로를 제공하는 것에 있다.
또, 본 발명의 제3 목적은, 논리 트리의 높이나 논리 트리 내의 MOS의 게이트 폭에 대한 동작 속도의 의존성을, SA-F/F 논리 회로보다도 작게 하고, 입력 신호가 많은 복잡한 논리 함수를 실현한 경우에도 고속의 동작을 실현하는 것이 가능한 논리 회로를 제공하는 것에 있다.
또, 본 발명의 제4 목적은, 회로 정수의 분산이나 커플링 노이즈에 대하여 강하고, DCSL 회로보다도 안정된 동작을 실현하는 것이 가능한 논리 회로를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명은, 논리 함수 평가 결과를 동기 신호에 동기하여 출력하는 논리 회로로서, 입력 신호에 따라 한 쪽의 선만이 기준 전위에 이르는 경로를 형성하고, 원하는 논리 함수를 실현하는 2선식 논리 트리와, 상기 2선식 논리 트리의 제1 논리 출력 및 제2 논리 출력을 수신하는 제1 논리 입력 노드 및 제2 논리 입력 노드와, 제1 논리 출력 노드와, 제2 논리 출력 노드와, 구동을 나타내는 동기 신호를 수신하여 작동하고, 상기 제1 논리 입력 노드 및 제2 논리 입력 노드에 입력되는 제1 논리 입력 및 제2 논리 입력이 갖는 도통 저항의 차에 따라 제1 논리 출력 및 제2 논리 출력의 논리 전위를 상이한 제1 레벨 및 제2 레벨로 확정시키는 센스 앰프와, 아이들 단계를 나타내는 동기 신호를 받았을 때에 상기 제1 논리 출력 노드와 제2 논리 출력 노드를 단락시키는 제1 스위치 수단과, 상기 제1 논리 입력 노드와 제1 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리하는 제2 스위치 수단과, 상기 제2 논리 입력 노드와 상기 제2 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리하는 제3 스위치 수단과, 상기 아이들 단계를 포함하고 상기 센스 앰프에서 논리가 확정되어 있지 않은 단계에서는, 상기 제2 스위치 수단 및 제3 스위치 수단의 제어 단자에 접속된 제어 노드의 전위를 , 제2 및 제3 스위치 수단이 접속된 각 2단자 사이를 최소한 접속 가능하게 하는 전위로 설정하는 제1 설정 수단과, 상기 센스 앰프에서 논리가 확정되는 단계에서는, 상기 제1 논리 출력 노드 또는 제2 논리 출력 노드의 전위에 따라 상기 제어 노드의 전위를, 제2 및 제3 스위치 수단이 접속된 각 2단자 사이를 최소한 분리 가능하게 하는 전위로 설정하는 제2 설정 수단을 가지는 논리 트리 분리 제어 수단을 가지는 센싱 래치부와, 세트 단자에 상기 센싱 래치부의 제1 논리 출력을 받고, 리세트 단자에 상기 센싱 래치부의 제2 논리 출력을 받고, 상기 동기 신호의 1주 기간, 센싱 래치부의 논리 출력을 유지하는 세트·리세트부를 가진다.
또, 본 발명에서는, 상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제4 스위치 수단을 포함하고, 상기 제2 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제5 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단을 포함한다.
또, 본 발명에서는, 상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제4 스위치 수단을 포함하고, 상기 제2 설정 수단은, 중간 노드와 상기 제어 출력 노드 사이에 접속되어 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제5 스위치 수단과, 상기 중간 노드와 상기 제어 노드 사이에 접속되어 제어 단자 가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단과, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 중간 노드에 접속되어 상기 제4 스위치 수단이 도통할 때는 비도통 상태로 유지되고, 당해 제4 스위치 수단이 비도통 상태로 유지될 때는 도통시키는 제7 스위치 수단을 포함한다.
또, 본 발명에서는, 상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 직렬로 접속되어 각각 아이들 단계의 제1 논리 출력 노드의 전위 및 제2 논리 출력 노드의 전위를 제어 단자에서 수신하여 도통시키는 제4 스위치 수단 및 제5 스위치 수단을 포함하고 상기 제2 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 중간 노드에 접속되어 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드 사이에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단을 포함한다.
또, 본 발명은 논리 함수 평가 결과를 동기 신호에 동기하여 출력하는 논리 회로로서, 입력 신호에 따라 한 쪽의 선만이 기준 전위에 이르는 경로를 형성하고, 원하는 논리 함수를 실현하는 2선식 논리 트리와, 상기 2선식 논리 트리의 제1 출력 및 제2 논리 출력을 수신하는 제1 논리 입력 노드 및 제2 논리 입력 노드와, 제1 논리 출력 노드와, 제2 논리 출력 노드와, 구동을 나타내는 동기 신호를 수신하여 작동하고, 상기 제1 논리 입력 노드 및 제2 논리 입력 노드에 입력되는 제1 논리 입력 및 제2 논리 입력이 갖는 도통 저항의 차에 따라 제1 논리 출력 및 제2 논리 출력의 논리 전위를 상이한 제1 레벨 및 제2 레벨로 확정시키는 센스 앰프와, 아이들 단계를 나타내는 동기 신호를 받았을 때에 상기 제1 논리 출력 노드와 제2 논리 출력 노드를 단락 시키는 제1 스위치 수단과, 상기 제1 논리 입력 노드와 상기 제1 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리하는 제2 스위치 수단과, 상기 제2 논리 입력 노드와 상기 제2 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리하는 제3 스위치 수단과, 상기 아이들 단계를 포함하고 상기 센스 앰프에서 논리가 확정되어 있지 않은 단계에서는, 상기 제2 스위치 수단 및 제3 스위치 수단의 제어 단자에 접속된 제어 노드의 전위를, 제2 및 제3 스위치 수단이 접속된 각 2단자 사이를 최소한 접속 가능하게 하는 전위로 설정하는 제1 설정 수단과, 상기 센스 앰프에서 논리가 확정되는 단계에서는, 상기 제1 논리 출력 노드 또는 제2 논리 출력 노드의 전위에 따라 상기 제어 노드의 전위를, 제2 및 제3 스위치 수단이 접속된 각 2단자 사이를 최소한 접속 가능하게 하는 전위로 설정하는 제2 설정 수단을 가지는 논리 트리 분리 제어 수단을 가지는 센싱 래치부와 세트 단자에 상기 센싱 래치부의 제1 논리 출력을 받고, 리세트 단자에 상기 센싱 래치부의 제2 논리 출력을 받고, 상기 동기 신호의 1주 기간, 센싱 래치부의 논리 출력을 유지하는 세트·리세트 래치부와, 상기 2선식 논리 트리의 기준 전위에 이르는 경로와 당해 기준 전위 사이를, 상기 아이들 단계 시에 는 전기적으로 분리하고, 아이들 단계 시 이외에는 접속하는 제4 TM위치 수단을 가진다.
또, 본 발명에서는, 상기 논리 트리 분리 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제5 스위치 수단을 포함하고, 상기 제2 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단을 포함한다.
또, 본 발명에서는, 상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제5 스위치 수단을 포함하고, 상기 제2 설정 수단은, 중간 노드와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단과, 상기 중간 노드와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시 키는 제7 스위치 수단과, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 중간 노드 사이에 접속되어 상기 제5 스위치 수단이 도통할 때에는 비도통 상태로 유지되고, 당해 제5 스위치 수단이 비도통 상태로 유지될 때는 도통시키는 제8 스위치 수단을 포함한다.
또, 본 발명에서는, 상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 각각 아이들 단계의 제1 논리 출력 노드의 전위 및 제2 논리 출력 노드의 전위를 제어 단자에서 수신하여 도통시키는 제5 스위치 수단 및 제6 스위치 수단을 포함하고, 상기 제2 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드사이에 접속되어 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드 사이에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단을 포함한다.
또, 본 발명은 논리 함수 평가 결과를 동기 신호에 동기하여 출력하는 논리 회로로서, 입력 신호에 따라 한 쪽의 선만이 기준 전위에 이르는 경로를 형성하고, 원하는 논리 함수를 실현하는 2선식 논리 트리와, 상기 2선식 논리 트리의 제1 출력 및 제2 논리 출력을 수신하는 제1 논리 입력 노드 및 제2 논리 입력 노드와, 제1 논리 출력 노드와, 제2 논리 출력 노드와, 구동을 나타내는 동기 신호를 수신 하여 작동하고, 상기 제1 논리 입력 노드 및 제2 논리 입력 노드에 입력되는 제1 논리 입력 및 제2 논리 입력이 갖는 도통 저항의 차에 따라 제1 논리 출력 및 제2 논리 출력의 논리 전위를 상이한 제1 레벨 및 제2 레벨로 확정시키는 센스 앰프와, 아이들 단계를 나타내는 동기 신호를 받았을 때에 상기 제1 논리 출력 노드와 제2 논리 출력 노드를 단락 시키는 제1 스위치 수단과, 상기 제1 논리 입력 노드와 상기 제1 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리하는 제2 스위치 수단과, 상기 제2 논리 입력 노드와 상기 제2 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리하는 제3 스위치 수단과, 상기 아이들 단계를 포함하고 상기 센스 앰프에서 논리가 확정되어 있지 않은 단계에서는, 상기 제2 스위치 수단 및 제3 스위치 수단의 제어 단자에 접속된 제어 노드의 전위를, 제2 밑 제3 스위치 수단이 접속된 각 2단자 사이를 최소한 접속 가능하게 하는 전위로 설정하는 제1 설정 수단과, 상기 센스 앰프에서 논리가 확정되는 단계에서는, 상기 제1 논리 출력 노드 또는 제2 논리 출력 노드의 전위에 따라 상기 제어 노드의 전위를, 제2 및 제3 스위치 수단이 접속된 각 2단자 사이를 최소한 접속 가능하게 하는 전위로 설정하는 제2 설정 수단을 가지는 논리 트리 분리 제어 수단을 가지는 센싱 래치부와 세트 단자에 상기 센싱 래치부의 제1 논리 출력을 받고, 리세트 단자에 상기 센싱 래치부의 제2 논리 출력을 받고, 상기 동기 신호의 1주 기간, 센싱 래치부의 논리 출력을 유지하는 세트·리세트 래치부와, 상기 2선식 논리 트리의 기준 전위에 이르는 경로와 당해 기준 전위 사이를, 상기 아이들 단계 시에는 전기적으로 분리하고, 아이들 단계 시 이외에는 접속하는 제4 스위치 수단과, 상기 제4 스위치 수단이 아이들 단계에서 상기 2선식 논리 트리의 기준 전위에 이르는 경로와 당해 기준 전위 사이를 분리하고 있는 기간으로서, 상기 동기 신호가 아이들 단계를 나타내는 그대로 정지한 경우에, 상기 2선식 논리 트리의 기준 전위에 이르는 경로와 당해 기준 전위 사이를 강제적으로 접속하는 제5 스위치 수단을 가진다.
또, 본 발명에서는, 상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제6 스위치 수단을 포함하고, 상기 제2 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단을 포함한다.
또, 본 발명에서는, 상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제6 스위치 수단을 포함하고, 상기 제2 설정 수단은, 중간 노드와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단과, 상기 중간 노드와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단과, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 중간 노드 사이에 접속되어 상기 제6 스위치 수단이 도통할 때는 비도통 상태로 유지되고, 당해 제6 스위치 수단이 비도통 상태로 유지될 때는 도통시키는 제9 스위치 수단을 포함한다.
또, 본 발명에서는, 상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 직렬로 접속되어 각각 아이들 단계의 제1 논리 출력 노드의 전위 및 제2 논리 출력 노드의 전위를 제어 단자에서 수신하여 도통시키는 제6 스위치 수단 및 제7 스위치 수단을 포함하고, 상기 제2 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드 사이에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제9 스위치 수단을 포함한다.
또, 본 발명에 관한 각 논리 회로에서는, 상기 센싱 래치부의 센스 앰프는, 제1 인버터와 제2 인버터를 가지고, 제1 인버터의 출력과, 제2 인버터의 입력이 접 속되어 그 접속점이 상기 제1 논리 출력 노드에 접속되어 제1 인버터 입력과 제2 인버터 출력이 접속되고 그 접속점이 상기 제2 논리 출력 노드에 접속되어 상기 제1 스위치 수단은, 상기 제1 인버터의 입력과 제2 인버터의 입력 사이에 접속되어 있다.
본 발명에 의한면, 센싱 래치부에 있어서, 예를 들면 동기 신호가 아이들 단계를 나타내는 논리「0」인 경우에는, 센스 앰프는 구동 능력을 갖지 않고, 제1 스위치 수단, 제2 스위치 수단, 및 제3 스위치 수단이 도통 상태로 된다.
그 결과, 센싱 래치부에 있어서는, 논리 트리의 제1 논리 출력이 입력되는 제1 논리 입력 노드, 논리 트리의 제2 논리 출력이 입력되는 제2 논리 입력 노드, 세트·리세트 래치부로 제1 논리 출력을 출력하기 위한 제2 논리 출력 노드가 모두 단락되는 상태로 된다.
상기 아이들 단계로부터, 동기 신호가 논리「0」으로부터 논리「1」로 천이한 직후의 구동 단계에 있어서는, 센스 앰프는 구동 능력을 갖고, 제1 스위치 수단은 비도통 상태로 되고, 제2 및 제3 스위치 수단은 도통 상태 그대로 유지되어 있다.
따라서, 상기 구동 단계에 있어서는, 제1 논리 출력 노드와 제1 논리 입력 노드 사이, 및 제2 논리 출력 노드와 제2 논리 입력 노드 사이는 단락된다. 또한 단락 상태에 있는 제1 논리 출력 노드 및 제1 논리 입력 노드와 제2 논리 출력 노드 및 제2 논리 입력 노드 사이는 해방되는 상태로 된다.
논리 값 확정 후의 동기 신호가 논리「1」인 기간(확정 단계)에 있어서는, 센스 앰프는 구동 능력을 갖고, 제1 논리 출력 노드와 제1 논리 입력 노드 사이, 및 제2 논리 출력 노드와 제2 논리 입력 노드 사이는 모두 분리되는 상태로 된다.
또, 본 발명에 의하면, 동기 신호가 논리「0」이 되는 기간(아이들 단계)에 있어서 논리 트리와 기준 전위 사이가 제4 스위치 수단에 의해 전기적으로 분리되어, 센싱 래치부, 2선식 논리 트리 내의 전하가 기준 전위, 즉 접지로 빠져나가는 것이 방지된다.
이로써, 저소비 전력화를 도모할 수 있다.
또, 본 발명에 의하면, 예를 들면 동기 신호가 논리「0」에서 정지하여 제4 스위치 수단이 비도통 상태로 계속 될 때에, 제5 스위치 수단이 도통 상태로 유지된다.
이로써, 센싱 래치부 내, 2선식 논리 트리 내의 내부 노드를 완전한 논리「0」의 전위로 고정시킬 수 있다. 그 결과, 세트·리세트 래치부에서의 리크 전류 저감을 도모할 수 있다.
제1 실시 형태
도 10은 본 발명에 관한 논리 회로의 제1 실시 형태를 나타낸 블록도이다.
본 제1 실시 형태에 관한 논리 회로(100)는, 도 10에 나타낸 바와 같이, NMOS 2선식 논리 트리부(110), SR 래치부(120), 및 센스 앰프를 포함하는 센싱 래치부(130)를 주 구성 요소로 가지고 있다.
NMOS 2선식 논리 트리부(110)는, 논리 함수의 입력 신호가 A1, A2, …, An으로서, 그 반전 신호 A1＿X, A2＿X, …, AN-X와 함께 부여되었을 때, 논리 트리단…TF, TF＿X 어느 한 쪽이 반드시 접지로 이르는 경로를 갖고, 다른 한 쪽은 반드시 고(高) 임피던스 상태가 된다.
NMOS 2선식 논리 트리부(110)는, 이와 같은 성질을 충족시키고 있으면, 그 실현 방법은 문제되지 않으나, 예를 들면 도 11에 나타낸 바와 같이 구성된다.
구체적으로는, 도 2의 NMOS 2선식 논리 트리부(110)는, 4입력 A, B, C, D의 경우를 나타내고, NMOS 트랜지스터 NT(1101)∼NT(1112)를 가지고 있다.
NMOS 2선식 논리 트리부(110)에 있어서, NMOS 트랜지스터 NT(1101), NT(1107), 및 NT(1111)가 논리 함수 추력 노드 TF(1)와 접지 사이에 직렬로 접속되어 있다.
또, NMOS 트랜지스터 NT(1104), NT(1107), NT(1110),및 NT(1112)가 논리 함수 출력 노드 TF＿X(1)와 접지 사이에 직렬로 접속되어 있다.
논리 출력 노드 TF＿X(1)와 NMOS 트랜지스터 NT(1101) 및 NT(1107)의 접속점 사이에 NMOS 트랜지스터 NT(1102)가 접속되어 논리 출력 노드 TF(1)와 NMOS 트랜지스터 NT(1104) 및 NT(1106)의 접속점 사이에 NMOS 트랜지스터 NT(1103)가 접속되어 있다.
그리고, NMOS 트랜지스터 NT(1101) 및 NT(1104)의 게이트에 신호 A를 인버터 INV(101)에서 반전시킨 반전 신호 A＿X가 공급되고, NMOS 트랜지스터 NT(1102) 및 NT(1103)의 게이트에 신호 A가 공급된다.
NMOS 트랜지스터 NT(1101) 및 NT(1107)의 접속점과 NMOS 트랜지스터 NT(1106 ) 및 NT(1110)의 접속점 사이에 NMOS 트랜지스터 NT(1105)가 접속되어 있다.
그리고, NMOS 트랜지스터 NT(1105)의 게이트에 신호 D를 인버터 INV(102)에서 반전시킨 반전 신호 D＿X가 공급되고, NMOS 트랜지스터 NT(1106)에 게이트에 신호 D가 공급된다.
NMOS 트랜지스터 NT(1106) 및 NT(1110)의 접속점과 NMOS 트랜지스터 NT(1107 ) 및 NT(1111)의 접속점 사이에 NMOS 트랜지스터 NT(1108)가 접속되어 NMOS 트랜지스터 NT(1101) 및 NT(1107)의 접속점과 NMOS 트랜지스터 NT(1110 ) 및 NT(1112)의 접속점 사이에 NMOS 트랜지스터 NT(1109)가 접속되어 있다.
그리고, NMOS 트랜지스터 NT(1107) 및 NT(1110)의 게이트에 신호 C를 인버터 INV(103)에서 반전시킨 반전 신호 C＿X가 공급되고, NMOS 트랜지스터 NT(1108) 및 NT(1109)의 게이트에 신호 C가 공급된다.
또, NMOS 트랜지스터 NT(1111)의 게이트에 신호 B를 인버터 INV(104)에서 반전시킨 반전 신호 B＿X가 공급되고, NMOS 트랜지스터 NT(1112)의 게이트에 신호 B가 공급된다.
SR 래치부(120)는, 세트(S) 단자에 센싱 래치부(130)의 출력 노드 TH로부터의 논리 출력 H를 받고, 리세트(R단)에 센싱 래치부(130)의 출력 노드 TH＿X로부터의 논리 출력 H＿X를 수신하여, 센싱 래치부(130)의 논리 출력을 유지하여, Q 출력으로부터 데이터를 출력한다.
SR 래치부(120)는, 일반적으로 2개의 NAND 게이트, 또는 2개의 NOR 게이트에서 실현되는 바와 같은, 세트·리세트 래치의 기능을 가지고 있으면 그 실현 방법은 문제되지 않는다.
NAND형과 NOR형에서는, 유지 모드가 S단자, R단자 모두 논리「1」인 경우(NAND형)와, 모두 논리「0」(NOR형)인 경우라고 하는 차이가 있다.
그러므로, 센싱 래치부(130)의 출력 노드 TH, TH＿X의 극성에 따라 분리하여 사용할 필요가 있다.
센싱 래치부(130)의 극성이라는 것은, 후술하는 바와 같은 그 아이들 단계(플립 플롭 동작 초기 상태)에 있어서 출력되는 전위가, 노드 TH, TH＿X 모두 논리「1」인지 논리「0」인지의 차이를 나타낸다.
도 11에 나타낸 논리 회로(100)에 있어서는, SR 래치(120)는 2개의 NOR 게이트 NR(121), NR(122)에서 실현하고 있다.
또, 도 11의 논리 회로(100)에 있어서는, NMOS 2선식 논리 트리부(110)는, F=A (＋) {(B ＋ C)·D}라고 하는 논리 함수를 실현하고 있다.
입력 신호 A, B, C, D가 어떠한 논리 값의 조합이 되더라도, 논리 트리 노드 TF(1), TF＿X(1) 의 어느 한 쪽에 접지로 이르는 경로가 존재하는 것은, 아이들 단계에 있어서 센싱 래치부(130)의 출력 노드 TH, TH＿X를 완전한 논리「0」의 전위로 고정하는 데에 공헌하고 있다.
센시 래치부(130)는, 도 12에 나타낸 바와 같이, 구동 제어에 의해 동작하는 센스 앰프(131)와, 상기 구동 제어에 의해 논리 출력 H 및 H＿X용 노드 TH와 TH＿X를 단락하는 제1 스위치 수단으로서의 스위치(132)와, 논리 트리 분리 제어부(133)와, 논리 트리 분리 제어부(133)에 제어되어 노드 TH와 논리 입력 노드 TF(2), 노드 TH＿X와 논리 입력용 노드 TF＿X를 각각 단락하는 제2 스위치 수단으로서의 스 위치(134), 제3 스위치 수단으로서의 스위치(135)를 주 구성 요소로서 가지고 있다.
여기서 말하는 구동 제어라는 것은, 클록 신호(동기 신호) CLK나 그 반전 신호 CLK＿X를 가르킨다.
전술한 바와 같이, NMOS 2선식 논리 트리부(110)와 SR 래치부(130)는, 그 실현 방법은 그다지 세밀하게 규정되어 있지 않다. 본 발명의 최대의 특징은, 센싱 래치부(130)에 있다.
다음에, 센싱 래치부(130)의 동작의 정의, 및 구체적인 구성 및 기능에 대하여, 도면을 참조하여 순서에 따라 설명한다.
그리고, 설명의 사정상, 클록 신호(동기 신호) CLK의 상승에 동기하여 논리 함수가 행해지는 것으로 가정한다.
도 13, 도 14, 및 도 15에 나타낸 바와 같이, 센싱 래치부(13)의 동작은, 「아이들 단계」, 「구동 단계」, 및 「확정 단계」의 3개의 단계로 나뉜다.
클록 신호 CLK가 논리「0」인 기간을 도 13에 나타낸 「아이들 단계」라고 한다. 이는, 이른바 「플립 플롭 동작의 초기 상태」에 상당한다.
상기 아이들 단계에 있어서는, 클록 신호 CLK 및 그 반전 신호 CLK＿X에 의해 동작의 아이들이 나타나고, 센스 앰프(131)는 구동 능력을 갖지 않고 노드 TH, TH＿X의 전위에 간섭하지 않는다. 그리고, 스위치(132)는 노드 TH, TH＿X 사이를 단락한다.
노드 TH, TH＿X 상의 논리 값이 확정되어 있지 않은 때, 논리 트리 분리 제 어부(133)는 스위치(134,135)에 대하여 접속을 나타낸다.
이로써, 노드 TH와 TF2 사이, 및 노드 TH＿X와 TF＿X2 사이는 각각 단락된다.
여기서, 노드 H, H＿X 상의 논리 값이 확정되어 있지 않은 때라는 것은, 노드 H, H＿X의 전위가 동등하거나, 상이하더라도 그 차가 작고 논리 값이 판연(判然)하지 않은 상태를 말한다.
상기 아이들 단계에 있어서는 노드 TH, TH＿X, TF, TF＿X2 전부가 스위치에 의해 단락되어 있는 상태로 된다. 이 때의 노드 TH, TH＿X의 논리 값은 SR 래치부(12)에 있어서의 유지 모드를 나타내고 있다.
클록 신호 CLK가 논리「0」으로부터 논리「1」로 전환되는 순간으로부터 노드 TH, TH＿X의 논리 값이 확정될 때까지의 기간을 「구동 단계」라고 한다.
이 경우, 도 14에 나타낸 바와 같이, 스위치(132)는 오프로 되어 있어 노드 TH와 TH＿X를 분리하고, 센스 앰프(131)는 구동 능력을 갖아 노드 TH, TH＿X의 전위에 간섭하고, 어느 쪽인가를 논리「0」으로, 다른 한 쪽을 논리「1」로 하려고 작용한다.
그러나, 노드 TH, TH＿X에 있어서의 논리 값은 아직 확정되어 있지 않다. 전 단계에 이어서, 논리 트리 분리 제어부(133)는 스위치(134,135)에 대하여 접속을 나타내고, 노드 TH와 TF2 사이, 및 노드 TH＿X와 TF＿X2 사이를 각각 단락한다.
따라서, 센스 앰프(131)와 논리 트리 노드 TF1, TF＿X1 사이에 간섭이 생긴다. 논리 트리 노드 TF1, TF＿X1 어느 한 쪽이 반드시 접지로 이르는 경로를 갖 고, 노드 TH, TH＿X 어느 한 쪽을 논리「0」을 향하여 내리려고 한다. 이러한 간섭을 수신하여, 그때까지 동일했던 노드 TH, TH＿X의 전위에 상이한 방향으로 변화하기 시작한다.
전 단계에서 변화하기 시작한 TH, TH＿X의 논리 값이 확정되는 순간으로부터, 클록 신호 CLK가 논리「1」로부터 논리「0」으로 돌아올 때까지의 기간을 「확정 단계」라고 한다.
이 경우, 도 6에 나타낸 바와 같이, 센스 앰프(131)가 구동 능력을 갖고, 스위치(132)가 오프로 되어 있기 때문에, 노드 TH, TH＿X의 전위는 안정되게 유지된다.
노드 TH, TH＿X의 논리 값이 명확해진 단계에서, 논리 트리 분리 제어부(133)는 스위치(134,135)에 대하여 절단을 나타낸다.
이로써, 스위치(134,135)는 오프로 되고, 센스 앰프(131)와 논리 트리(110)가 전기적으로 분리된다. 그러므로, 이 후에 입력 신호에 변화가 있어, 논리 트리(110)의 접지로 이르는 경로가 변했다고 하더라도, 노드 TH, TH＿X에 대해서는 하등의 변화가 없다.
따라서 상기 단계에 있어서는, 입력 신호가 변화했다고 하더라도, 노드 TH, TH＿X의 전위가 변하지 않고, 안정되게 유지된다.
이상과 같이, 논리 함수에 대한 입력 신호가 일정하지 않으면 안되는 것은, 구동 단계에 있어서 만이다.
아이들 단계에서 입력 신호가 변화하여, 접지로의 경로가 TF2(TF1)로부터 F ＿X2(F＿X1)로 변화했다고 하더라도, 노드 TF2 및 TF＿X2 사이는스위치(132,134,13 5)를 통하여 단락되어 있으므로 관계는 없다.
또, 전술한대로, 확정 단계에 있어서는 논리 트리(110)와 센스 앰프(131)가 전기적으로 분리되어 있기 때문에 영향이 없다.
또, SR 래치에의 대입은, 논리 분리 제어부(133)가 단절을 나타내었을 때와 동일한 정도의 시점에서 행해진다.
전술한 바와 같이, 확정 단계에 있어서는 노드 TH, TH＿X의 논리 값이 안정되게 유지된다. 그 후 아이들 단계로 되더라도, SR 래치부(120)는 유지 모드이므로, 그 값을 계속 지속한다.
따라서, SR 래치부(120)의 출력은 클록 신호 CLK의 상승으로부터, 다음 상승까지 일정해지는 것이 보증된다.
이리하여, 클록 신호(동기 신호)의 상승으로부터 매우 짧은 기간만 입력 신호를 샘플링하고, 그 논리 평가를 출력하고, 그것을 클록 신호(동기 신호)의 일주 기간 유지한다라고 하는 논리 함수를 가지는 플립 플롭의 동작이 실현된다.
다음에, 센싱 래치부(130)의 3개의 구체적인 예에 대하여, 도 16∼도 18을 참조하여 그 동작 원리를 포함하여 상세히 설명한다.
그리고, 다음의 설명에서는, 아이들 단계에서 노드 TH, TH＿X가 논리「0」을 출력하는 것으로 하고, 또, 도 10과 같이 논리 트리의 접지가 억제되어 있지 않은 형태로 센싱 래치부가 사용된다고 가정한다.
센싱 래치부의 제1 구체예
도 16은 본 발명에 관한 센싱 래치부의 제1 구체예를 나타낸 회로도이다
상기 센싱 래치부(130A)는, 도 16에 나타낸 바와 같이, PMOS 트랜지스터 PT(1301)∼PT(1304), NMOS 트랜지스터 NT(1301)∼NT(1307), 제1 논리 입력 노드 TF, 제2 논리 입력 노드 TF＿X2, 제1 논리 출력 노드 TH, 제2 논리 출력 노드 TH＿X, 클록 입력단(入力端).에 TCLK, 및 TCLKX를 가지고 있다.
PMOS 트랜지스터 PT(1301)의 소스가 전원 전압 VDD의 공급 라인에 접속되어 드레인이 PMOS 트랜지스터 PT(1302), PT(1303)의 소스에 접속되어 있다.
PMOS 트랜지스터 PT(1302)와 NMOS 트랜지스터 NT(1301)의 드레인 및 게이트 각각이 서로 접속되어 인버터 INV(131)가 구성되어 있다.
PMSO 트랜지스터 PT(1302)와 NMOS 트랜지스터 NT(1301)의 드레인 상호간 접속점에 의해 인버터 INV(131)의 출력 노드 ND(131)가 구성되고, 게이트 상호간의 접속접에 의해 인버터 INV(131)의 입력 노드 ND(132)가 구성되어 있다.
마찬가지로, PMOS 트랜지스터 PT(1303)와 NMOS 트랜지스터 NT(1302)의 드레인 서로가 접속되어 인버터 INV(132)가 구성되어 있다.
PMOS 트랜지스터 PT(1303)과 NMOS 트랜지스터 NT(1302)의 드레인 상호간의 접속점에 의해 인버터 INV(132)의 출력 노드 ND(133)가 구성되고, 게이트 상호간의 접속점에 의해 인버터 INV(132) 입력 노드 ND(134)가 구성되어 있다.
그리고, NMOS 트랜지스터 NT(1301) 및 NT(1302)의 소스가 접지되어 있다.
인버터 INV(131)의 출력 노드 ND(131)가 인버터 INV(132)의 입력 노드 ND(134) 및 논리 출력 단자 TH에 접속되어 인버터 INV(132)의 출력 노드 ND(133)가 인버터 INV(131)의 입력 노드 ND(132) 및 논리 출력 단자 TH＿X에 접속되어 있다.
이상의 접속 관계에 있는 PMOS 트랜지스터 PT(1301)∼PT(1303), 및 NT(1301), NT(1302)에 의해 센스 앰프(131)가 구성되어 있다.
센스 앰프(131)를 구성하는 인버터 INV(131)의 입력 노드 ND(132)와 인버터 INV(132)의 입력 노드 ND(134) 사이, 바꿔 말하면 NMOS 트랜지스터 NT(1301)의 게이트와 NMOS 트랜지스터 NT(1302)의 게이트 사이가 NMOS 트랜지스터 NT(1303)에 의해 접속되어 있다.
상기 NMOS 트랜지스터 NT(1303)가 스위치(132)로서 기능한다.
논리 출력 노드 TH와 논리 입력 노드 TF2 사이에 NMOS 트랜지스터 NT(1304)가 접속되어 논리 출력 노드 TH＿X와 논리 출력 노드 TF＿X 사이에 NMOS 트랜지스터 NT(1305)가 접속되어 있다.
그리고, NMOS 트랜지스터 NT(1304)가 스위치(134)로서 기능하고, NMOS 트랜지스터 NT(1305)가 스위치(135)로서 기능한다.
또한, NMOS 트랜지스터 NT(1306) 및 NT(1307)의 소스는 접지되고, 이들 드레인은 NMOS 트랜지스터 NT(1304) 및 NT(1305)의 게이트, 및 PMOS 트랜지스터 PT(1304)의 드레인에 공통으로 접속되어 있다. 또, PMOS 트랜지스터 PT(1304)의 소스가 전원 전압 VDD의 공급 라인에 접속되어 있다.
이들 PMOS 트랜지스터 PT(1304), 및 NMOS 트랜지스터 NT(1306), NT(1307)에 의해 논리 트리 분리 제어부(133)가 구성되어 있다.
그리고, PMOS 트랜지스터 PT(1304)에 의해 제1 설정 수단이 구성되고, NMOS 트랜지스터 NT(1306), NT(1307)에 의해 제2 설정 수단이 구성된다.
그리고, PMOS 트랜지스터 PT(1301)의 게이트, 및 스위치(132)로서의 NMOS 트랜지스터 NT(1303)의 게이트가 클록 입력 단자 TCLKX에 접속되어 PMOS 트랜지스터 PT(1304)의 게이트가 클록 입력 단자 TCLK에 접속되어 있다.
NMOS 트랜지스터 NT(1306)의 게이트가 논리 입력 단자 TH와 NMOS 트랜지스터 NT(1304)의 접속점에 접속되어 NMOS 트랜지스터 NT(1307)의 게이트가 논리 입력 단자 TH＿XHX와 NMOS 트랜지스터 NT(1305)의 접속점에 접속되어 있다.
도 16의 기구를 가지는 센싱 래치부(130A)에 있어서는, 아이들 단계에 있어서는, 클록 신호 CLK가 논리「0」, 클록 반전 신호 CLK＿X가 논리「1」이다. 따라서, PMOS 트랜지스터 PT(1301)가 커트 오프로 되어 센스 앰프(131) 부분에 대한 전류를 차단하고 있으므로, 센스 앰프(131)는 구동 능력을 갖지 않는다.
한편, 논리 트리 분리 제어부(133)의 PMOS 트랜지스터 PT(1304)는 온으로 되어 제어 노드 G에 대하여 전하를 공급한다.
초기 상태로서, 노드 TH, TH＿X의 논리 전위는 「0」이므로 NMOS 트랜지스터 NT(1306), NT(1307)는 커트 오프로 되어 있다.
따라서, 제어 노드 G는 논리「1」의 전위로 초기화된다.
이러한 점은, 논리 트리 분리 제어부(133)가 스위치(134)로서의 NMOS 트랜지스터 NT(1304)와 스위치(135)로서의 NMOS 트랜지스터 NT(1305)에 대하여 접속을 나 타낸 것을 실현하고 있다.
또, 스위치(132)로서의 NMOS 트랜지스터 NT(1303)는 클록 반전 신호 CLK＿X에 의해 온으로 되고, 스위치(134)로서의 NMOS 트랜지스터 NT(1304)와 스위치(135)로서의 NMOS 트랜지스터 NT(1305)는 제어 노드 G의 전위에 의해 제어되어, 각각 온으로 된다.
이로써, 노드 TH, TH＿X, TF2, 및 TF＿X2 사이는 모두 단락된다.
이 때, 논리 트리의 노드 TF1,TF＿X1 중 어느 한 쪽이 반드시 접지로 이르는 경로를 가지고 있기 때문에, 이들 노드 TH, TH＿X, TF2, 및 TF＿X2의 전위는 완전한 논리「0」 의 전위로 고정된다.
구동 단계에서는 클록 신호 CLK가 논리「1」, 클록 반전 신호 CLK＿X가 논리「0」 으로 된다.
이로써, PMOS 트랜지스터(1301)가 온되고, NMPS 트랜지스터 NT(1303)가 커트 오프되어 센스 앰프(131)가 구동 능력을 갖게 된다.
한편, PMOS 트랜지스터 PT(1304)가 커트 오프로 되어 제어 노드 G에의 전하 공급은 중단된다.
그러나, 구동 단계의 초기 상태에 있어서는 노드 TH, TH＿X의 전위가 완전한 논리「0」 이며, NMPS 트랜지스터 NT(1306), NT(1307)는 커트 오프로 되어 있다.
그러므로, 제어 노드 G 상의 전하는 보존되고, 제어 노드 G의 전위는 완전한 논리「1」 로 보존된다. 이러한 점은, 논리 미확정 상태를 보고, 논리 트리 분리 제어부(133)가 여전히 스위치(134)로서의 NMOS 트랜지스터 NT(1304)와 스위치(135) 로서의 NMOS 트랜지스터 NT(1305)에 대하여 접속을 나타내고 있는 것을 실현하고 있다.
따라서, 센스 앰프(131)와 논리 사이에 간섭이 일어나고, 노드 TH, TH＿X의 전위가 변화하기 시작한다.
확정 단계에 있어서는, 노드 TH, TH＿X 중 어느 한 쪽이 논리「1」 로 된다. 여기서는 그것이 노드 TH＿X라고 한다.
이 경우, 논리 트리 분리 제어부(133)의 NMOS 트랜지스터 NT(1307)가 온으로 되어 제어 노드 G 상의 전하를 끌어내고, 제어 노드 G의 전위는 완전한 논리「0」으로 된다.
그러므로, 스위치(134)로서의 NMOS 트랜지스터 NT(1304)와 스위치(135)로서의 NMOS 트랜지스터 NT(1305)가 커트 오프로 되고, 센스 앰프(131)와 논리 트리가 분리된다.
이러한 점은, 논라 확정을 보고, 논리 트리 분리 제어부(133)가 스위치(134)로서의 NMOS 트랜지스터 NT(1304)와 스위치(135)로서의 NMOS 트랜지스터 NT(1305)에 대하여 절단을 나타낸 것을 실현하고 있다.
이 후, 아이들 단계로 되어 클록 신호 CLK가 논리「0」 , 클록 반전 신호 CLK＿X가 논리「1」 로 된다.
이로써, 스위치(132)로서의 NMOS 트랜지스터 NT(1303)가 온이 되고, 노드 TH, TH＿X 상의 전하가 평균 분배된다.
동시에, NMOS 트랜지스터 NT(1301) 및 NT(1302)가 게이트·드레인이 단락으 로 되고, 다이오드와 등가가 된다.
따라서, 노드 TH, TH＿X의 전위는 신속하게 NMOS 트랜지스터의 임계값 근방까지 내려간다.
NMOS 트랜지스터의 임계값 근방의 전위는 실질 논리「0」 으로서 취급되므로, NMOS 트랜지스터 NT(1306), 및 NT(1307)은 커트 오프로 된다.
따라서, PMOS 트랜지스터 PT(1304)에 의해 제어 노드 G에 전하가 공급되고, 제어 노드 G의 전위는 다시 완전한 논리「1」 로 초기화된다.
이를 수신하여 스위치(134)로서의 NMOS 트랜지스터 NT(1305)와 스위치(135)로서의 NMOS 트랜지스터 NT(1305)는 온으로 되고, 센스 앰프(131)와 논리 트리는 다시 접속되는 데에 이른다.
노드 TH, TH＿X 상에 있어서 전위를 NMOS 임계값 근방으로 정했던 전하는, 논리 트리(11)를 통하여 접지로 빠져나간다.
이리하여 다시, 노드 TH, TH＿X, TF2, 및 TF＿X2의 전위는 완전한 논리「0」 의 전위로 고정된다.
센싱 래치부의 제2 구체예
도 17은 본 발명에 관한 센싱 래치부의 제2 구체예를 나타낸 회로도이다
상기 센싱 래치부(130B)가, 도 16의 센싱 래치부(130A)와 상이한 점은, 논리 트리 분리 제어부에 있어서의 NMOS 트랜지스터 NT(1306) 및 NT(1307)의 소스의 접속점인 중간 노드 MG와 접지 사이에, NMOS 트랜지스터 NT(1308)를 접속하고, 상기 NMOS 트랜지스터 NT(1308)의 게이트를 클록 입력 단자 TCLK에 접속한 것에 있다.
기본적인 동작 원리는 도 16에 나타낸 제1 구체예와 동일해진다. 그러므로 상세한 설명을 ,생략한다.
NMOS 트랜지스터 NT(1308)을 부가함으로써 동작이 약간 상이한 것은, 확정 단계로부터 아이들 단계로 천이하는 과정에 있다.
상기 천이 과정에 있어서, PMOS 트랜지스터 PT(1304)가 온으로 되는 것, NMOS 트랜지스터 NT(1306), NT(1307)이 커트 오프되는 것은 동시에 일어나지 않는다.
NMOS 트랜지스터 NT(1306), NT(1307)가 커트 오프되기 위해서는, 노드 TH, TH＿X 상의 전하 평균 분배와 NMOS 다이오드에 의한 전하 유출이라고 하는 과정이 필요해 진다.
그러므로, 도 7의 제1 구체예에 있어서는, PMOS 트랜지스터 PT(1304)가 온으로 된 후 NMOS 트랜지스터 NT(1306), NT(1307) 중 어느 한 쪽을 통하여 관통 전류가 흐르는 순간이 존재한다.
이에 대하여, 도 8에 나타낸 제2 구체예에 있어서는, 이상과 같은 관통 전류는 발생하지 않는다.
PMOS 트랜지스터 PT(1304)가 온으로 되는 것과 동시에, 동일한 클록 신호 CLK에 동기하여, NMOS 트랜지스터 NT(1308)이 커트 오프로 되기 때문이다.
센싱 래치부의 제3 구체예
도 18은, 본 발명에 관한 센싱 래치부의 제3 구체예를 나타낸 회로도이다.
상기 센싱 래치부(130C)가 도 16 및 도 17의 센싱 래치부(130A), 130(B)와 상이한 점은, 논리 트리 분리 제어부를 동적 NOR 논리 회로 구성으로 하는 대신에, 정적 NOR 논리 회로 구성으로 한 것에 있다.
구체적으로는, 전원 전압 VDD의 공급 라인과 제어 노드 G를 프리 차지용 PMOS 트랜지스터 PT(1304) 대신에 직렬로 접속한 2개의 PMOS 트랜지스터 PT(1305) PT(1306)에 의해 접속하고, PMOS 트랜지스터 PT(1305)의 게이트를 논리 출력 노드 TH에 접속하고, PMOS 트랜지스터 PT(1306)의 게이트를 논리 출력 노드 TH＿X에 접속하여, 논리 트리 분리의 제어부를 정적(스태틱) NOR 회로 S-NOR에 의해 구성하고 있다.
상기 센싱 래치부(130C)에 있어서는, 클록 신호(동기 신호) CLK에 의하지 않고, 노드 TH, TH＿X의 논리 전위를 보고 제어 노드 G의 전위를 결정하고, 논리 트리의 분리를 제어한다.
즉, 아이들 단계에 있어서는 노드 TH, TH＿X가 모두 논리「0」이므로 제어 노드 G를 논리「1」로 하고, 구동 단계에 있어서 노드 TH, TH＿XD의 어느 한 쪽이 논리「1」로 된 시점에서 제어 노드 G를 논리「0」으로 한다.
PMOS 트랜지스터 PT(1305), PT(1306)가 직렬 접속으로 되어 있기 때문에, 노드 TH, TH＿X 모두 논리「0」으로 돌아올 때까지 전류는 흐르지 않고, 관통 전류는 발생하지 않는다.
또, 본 제3 구체예의 제1 및 제2 구체예에 대한 이점은, 논리 트리 분리 제어부가 클록 신호(구동 신호) CLK를 필요로 하지 않기 때문에, 클록 신호(동기 신호) CLK에 대한 부가를 경감하는 데에 있다.
다음에, 스태틱 CMOS 논리 회로와 본 발명에 관한 논리 회로의 특성을 시뮬레이션에 의해 구체적으로 비교한 결과에 대하여 설명한다.
종래 기술의 과제로서 스태틱 CMOS 논리 회로에 있어서의 글리치를 들었다. 이 때에 예로서 사용한 논리 함수와 입력 신호 패턴(A, B, C, D가 각각 분산된 타이밍으로 천이한 것)을 사용하고 SPICE 시뮬레이션을 행하였다.
도 19는, 도4에 나타낸 종래의 CMOS 논리 회로와 본 발명에 관한 논리 회로에 있어서의 전류 파형을 나타낸 도면이다.
도 19에 있어서, 횡축이 시간을, 종축이 전류 및 전압을 각각 나타내고 있다.
또, 도 19에 있어서, 실선으로 나타낸 특성 곡선이 본 발명 회로의 전류 파형이며, 점선으로 나타낸 특성 곡선이 종래 회로의 전류 파형이다.
도 19로부터 명백한 바와 같이, 스태틱 CMOS 논리 회로에서는, 입력 신호에 변화가 있을 때마다 논리 회로가 동작하고, 전류가 소비되고 있다.
그에 대하여, 본 발명 회로에서는, 클록 신호(동기 신호) CLK가 변화하는 시점에서 밖에 전류가 소비되지 않는다.
따라서, 본 발명 회로는, 종래 회로에 비해 저소비 전력화를 실현하고 있는 것은 명백하다.
다음에, 스태틱 CMOS 논리 회로와 본 발명 논리 회로의 지연 특성에 대하여 비교한다.
도 20은 스태틱 CMOS 논리 회로의 동작 지연 특성을 나타낸 도면이며, 도 21 은 본 발명 회로의 동작 지연 특성을 나타낸 도면이다.
도 20 및 도 21에 있어서, 횡축이 시간을, 종축이 전압을 각가 나타내고 있다.
이는 입력 신호 C와 클록 신호(동기 신호) CLK에 관한 세트 업 타임, 입력 신호 A와 클록 신호(동기 신호) CLK에 관한 홀드 타임, 출력 Q와 클록 신호(동기 신호) CLK에 관한 지연(Clock to Q: 이하, Tcq)에 대하여 각각 조사한 것이다.
보통의 플립 플롭과는 상이하고, 논리 함수의 입력 신호 전부가 클록 신호(동기 신호) CLK에 대해, 세트 업 타임, 홀드 타임을 갖는다. 특히 중요한 것은 논리 출력 F에 대하여 가장 빨리 전달되는 신호와, 가장 늦게 전달되는 신호이다.
도 4의 종래 회로에서는, 도 20로부터 알 수 있듯이, 가장 빨리 전달되는 신호가 「A」이며, 가장 느리게 전달되는 신호가 「C」이다.
플립 플롭의 지연 특성에 관한 계측 값은, 전술한 세트 업 타임, 홀드 타임, Tcq 3개이다. 이들의 계측 값은 모두 클록 신호(동기 신호) CLK를 기준으로 하고 있다.
본 발명의 회로나, 이외의 플릅 플롭을 사용한 논리 회로의 실현 방법 등에서는, 그 원리 상, 클로 신호(동기 신호) CLK에 대한 동기 타이밍이 상이하다. 그러므로 세트 업 타임이나 홀드 타임이 마이너스로 되는 경우가 있고, 비교하는 데에는 부적당하다. 따라서, 세트 업 타임과 홀드 타임의 합을 샘플 시간(도 중의 Sample), 세트 업 타임과 Tcq의 합을 지연 시간(도 중의 FFDelay)로서 정의하고, 비교하는 편이 낫다.
샘플 시간이라는 것은, 분명히 입력 신호를 샘플링하고 있는 시간으로서, 입력 신호의 변화를 허용하지 않는 시간이다.
지연 시간이라는 것은, 일주기 중에 플립 플롭과 논리 함수 부분이 소비하는 시간이다. 양쪽 모두 짧을수록 성능이 양호하다.
이상의 사항에 입각하여 종래의 CMOS 논리 회로와 본 발명 회로의 지연 특성을 비교하면, 샘플 시간은 종래 회로가 도 20에 나타낸 바와 같이 427[ps], 본 발명 회로가 도 21에 나타낸 바와 같이 711[ps]로 되어 있다.
어느 시간에 대해서도, 본 발명 회로 쪽이 우수하다.
따라서, 본 발명에 관한 논리 회로에 의하면, 본 발명의 제1 목적인 글리치를 제거하여 저전력화를 도모하는 것, 또 동적 논리 회로의 특성을 활성화하여 고속의 동작을 실현하는 것은 달성되었다.
또, 본 발명의 제2 목적은, PDN-F/F 논리 회로와 같은, 짧은 폭의 펄스를 발생시키는 기구를 폐지하고, CAD에 의한 자동 배치·배선에 의한 설계를 용이하게 하는 데에 있다.
이미 반복 설명한 바와 같이, 본 발명에서는 센싱 래치부(130)와 NMOS 2선식 논리 트리부(110)를 채용하고 있다.
상기 2개의 구성에 의해, 논리 확정의 검지와 입력 신호의 차단을 자립적으로 행하는 것이 가능하다. 원리적으로 펄스 발생 기구를 필요로 하지 않는다.
따라서, 제2 목적은 달성되었다.
다음에, 제3 종래예로서 설명한 SA-F/F 논리 회로에 대한 본 발명 회로의 우 수성에 대하여 설명한다.
SA-F/F 논리 회로의 문제점은 논리 확정에 요하는 시간이 논리 트리의 높이와, 논리 트리 내의 MOS 트랜지스터의 사이즈에 타이트하게 의존하는 것이다.
논리 트리의 높이는 논리 함수의 입력 신호수를 표시하고 있으므로, 복잡한 논리 함수로 될수록 논리 확정 시간이 커진다고 하는 데에 있다.
복잡한 논리 함수일 때에는 트랜지스터의 게이트 폭을 크게 하여, 그 도통 저항을 작게 하고, 논리 확정 시간을 작게 할 수 있다. 그러나, 그 때의 논리 트리의 규모는 큰 것으로 된다.
논리 확정의 시간은 직접, Tcq에 나타난다.
따라서, 논리 트리의 높이에 대한 Tcq의 변화와, 논리 트리 내의 NMOS 사이즈에 대한 Txq의 변화를 조사하였다.
도 22는 SA-F/F 논리 회로와 본 발명 회로에 있어서의 Tcq 대 논리 트리 높이 특성을 나타낸 도면이며, 도 23은 SA-F/F 논리 회로와 본 발명 회로에 있어서의 Tcq 대 논리 트리 NMOS 사이즈(Wn) 특성을 나타낸 도면이다.
도 22에 있어서, 횡축이 논리 트리 높이를, 종축이 Tcq를 각각 나타내고, 도 23에 있어서, 횡축이 논리 트리 NMOS 사이즈를, 종축이 Tcq 변동률을 각각 표시하고 있다.
또, 도 중, 검은 화살표가 SA-F/F 논리 회로의 특성을, 흰 화살표, ×표가 본 발명 회로의 특성을 각각 나타내고 있다.
도 22으로부터 명백한 바와 같이, 논리 트리의 높이에 대한 Tcq의 의존성은 본 발명 회로 쪽이 작고, 논리 트리가 높을수록 본 발명 회로 쪽이 고속으로 동작한다.
또, 도 23은 구체적으로는, 논리 트리 내의 NMOS 트랜지스터의 사이즈 Wn을 0.64[㎛]로부터 0.36[㎛]로 했을 때의 Tcq의 변동률을 나타낸 것이다. 이 때의 논리 트리의 높이는 5이다.
도면으로부터 명백한 바와 같이, 사이즈 Wn의 의존도는 본 발명 회로 쪽이 작다. 그뿐 아니라, 사이즈 Wn이 작은 쪽이 고속으로 된다라고 하는 경향을 나타내고 있다.
SA-F/F 논리 회로에 있어서는, 센스 앰프 내의 노드나 논리 트리 노드의 전위를, 논리「1」 의 전위나 그에 가까운 전위로부터 시작하여, 완전한 논리「0」 의 전위까지 내린다.
이에 대하여 본 발명 회로에 있어서는, 논리「0」 의 전위나 그에 가까운 전위로부터 시작하여, 완전한 논리「1」 의 전위까지 내린다.
논리 트리를 통하여 전위는 내려지므로, SA-F/F 논리 회로는, 자연히 논리 트리의 높이나 Wn에 의존한다.
그러나, 전위를 인하하는 것에 관해서는, 논리 트리의 높이는 그다지 관계가 없다. 사이즈 Wn이 작아지면 논리 트리가 갖는 용량 성분은 작아지므로, 오히려 사이즈 Wn이 작은 쪽이 전위를 올리는 데에 유리하다.
따라서, 복잡한 논리 함수를 실현하는 경우의, SA-F/F 논리 회로에 대한 본 발명 회로의 우수성은 명백하다. 본 발명의 목적인 입력 신호수가 많은 복잡한 논 리 함수를 실현한 경우에도 고속의 동작을 실현하는 것은 달성되었다.
또, 본 발명의 제4 목적은, 회로 정수의 분산이나 커플링 노이즈에 대하여 강하고, DCSL 회로보다도 안정된 동작을 실현하는 것이었다.
DCSL 회로가 부정한 전위 변동에 약한 원인의 하나는, 논리 트리와 센스 업의 접속·분리를 행하는 NMOS 트랜지스터로 이루어지는 스위치의 게이트 단자에 가해지는 전압이, NMOS 트랜지스터의 임계값 정도로 낮기 때문이다.
이들 NMOS 스위치가 충분히 온으로 되지 않기 때문에 도통 저항이 높고, 회로 정수의 분산이나, 커플링 노이즈에 의해 일어난 부정한 전위 변동을 흡수할 수 없다.
본 발명에 관한 논리 회로에 있어서는, 센싱 래치부(130) 내의 제어 노드 G에 의해 논리 트리(110)와 센스 앰프(131)의 접속·분리를 행한다.
제어 노드 G는 PMOS 트랜지스터에 의해 전하가 충당되고, 완전한 논리「1」 의 전위가 부여된다. 그러므로, 스위치(134,135)로서의 NMOS 트랜지스터 NT(1304), NT(1305)가 충분히 온으로 되고, 도통 저항이 작고, 부정한 전위 변동을 흡수하기 쉽다.
또 다른 원인으로서, 스위치로서의 NMOS 트랜지스터의 게이트 단자에 가해지는 전위가 각각 다른 노드인 것이 생각된다.
즉, 도 9의 회로에 있어서, NMOS 트랜지스터 NT(43)에 대해서는 노드 TH＿X가, NMOS 트랜지스처 NT(44)에 대해서는 노드 TH가 그 게이트 단자에 접속되어 있다.
센스 앰프가 구동 상태에 있을 때(CLK＿X=0)에는, 노드 TH, TH＿X는 분리되어 있어, 동일한 전위로는 되지 않는다. 노드 TH, TH＿X 사이의 전위 차는, 센스 앰프에 의해 즉시 확대되고, 논리 트리와 센스 앰프가 절단된다.
따라서, 노드 TH, TH＿X 사이에 생긴 부정한 전위차도 확대되고, 잘못된 논리 값으로 확정되고 만다.
이에 대하여, 본 발명의 센싱 래치부(130)에 있어서는, 공통의 제어 노드 G에 의해 스위치(134,135)로서의 NMOS 트랜지스터 NT(1304), NT(1305)의 온·오프를 제어하고 있다.
노드 TH, TH＿X에 부정한 전위 변동이 생겼다 하더라도, 그 전위가 논리「1」로서 인정될 때까지 높아지지 않는 한은 제어 노드 G의 전위는 논리「1」 그대로이며, 센스 앰프(131)과 논리 트리(110)는 절단되지 않는다.
이 기간에, 논리 트리(110)의 접지로 이르는 경로와 센스 앰프(131)까지 간섭이 일어나고, 논리 트리(110)가 부정한 전위 변동을 흡수하고, 센스 앰프는 올바른 논리 값으로 유도된다.
도 24는 본 발명에 관한 센싱 래치부가 부정한 전위 변동을 흡수하고, 올바른 논리 값으로 확정되어 가는 과정을 나타낸 도면이다.
도 24에 있어서, 횡축이 시간을, 종축이 전압을 각각 나타내고 있다.
도 24는 구체적으로는, 노드 TH가 본래 논리「1」로 확정되어 가는 과정에 있어서, 노드 TH의 전위를 내리려고 하는 노이즈를 부여한 모양의 상태를 나타낸 것이다.
도 24에 있어서, 구동 단계의 시작에 노이즈의 영향을 받고, 노드 TH의 전위가 노드 TH＿X의 그것을 하회하고 있는 기간이 존재한다.
그러나 그 후 만회하여, 노드 TH의 전위가 노드 TH＿X를 상회하도록 되고, 논리「1」 로 확정되어 간다. 이와 같은 동작은, DCSL 회로에서는 불가능하다.
따라서, 제4 목적은 달성되었다.
또, 본 발명에 관한 논리 회로에서는, 아이들 단계에 있어서, 센스 앰프와 논리 트리는 접속되어 센스 앰프 내 노드와 논리 트리가 모두 단락되고, 동일 전위로 초기화된다.
따라서, 본 발명 회로에 의하면, 논리 트리 내의 기생 용량의 불평형에 의한 오(誤)동작을 방지 할 수 있다라고 하는 이점이 있다.
이상 설명한 바와 같이, 본 제1 실시 형태에 의하면, 논리 함수의 입력 신호가 부여되었을 때, 논리 트리…TF, TF＿X의 어느 한 쪽이 반드시 접지로 이르는 경로를 가지고, 다른 한 쪽은 반드시 고 임피던스 상태로 되는 NMOS 2선식 논리 트리부(101)와, 세트(S) 단자에 센싱 래치부(130)의 출력 노드 TH로부터의 논리 출력 H를 받고, 리세트(R단)에 센싱 래치부(130)의 출력 노드TH＿X로부터의 논리 출력 TH＿X를 수신하여, 센싱 래치부(130)의 논리 출력을 유지하여, Q 출력으로부터 데이터를 출력하는 SR 래치부(120)와, 구동 제어에 의해 동작하는 센스 앰프(131)와, 리 구동 제어에 의해 논리 출력 H 및 H＿X용 노드 TH와 TH＿X를 단락하는 스위치(132)와, 논리 트리 분리 제어부(133)와, 논리 트리 분리 제어부(133)에 제어되어, 노드 TH와 논리 입력용 노드 TF2, 노드 TH＿X와 논리 입력용 노드 TF＿X를 각각 단락하는 스위치(134,135)를 가지는 센싱 래치부(130)을 설치하고, 센싱 래치부(130)는, 동기 신호(CLK)가 논리「0」 의 아이들 단계에 있어서는, 센스 앰프(131)는 구동 능력을 갖지 않고, 스위치(132,134,135)는 온으로 되고, 센싱 래치 내부 노드 TH, TH＿X와, 논리 트리 노드 TF, TF＿X 사이가 모두 단락되는 상태로 되고, 동기 신호(CLK)가 논리「0」으로부터 논리「1」로 천이한 직후의 구동 단계에 있어서는, 센스 앰프(131)는 구동 능력을 갖고, 스위치(134,135)는 온 그대로이며, 스위치(132)는 오프로 되고, 노드 TH와 TF 사이는 단락되고, 노드 TH＿X와 TF＿X 사이는 단락되고, 양자 사이는 해방되는 상태로 되고, 동기 신호(CLK)가 논리「1」인 기간(확정 단계)에 있어서는, 센스 앰프(131)는 구동 능력을 갖고, 스위치(132,134,135)는 오프로 되고, 노드 TH, TH＿X, TF, TF＿X 사이는 모두 분리되는 상태로 되도록 구성한 것으로, 다음의 효과를 가진다.
즉, 제1로, 스태틱 CMOS 논리 회로에서 발생했던 글리치를 제거하여 저전력화를 도모하고, 또 동적 논리 회로의 특성을 활성화하여 고속의 동작을 실현할 수 있다.
제2로, PDN-F/F 논리 회로와 같은 짧은 폭의 펄스를 발생시키는 기구를 폐지하고, CAD에 의한 자동 배치·배선에 의한 설계를 용이하게 할 수 있다.
제3으로, 논리 트리의 높이나 논리 트리 내의 MOS의 게이트 폭에 대한 동작 속도의 의존성을, SA-F/F 논리 회로보다도 작게 하고, 입력 신호가 많은 복잡한 논리 함수를 실현한 경우에서도 고속의 동작을 실현할 수 있다.
제4로, 회로 정수의 분산이나 커플링 노이즈에 대하여 강하고, DCSL 회로보 다도 안정된 동작을 실현할 수 있다.
제2 실시 형태
도 25는 본 발명에 관한 논리 회로의 제2 실시 형태를 타나낸 블록도이며, 도 26은 도 25의 논리 회로에 있어서의 NMOS 2선식 논리 트리부 및 SR 래치부의 구체적인 구성예를 나타낸 회로도이다.
본 제2 실시 형태가 전술한 제 1실시 형태와 상이한 점은, NMOS 2선식 논리 트리(110)의 접지를, 동기 신호(클록 신호)에 동기하여 제어하는 NMOS 트랜지스터 NT(101)를 부가한 것에 있다.
상기 NMOS 트랜지스터 NT(101)는, 플립 플롭의 동작의 초기 상태에 있어서 커트 오프로 된다.
그리고, 도 26에 나타낸 NMOS 2선식 논리 트리부 및 SR 래치부의 구체적인 구성은 도 11의 회로와 동일하므로, 여기서는 그 상세한 설명은 생략한다.
(0164)
본 제2 실시 형태에 의하면, NMOS 트랜지스터 NT(101)는, 클록 신호(동기 신호) CLK가 논리「1」일 때에 온으로 된다.
그러므로, 클록 신호(동기 신호) CLK가 논리「1」로 되는 구동 단계, 확정 단계에 있어서는, 그 동작은 도 10에 기초한 구성도인 도 11과 변함이 없다.
상이한 것은, 클록 신호(동기 신호) CLK가 논리「0」으로 되는 아이들 단계의 동작이다.
클록 신호(동기 신호) CLK가 논리「0」일 때, 입력 신호 A, B, C, D가 어떠 한 논리 값의 조합으로 되더라도, 논리 트리 노드 TF, TF＿X 어느 쪽에도 접지로 이르는 경로는 존재하지 않는다.
제1 실시 형태에 있어서는, 아이들 단계에 있어서의 노드 TH, TH＿X, TF, TF＿X의 전위는, 접지로의 경로를 갖는 논리 트리에 의해 완전한 논리「0」의 전위로 고정된다고 설명하였다. 그러나, 도 25 및 도 26의 구성의 경우에는, 그렁게 되지 않는다.
논리 트리(110)가 접지로 이르는 경로를 갖지 않아도, 센싱 래치부(130) 자체가 노드 TH, TH＿X의 전위를 NMOS 트랜지스터의 임계값의 근방까지 내리는 기능을 갖고, 논리 트리(110)와 센스 앰프(131)를 접속하는 스위치(134)로서의 NMOS 트랜지스터 NT(1304)와 스위치(135)로서 NMOS 트랜지스터 NT(1305)를 온으로 하는 것이 가능하다.
이들 스위치(134,135)가 온으로 되어 노드 TH, TH＿X가 노드 TF, TF＿X와 단락되면, 노드 TH, TH＿X 상에 있어서 그 전위를 NMOS 트랜지스터의 임계값 근방으로 정했던 전하가 논리 트리 내의 용량 성분에 대해 평형 분배된다.
평형 분포의 결과, 노드 TH, TH＿X, TF, TF＿X의 전위는, NMOS 트랜지스터의 임계값보다도 작고, 완전한 논리「0」의 전위보다도 조금 큰 값으로 된다.
즉, 도 25 및 도 26의 구성의 경우에는, 아이들 단계(아이들상(休止相))에 있어서 노드 TH, TH＿X로부터 완전힌 논리「0」의 전위가 출력되지 않는다.
NMOS 트랜지스터의 임계값보다도 조금 작고, 완전한 논리「0」 의 전위보다도 조금 큰 전위가 출력된다. 이 전위는 논리「0」을 표시하기에 충분히 낮은 값 이므로, 동작 원리 상의 모순점은 생기지 않는다.
본 제2 실시 형태의 전술한 제1 실시 형태에 대한 이점은, 저소비 전력화와 고속화에 있다.
제1 실시 형태에 있어서는, 아이들 단계에서 센싱 래치부(130) 내, 논리 트리(110) 내의 전하가 모두 파괴되어 있었다.
이에 대하여, 본 제2 실시 형태에서는, 구동 단계에서 공급된 전하의 일부가 보존되고, 다음의 구동 단계에서 재이용된다. 그러므로, 소비 전력을 보다 작게 할 수 있다.
또 구동 단계에 있어서는, NMOS 트랜지스터의 임계값에 가까운 전위로부터 시작되어 노드 TH, TH＿X의 전위가 상승하기 때문에, 완전한 논리「0」의 전위로부터 시작되는 도 1의 구성보다도, 논리 확정에 요하는 시간이 짧아진다.
제3 실시 형태
도 27은 본 발명에 관한 논리 회로의 제3 실시 형태를 타나낸 블록도이며, 도 28은 도 27의 논리 회로에 있어서의 NMOS 2선식 논리 트리부 및 SR 래치부의 구체적인 구성예를 나타낸 회로도이다.
본 제3 실시 형태가 전술한 제2 실시 형태와 상이한 점은, NMOS 2선식 논리 트리의 접지를, 동기 신호(클록 신호)와는 별개의 제어 신호 SLEEP에 동기하여 제어하는 NMOS 트랜지스터 NT(102)를 NMOS 트랜지스터 NT(101)에 대하여 병렬로 접속한 데에 있다.
그리고, 도 28에 나타낸 NMOS 2선식 논리 트리부 및 SR 래치부의 구체적인 구성은 도 11의 회로와 동일하므로, 여기서는 그 상세한 설명은 생략한다.
본 제3 실시 형태에 의하면, NMOS 트랜지스터 NT(102)는, 제어 신호 SLEEP이 논리「0」 일 때에 커트 오프로 된다. 이 때의 동작은, 제2 실시 형태에 관한 도 26의 것과 변함이 없다.
한편, 제어 신호 SLEEP가 논리「1」로 되어 있는 동안은, 클록 신호(동기 신호) CLK에 관계없이, 논리 트리(110) 내의 접지로의 경로가 확인된다. 즉, 이때에는, 전하의 보존·재이용이 행해지지 않는다.
제어 신호 SLEEP를 논리「1」로 했을 때의 아이들 단계에서는, 노드 TH, TH＿X의 전위는 완전한 논리「0」으로 된다.
제어 신호 SLEEP을 논리「1」로 할 필요가 있는 것은, 클록 신호(동기 신호) CLK가 논리「0」에서 정지했을 때이다.
현재. 소비 전력을 삭감하기 위해, 동작시킬 필요가 없는 회로 블록에 대한 클록의 공급을 정지하는 방법이 일반적으로 되어 있다.
정지한 클록은, 논리「0」이 논리「1」로 일정해진다. 어느 값으로 일정해지는가는 설계에 따라 상이하지만, 한번 설계된 것은 항상 동일한 논리 값으로 정지한다.
제2 실시 형태에 관한 도 25 및 도 26의 구성에서 문제로 되는 것은, 클록 신호(동기 신호) CLK가 논리「0」에서 정지한 경우이다.
이 때, 아이들 단계이므로, 노드 TH, TH＿X는 NMOS 트랜지스터의 임계값보다도 조금 낮은 전위로 되어 있다.
SR 래치부(120) 내의, 노드 TH, TH＿X를 게이트 단자에 갖는 NMOS 트랜지스터는, 이 때, 커트 오프의 상태에 있다. 일반적으로, MOS는 커트 오프되어 있는 상태라도, 매우 소량이긴 하지만 전류를 흐르게 한다. 이를 리크 전류라고 한다.
리크 전류의 크기는 게이트 단자 전위의 지수 함수에서 결정된다. 따라서, 노드 TH, TH＿X의 전위가 완전한 0[V]인 경우와, NMOS 트랜지스터의 임계값에 가까운 값인 경우에는, 리크 전류의 크기에는, 그 절대값은 작지만, 한 자리수부터 두 자리수 정도의 차이가 있다.
그러므로, 클록 정지에 의해 아이들 단계가 오랫동안 이어지는 경우에는, 재이용하기 위한 전하를 파기하고, 노드 TH, TH＿X의 전위를 완전한 논리「0」의 전위로 떨어뜨린 편이 소비 전력을 작게 할 수 있다.
본 제3 실시 형태에 관한 도 27 및 도 28의 구성은, 분명히 이 기능을 실현하기 위한 것이다.
이상과 같이, 클록 신호(동기 신호) CLK를 논리「0」에서 정지한 경우, 제2 실시 형태에 관한 도 25의 구성에서는 리크 전류가 커진다.
이에 대하여, 본 제3의 실시 형태에 관한 도 27의 구성에 있어서는, 제어 신호 SLEEP을 논리「1」로 함으로써, 아이들 단계에 있어서의 노드 TH, TH＿X의 전위를 완전한 논리「0」으로 떨어뜨릴 수 있다. 그러므로, 리크 전류를 작게 할 수 있다.
도 29는, 슬립 모드 동작 시의 내부 노드 TH, TH＿X의 전위 파형과 리크 전류 값의 시뮬레이션 결과를 나타낸 도면이다.
도 29에 있어서, 횡축이 시간을, 종축이 전압을 각각 나타내고 있다.
본 시뮬레이션에서는, 도 27의 도 12의 구성 회로를 이용하고, 클록 신호(동기 신호) CLK의 펄스를 부여하고, 논리 확정 동작을 행하게 하고, 클록 신호 CLK를 논리「0」에서 정지시켰다.
이 때는, 아직 제어 신호 SLEEP은 논리「0
」이다. 따라서, 노드 TH, TH＿X는 완전한 논리「0」의 전위가 아니다.
도시하고 있는 기간 중의 리크 전류는 557.3[nA]이다.
그로부터 제어 신호 SLEEP을 논리「1」로 하면, 노드 TH, TH＿X의 전위는 급속히 0[V]로 떨어진다. 도시하고 있는 기간 중의 리크 전류는 24.6[nA]이다.
이와 같이, SLEEP 제어의 효과는 크다.
이상 설명한 바와 같이, 본 발명에 의하면, 스태틱 CMOS 논리 회로에서 발생했던 글리치를 제거하여 저전력화를 도모하고, 또 동적 논리 회로의 특성을 활성화하여 고속의 동작을 실현할 수 있다.
또, 본 발명에 의하면, PDN-F/F 논리 회로와 같은 짧은 폭의 펄스를 발생시키는 기구를 폐지하고, CAD에 의한 자동 배치·배선에 의한 설계를 용이하게 할 수 있다.
또, 본 발명에 의하면, 논리 트리의 높이나 논리 트리 내의 MOS의 게이트 폭에 대한 동작 속도의 의존성을, SA-F/F 논리 회로보다도 작게 하고, 입력 신호가 많은 복잡한 논리 함수를 실현한 경우에도 고속의 동작을 실현할 수 있다.
또, 본 발명에 의하면, 회로 정수의 분산이나 커플링 노이즈에 대하여 강하고, DCSL 회로보다도 안정된 동작을 실현할 수 있다.
또, 본 발명에 의하면 슬립 모드용 스위치를 설계하여, 동기 신호가 논리「0」에서 논리 트리의 모든 선도 접지 경로가 계속 확립될 때에, 강제적으로 논리 트리 내의 내부 노드를 완전한 논리「0」의 전위로 고정시킴으로써, 리크 전류를 저감할 수 있다.

Claims (24)

  1. 논리 함수 평가 결과를 동기 신호에 동기하여 출력하는 논리 회로에 있어서,
    입력 신호에 따라 한쪽의 선만이 기준 전위에 이르는 경로를 형성하고, 원하는 논리 함수를 실현하는 2선식 논리 트리(論理木;logic tree);
    센싱 래치부―여기서, 센싱 래치부는
    2선식 논리 트리의 제1 논리 출력 및 제2 논리 출력을 수신하는 제1 논리 입력 노드(node) 및 제2 논리 입력 노드;
    제1 논리 출력 노드;
    제2 논리 출력 노드;
    구동을 나타내는 동기 신호를 수신하여 작동하고, 제1 논리 입력 노드 및 제2 논리 입력 노드에 입력되는 제1 논리 입력 및 제2 논리 입력을 갖는 도통 저항의 차에 따라 제1 논리 출력 및 제2 논리 출력의 논리 전위를 상이한 제1 레벨 및 제2 레벨로 확정시키는 센스 앰프;
    아이들(idle) 단계를 나타내는 동기 신호를 수신할 때에 제1 논리 출력 노드와 제2 논리 출력 노드를 단락(短絡)시키는 제1 스위치 수단;
    제1 논리 입력 노드와 제1 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리시키는 제2 스위치 수단;
    제2 논리 입력 노드와 제2 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리시키는 제3 스위치 수단; 및
    논리 트리 분리 제어 수단―여기서 논리 트리 분리 제어 수단은
    아이들 단계를 포함하고 센스 앰프에서 논리가 확정되지 않는 단계에서는 제2 스위치 수단 및 제3 스위치 수단의 제어 단자에 접속된 제어 노드의 전위를 제2 및 제3 스위치 수단이 접속된 각 2단자 사이를 적어도 접속 가능하게 하는 전위로 설정하는 제1 설정 수단; 및
    센스 앰프에서 논리가 확정되는 단계에서는 제1 논리 출력 노드 또는 제2 논리 출력 노드의 전위에 따라 제어 노드의 전위를 제2 및 제3 스위치 수단이 접속된 각 2단자 사이를 적어도 분리 가능하게 하는 전위로 설정하는 제2 설정 수단을 가짐―을 가짐―;
    세트 단자에 상기 센싱 래치부의 제1 논리 출력을 수신하고, 리세트 단자에 상기 센싱 래치부의 제2 논리 출력을 수신하고, 상기 동기 신호의 1주(周) 기간 동안, 센싱 래치부의 논리 출력을 유지시키는 세트·리세트 래치부
    를 갖는 논리 회로.
  2. 제1항에 있어서,
    상기 센싱 래칭부의 센스 앰프는 제1 인버터와 제2 인버터를 갖고, 제1 인버터의 출력과 제2 인버터의 입력이 접속되고, 그 접속점이 상기 제1 논리 출력 노드에 접속되고, 제1 인버터의 입력과 제2 인버터의 출력이 접속되고, 그 접속점이 상기 제2 논리 출력 노드에 접속되고,
    상기 제1 스위치 수단은 상기 제1 인버터의 입력과 제2 인버터의 입력 사이 에 접속되어 있는 논리 회로.
  3. 제1항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와, 상기 제어 노드 사이에 접속되고, 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제4 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제5 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단을 포함하는 논리 회로.
  4. 제2항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제4 스위치 수단을 포함하고,
    상기 제2 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제5 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단을 포함하는 논리 회로.
  5. 제1항에 있어서,
    상기 논리 트리 분리 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제4 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은 중간 노드와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제5 스위치 수단, 상기 중간 노드와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단, 및 상기 제2 스위치 수단 및 제 3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 중간 노드 사이에 접속되어 상기 제4 스위치 수단이 도통할 때는 비도통 상태로 유지되고, 당해(當該) 제4 스위치 수단이 비도통 상태로 유지될 때는 도통 시키는 제7 스위치 수단을 포함하는 논리 회로.
  6. 제2항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제4 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은 중간 노드와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제5 스위치 수단과, 상기 중간 노드와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 중간 노드 사이에 접속되어 상기 제4 스위치 수단이 도통할 때에는 비도통 상태로 유지되고, 당해 제4 스위치 수단이 비도통 상태로 유지될 때에는 도통시키는 제7 스위치 수단을 포함하는 논리 회로.
  7. 제1항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제 어 노드 사이에 직렬로 접속되어 각각 아이들 단계 시의 제 1 논리 출력 노드의 전위 및 제2 논리 출력 노드의 전위를 제어 단자에서 수신하여 도통시키는 제4 스위치 수단 및 제5 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단, 및 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단을 포함하는 논리 회로.
  8. 제2항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 직렬로 접속되어 각각 아이들 단계 시의 제1 논리 출력 노드의 전위 및 제2 논리 출력 노드의 전위를 제어 단자에서 수신하여 도통시키는 제4 스위치 수단 및 제5 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때 도통시키는 제6 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단을 포함하는 논리 회로.
  9. 논리 함수 평가 결과를 동기 신호에 동기하여 출력하는 논리 회로에 있어서,
    입력 신호에 따라 한 쪽의 선만이 기준 전위에 이르는 경로를 형성하고, 원하는 논리 함수를 실현하는 2선식 논리 트리;
    센싱 래치부―여기서, 센싱 래치부는
    2선식 논리 트리의 제1 논리 출력 및 제2 논리 출력을 수신하는 제1 논리 입력 노드 및 제2 논리 입력 노드;
    제1 논리 출력 노드;
    제2 논리 출력 노드;
    구동을 나타내는 동기 신호를 수신하여 작동하고, 제1 논리 입력 노드 및 제2 논리 입력 노드에 입력되는 제1 논리 입력 및 제2 논리 입력을 갖는 도통 저항의 차에 따라 제1 논리 출력 및 제2 논리 출력의 논리 전위를 상이한 제1 레벨 및 제2 레벨로 확정시키는 센스 앰프;
    아이들 단계를 나타내는 동기 신호를 수신하였을 때에 제1 논리 출력 노드와 제2 논리 출력 노드를 단락시키는 제1 스위치 수단;
    제1 논리 입력 노드와 제1 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리시키는 제2 스위치 수단;
    제2 논리 입력 노드와 제2 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리시키는 제3 스위치 수단; 및
    논리 트리 분리 제어 수단―여기서, 논리 트리 분리 제어 수단은
    아이들 단계를 포함하고 센스 앰프에서 논리가 확정되어 있지 않은 단계에서는 제2 스위치 수단 및 제3 스위치 수단의 제어 단자에 접속된 제어 노드의 전위를 제2 및 제3 스위치 수단이 접속된 각 2단자 사이를 적어도 접속 가능하게 하는 전위로 설정하는 제1 설정 수단; 및
    센스 앰프에서 논리가 확정되는 단계에서는 제1 논리 출력 노드 또는 제2 논리 출력 노드의 전위에 따라 제어 노드의 전위를 제2 및 제3 스위치 수단이 접속된 각 2단자 사이를 적어도 분리 가능하게 하는 전위로 설정하는 제2 설정 수단을 가짐―을 가짐―;
    세트 단자에 상기 센싱 래치부의 제1 논리 출력을 수신하고, 리세트 단자에 상기 센싱 래치부의 제2 논리 출력을 수신하고, 상기 동기 신호의 1주 기간 동안 센싱 래치부의 논리 출력을 유지하는 세트·리세트 래치부; 및
    상기 2선식 논리 트리의 기준 전위에 이르는 경로와 그 기준 전위 사이를 상기 아이들 단계 시에는 전기적으로 분리시키고, 아이들 단계 시 이외에는 접속시키는 제4 스위치 수단
    을 갖는 논리 회로.
  10. 제9항에 있어서,
    상기 센싱 래치부의 센스 앰프는 제1 인버터 및 제2 인버터를 갖고, 제1 인버터의 출력과 제2 인버터의 입력이 접속되고, 그 접속점이 상기 제1 논리 출력 노드에 접속되고, 제1 인버터의 입력과 제2 인버터의 출력이 접속되고, 그 접속점이 상기 제2 논리 출력 노드에 접속되어
    상기 제1 스위치 수단은 상기 제1 인버터의 입력과 제2 인버터의 입력 사이에 접속되어 있는 논리 회로.
  11. 제9항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제5 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단을 포함하는 논리 회로.
  12. 제10항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제5 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단을 포함하는 논리 회로.
  13. 제9항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제5 스위치 수단을 포함하고,
    상기 논리 트리 제어 수단의 제2 설정 수단은 중간 노드와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단, 상기 중간 노드와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단, 및 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 중간 노드 사이에 접속되어 상기 제5 스위치 수단이 도통할 때는 비도통 상태로 유지되고, 당해 제5 스위치 수단이 비도통 상태로 유지될 때 도통시키는 제8 스위치 수단을 포함하는 논리 회로.
  14. 제10항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제5 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은 중단 노드와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제6 스위치 수단, 상기 중간 노드와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단, 및 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위 와 상기 중간 노드 사이에 접속되어 상기 제5 스위치 수단이 도통할 때는 비도통 상태로 유지되고, 당해 제5 스위치 수단이 비도통 상태로 유지될 때는 도통시키는 제8 스위치 수단을 포함하는 논리 회로.
  15. 제9항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 직렬로 접속되어 각각 아이들 단계 시의 제1 논리 출력 노드의 전위 및 제2 논리 출력 노드의 전위를 제어 단자에서 수신하여 도통시키는 제5 스위치 수단 및 제6 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단을 포함하는 논리 회로.
  16. 제10항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 직렬로 접속되어 각각 아이들 단계 시에 제1 논리 출력 노드의 전위 및 제2 논리 출력 노드의 전위를 제어 단자에서 수신하여 도통시키는 제5 스위치 수단 및 제6 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단을 포함하는 논리 회로.
  17. 논리 함수 평가 결과를 동기 신호에 동기하여 출력하는 논리 회로에 있어서,
    입력 신호에 따라 한 쪽의 선만이 기준 전위에 이르는 경로를 형성하고, 원하는 논리 함수를 실현하는 2선식 논리 트리;
    센싱 래치부―여기서, 센싱 래치부는
    2선식 논리 트리의 제1 논리 출력 및 제2 논리 출력을 수신하는 제1 논리 입력 노드 및 제2 논리 입력 노드;
    제1 논리 출력 노드;
    제2 논리 출력 노드;
    구동을 나타내는 동기 신호를 수신하여 작동하고, 제1 논리 입력 노드 및 제2 논리 입력 노드에 입력되는 제1 논리 입력 및 제2 논리 입력을 갖는 도통 저항의 차에 따라 제1 논리 출력 및 제2 논리 출력의 논리 전위를 상이한 제1 레벨 및 제2 레벨로 확정시키는 센스 앰프;
    아이들 단계를 나타내는 동기 신호를 수신하였을 때에 제1 논리 출력 노드와 제2 논리 출력 노드를 단락시키는 제1 스위치 수단;
    제1 논리 입력 노드와 제1 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리시키는 제2 스위치 수단;
    제2 논리 입력 노드와 제2 논리 출력 노드를 제어 단자의 전위에 따라 전기적으로 접속 또는 분리시키는 제3 스위치 수단 ; 및
    논리 트리 분리 제어 수단―여기서, 논리 트리 분리 제어 수단은
    아이들 단계를 포함하고 센스 앰프에서 논리가 확정되어 있지 않은 단계에서는 제2 스위치 수단 및 제3 스위치 수단의 제어 단자에 접속된 제어 노드의 전위를 제2 및 제3 스위치 수단이 접속된 각 2단자 사이를 적어도 접속 가능하게 하는 전위로 설정하는 제1 설정 수단; 및
    센스 앰프에서 논리가 확정되는 단계에서는 제1 논리 출력 노드 또는 제2 논리 출력 노드의 전위에 따라 제어 노드의 전위를 제2 및 제3 스위치 수단이 접속된 각 2단자 사이를 적어도 분리 가능하게 하는 전위로 설정하는 제2 설정 수단을 가짐―을 가짐―;
    세트 단자에 상기 센싱 래치부의 제1 논리 출력을 수신하고, 리세트 단자에 상기 센싱 래치부의 제2 논리 출력을 수신하고, 상기 동기 신호의 1주 기간 동안 센싱 래치부의 논리 출력을 유지시키는 세트·리세트 래치부;
    상기 2선식 논리 트리의 기준 전위에 이르는 경로와 그 기준 전위 사이를 상기 아이들 단계 시에는 전기적으로 분리시키고, 아이들 단계 이외에는 접속시키는 제4 스위치 수단; 및
    상기 제4 스위치 수단이 아이들 단계에서 상기 2선식 논리 트리의 기준 전위에 이르는 경로와 상기 기준 전위 사이를 분리시키고 있는 기간으로 상기 동기 신호가 아이들 단계를 나타낸 채로 정지한 경우에, 상기 2선식 논리 트리의 기준 전위에 이르는 경로와 상기 기준 전위 사이를 강제적으로 접속시키는 제5 스위치 수단
    을 갖는 논리 회로.
  18. 제17항에 있어서,
    상기 센싱 래치부의 센스 앰프는 제1 인버터 및 제2 인버터를 갖고, 제1 인버터의 출력과 제2 인버터의 입력이 접속되고, 그 접속점이 상기 제1 논리 출력노드에 접속되고, 제1 인버터의 입력과 제2 인버터의 출력이 접속되고, 그 접속점이 상기 제2 논리 출력 노드에 접속되어
    상기 제1 스위치 수단은 상기 제1 인버터의 입력과 제2 인버터의 입력 사이에 접속되어 있는 논리 회로.
  19. 제17항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제6 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단을 포함하는 논리 회로.
  20. 제18항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은, 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제6 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제 어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전원 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단을 포함하는 논리 회로.
  21. 제17항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제6 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은 중간 노드와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단과, 상기 중간 노드와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단, 및 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 중간 노드 사이에 접속되어 상기 제6 스위치 수단이 도통할 때는 비도통 상태로 유지되고, 당해 제6 스위치 수단이 비도통 상태로 유지될 때는 도통시키는 제9 스위치 수단을 포함하는 논리 회로.
  22. 제18항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 접속되어 아이들 단계를 나타내는 동기 신호를 제어 단자에서 수신하여 도통시키는 제6 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은 중간 노드와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제7 스위치 수단, 상기 중간 노드와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단, 및 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 중간 노드 사이에 접속되어 상기 제6 스위치 수단이 도통할 때는 비도통 상태로 유지되고, 당해 제6 스위치 수단이 비도통 상태로 유지될 때는 도통시키는 제9 스위치 수단을 포함하는 논리 회로.
  23. 제17항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 직렬로 접속되어 각각 아이들 단계 시의 제1 논리 출력 노드의 전 위 및 제2 논리 출력 노드의 전위를 제어 단자에서 수신하여 도통시키는 제6 스위치 수단 및 제7 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제9 스위치 수단을 포함하는 논리 회로.
  24. 제18항에 있어서,
    상기 논리 트리 분리 제어 수단의 제1 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 접속 상태로 위치시키는 것이 가능한 제1 전원 전위와 상기 제어 노드 사이에 직렬로 접속되어 각각 아이들 단계 시의 제1 논리 출력 노드의 전위 및 제2 논리 출력 노드의 전위를 제어 단자에서 수신하여 도통시키는 제6 스위치 수단 및 제7 스위치 수단을 포함하고,
    상기 논리 트리 분리 제어 수단의 제2 설정 수단은 상기 제2 스위치 수단 및 제3 스위치 수단을 분리 상태로 위치시키는 것이 가능한 제2 전원 전위와 상기 제어 노드 사이에 접속되고, 제어 단자가 상기 제1 논리 출력 노드에 접속되어 제1 논리 출력 전위가 제1 레벨일 때에 도통시키는 제8 스위치 수단과, 상기 제2 전원 전위와 상기 제어 노드 사이에 접속되어 제어 단자가 상기 제2 논리 출력 노드에 접속되어 제2 논리 출력 전위가 제1 레벨일 때에 도통시키는 제9 스위치 수단을 포함하는 논리 회로.
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