TWI499212B - 低能量正反器 - Google Patents

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Description

低能量正反器
許多電子電路都運用正反器，其具有可根據一或多個輸入的狀態以及選擇性根據一或多個輸出的狀態，來設定或變更之狀態。正反器可用來當成資料儲存元件、計數器，對元件計時及/或等等。
請參閱圖1，顯示根據傳統技術的示範資料正反器。示範資料正反器包括用於接收一輸入資料信號d的一第一輸入、用於接收一時脈信號clk的一第二輸入以及一輸出q。時脈信號clk變更狀態時，該輸出q的狀態改變來回應輸入資料信號d的狀態改變。
此時請參閱圖2A，顯示根據傳統技術的資料正反器之第一示範電路。該示範資料正反器電路包括一主閂鎖器子電路210、一副閂鎖器子電路220以及選擇性一輸出隔離子電路230。時脈信號clk變更狀態時，該輸出q改變狀態來回應輸入資料信號d的狀態改變。
此時請參閱圖2B，顯示根據傳統技術的資料正反器之第二示範電路。該示範資料正反器電路包括一主儲存元件感測放大器子電路250、一副閂鎖器子電路260以及選擇性一輸出隔離子電路270。同樣，時脈信號clk變更狀態時，該輸出q改變狀態來回應輸入資料信號d的狀態改變。
在許多電子電路當中，正反器佔電子裝置耗電量的大多數，例如：處理器可包括邏輯電路、正反器、介面控制群組電路、時脈樹(clock trees)、隨機存取記憶體等等。圖3例示示範處理器的邏輯電路、正反器、介面控制群組電路、時脈樹以及隨機存取記憶體所消耗的動態能量，例如中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、數位信號處理器(digital signal processor，DSP)等等。如所例示，該正反器電路的耗電量大約是處理器切換期間所消耗電量的四分之一。因此，為了降低電子裝置內的耗電量，所以持續需要改良的正反器電路。
參考下列用於例示本發明有關低能量正反器的具體實施例之說明以及附圖，就能對本發明有最適切了解。
在一個具體實施例內，正反器裝置包括一時脈正反器核心、一輸入閘預充子電路以及一維持器子電路。輸入資料信號改變狀態時，該輸入閘預充子電路適於將時脈正反器核心的一感測節點充電。時脈信號保持在特定狀態時，該維持器子電路適於維持時脈正反器核心的感測節點狀態。
在其他具體實施例內，正反器裝置包括一正反器核心以及一輸入閘預充子電路。該正反器核心包括接收一時脈 信號的一第一輸入、接收一資料信號的一第二輸入以及產生一輸出信號的一輸出。輸入資料信號改變狀態時，該輸入閘預充子電路適於將正反器核心的一特定感測節點充電。時脈信號保持在特定狀態時，該正反器裝置也包括一維持器子電路，來維持正反器核心的一或兩個感測節點之狀態。
在此將詳細參考本發明的具體實施例，附圖內將說明其範例。雖然本發明將結合這些具體實施例來說明，吾人將瞭解這並不用於將本發明限制在這些具體實施例上。相反地，本發明用於涵蓋申請專利範圍領域與精神內所包含之變化、修改與同等配置。更進一步，在下列本發明的詳細說明中，將公佈許多特定細節以提供對本發明有通盤瞭解。不過，吾人瞭解在沒有這些特定細節的情況下也可實施本發明。在其他實例中，已知的方法、程序、組件和電路並未詳述，如此就不會模糊本具體實施例的領域。
在本申請案當中，使用反意連接詞意欲包括連接詞，使用定冠詞或不定冠詞並非用於指示基數。尤其是，「該」物體或「一」物體的說法用於表示複數個這種物體的可能之一者。
此時請參閱圖4，顯示根據本發明的一個具體實施例，包括輸入閘預充(IGP,input-gated pre-charge)的正反器電路。該正反器可為邊緣觸發D型正反器。該正反器接收 三個輸入：一資料輸入d、該資料輸入的補數dN以及一時脈輸入clk。該正反器產生輸出資料q。該正反器包括一輸入閘預充子電路402、一主儲存元件感測放大器子電路404、一副閂鎖器子電路406、一維持器子電路408以及選擇性一輸出隔離子電路410。輸入閘預充子電路402可包括電晶體412-418以及NAND閘420。主儲存元件感測放大器404可包括電晶體422-430。副閂鎖器406可包括NAND閘432和434。維持器408可包括電晶體436和438，以便在時脈低狀態時將主動感測節點m 442和mN 444保持在高狀態。輸出隔離410可包括反向器440。一般來說，主儲存元件感測放大器子電路404、副閂鎖器子電路406以及選擇性輸出隔離子電路410可稱為正反器核心電路。
在一個實施當中，輸入閘預充402包括第一、第二和第三電晶體412、416和418，可操作來選擇性地隨著該時脈信號clk和該輸入資料信號d的狀態而將該高側(high side)供應電位耦合至感測節點mN 444。輸入閘預充402進一步包括一NAND閘420以及一第四電晶體414，可操作來選擇性地隨著該輸入資料信號與感測節點m 442與mN 444的狀態而將該高側供應電位耦合至感測節點m 442與mN 444。
輸入閘預充402提供一輸入閘預充功能以及一感測期間驅動功能。該時脈輸入clk為低狀態時，電晶體402啟動，並且輸入閘預充402根據輸入資料d和dN的狀態， 選擇性將感測節點m 442或mN 444充電。若資料輸入d為低狀態，則透過電晶體416將感測節點444充電。若dN為低狀態，則透過電晶體418將感測節點442預充。因為該預充由該輸入閘控，若從最後時脈週期之後的輸入就未變更狀態，則無節點會變更狀態。由輸入閘預充402進行的輸入閘預充顯著減少用於正反器的時脈能量。
若該輸入從最後時脈之後已經變更，則該時脈輸入clk提升時，感測節點442和444都將為高狀態。在感測節點m 442和mN 444都在高狀態之下，NAND閘420的輸出為低狀態並且電晶體404開啟，讓主動輸入電晶體416和418在感測期間提供驅動給主儲存元件感測放大器404。感測完成時，感測節點m 442或mN 444之一者將進入低狀態，導致NAND閘420的輸出變成高狀態並且電晶體414關閉，結束該輸入驅動。若該輸入在NAND閘420進入高狀態之後改變，則因為該輸入驅動已經移除，所以不會影響主儲存元件感測放大器404的狀態。
NAND閘420的低供應446連接至clk電晶體430的汲極，而非低側(low side)供應電位(GND)。如此時脈信號位於低狀態(例如clk=0)持續很長一段時間，並且感測節點m 442或mN 444之一者漂移至中間電壓時，避免NAND閘420消耗電流。若此漂移不是問題，則NAND閘420的低供應可直接連接至該低側供應電位(GND)。NAND閘420的時脈閘控下拉(Clock gating the pull-down of the NAND 420)，例如低側供應電位，會延遲該輸入驅動，直 到拉低電晶體414的閘極之前都不會啟動。在此延遲期間，感測節點442和444都將開始放電。隨著電流進入並且感測節點的電容量平衡之後，這都不是問題。
感測節點442和444漂移至中間電壓時，副閂鎖器406的NAND閘432和434內並無電流消耗，因為對於往上漂移的感測節點442或444而言，副閂鎖器406的其他輸入將為低狀態。
主儲存元件感測放大器404可為傳統感測放大器。主儲存元件感測放大器404感測時脈上升邊緣上的該輸入驅動，並且驅動副閂鎖器406。該時脈信號clk上升時，電晶體430開啟，提供該低側供應電位(GND)給由電晶體422-428形成的交叉耦合反向器。若該資料輸入信號d自從該時脈信號clk的最後上升邊緣之後就沒有變更過，則感測節點442和444維持在先前狀態，因此副儲存節點s 448和sN 450也維持在先前狀態。相較於傳統正反器，因為並無內部節點切換，所以該正反器在循環時脈期間消耗較少能量。
若該資料輸入d從最後時脈週期之後已經變更，則該時脈提升並且主儲存元件感測放大器404感測到該資料輸入d的驅動時，感測節點442和444都將為高狀態。請考慮該正反器在低狀態(m=0，d=0，dN=1)，並且該資料變更為高狀態(例如d=1，dN=0)的案例。該時脈信號clk以及該資料信號的補數dN都為低狀態時，感測節點m 442 透過電晶體412和418充電至該高狀態。該正反器的設定時間需要充足，以便在該時脈信號clk上升之前讓感測節點m 442充電至高狀態。在此時，感測節點m 442和mN 444都為高狀態，這並不影響副閂鎖器406的副儲存節點s 448和sN 450之狀態。
該時脈信號clk上升時，則電晶體424和428的共用源極節點會消耗電流。電晶體配對424和428當成差動放大器，放大感測節點m 442與mN 444之間的電壓差異△V。一開始△V=0，因為感測節點m 442和mN 444都設定在高供應電位Vdd，並且電晶體424和428從感測節點m 442和mN 444消耗相同的電流。該輸入信號的補數dN將電晶體418驅動成讓源極電流進入感測節點m 442，導致感測節點mN 444下降的速度快過感測節點m 442，藉此增加△V。隨著△V增加，則利用給予差動汲極電流△i=gm△V，電晶體424和428的差異閘電壓用來增加差異度。一旦△V增加高於主儲存元件感測放大器404的輸入偏移電壓，則做出決策並且即使在此時已經移除由該輸入資料信號的補數dN移除的驅動也會完成再生。一旦感測節點mN 444落在低於NAND閘420的臨界，則電晶體414移除來自該輸入資料信號d的驅動，並且交叉耦合反向器422-428再生感測節點m 442與mN 444之間的差異，直到感測節點m 442位於高狀態(m=1)並且感測節點mN 444位於低狀態(mN=1)。
因為主儲存元件感測放大器404整合差動電流來產生 一差異電壓，最重要是盡可能平衡感測節點m 442與mN 444的電容量。節點電容量的差異導致一輸入偏差電壓給主儲存元件感測放大器404。
雖然本案例中的感測節點m 442瞬間往兩方向拉，不過電路的正確運作與電晶體之間的比例無關。在這一瞬間，電晶體414和418注入的電流夠大到克服主儲存元件感測放大器404的該輸入偏移電壓時，感測節點m 442的下降速度會快過感測節點mN 444。
主儲存元件感測放大器404採用其新狀態時，副閂鎖器406重複從感測節點mN 444(mN=0)強迫副儲存節點為高狀態(s=1並且sN=0)開始的狀態。副閂鎖器404將維持此狀態直到該時脈信號clk的下一個上升邊緣，即使該輸入資料信號d再次變更強迫感測節點m 442和mN 444為高狀態(m=mN=1)。
精通技術人士了解，為了允許使用單端輸入來操作，可提供輸入反向器(未顯示)來從輸入資料信號d產生該輸入資料信號的補數dN。類似地，若真(true)與互補的(complement)輸出信號q和qN係想要的，則可用來自副節點s 448的反向器(未顯示)來產生輸出信號的補數qN。
在一個實施當中，維持器408包括第一和第二洩漏電晶體436和438，可操作來在該時脈信號clk保持在特定狀態時維持感測節點m 442和mN 444的狀態。洩漏電晶 體436和438恢復洩漏的電荷損失，不用時脈驅動。
此時請參閱圖5搭配圖4，顯示根據本發明的一個具體實施例，包括輸入閘預充(IGP)的正反器之波形例示操作。在該時序圖內，信號之間的箭頭表示因果關係。該時序圖顯示該時脈信號clk波形的兩次循環。在第一次循環內，該輸入資料信號d仍舊穩定在一低狀態(d=0)，並且只有該時脈信號clk改變狀態。在該第二次循環期間，輸入資料信號d上升至高狀態，而該時脈信號clk位於低狀態(clk=0)，驅動感測節點m 442至高狀態(m=1)，並且該正反器如上述改變狀態。
輸入資料信號d上升而該時脈信號clk位於低狀態時，感測節點m 442上升，接著導致NAND閘420的輸出下降。該時脈信號clk上升時，感測節點mN 444下降並且感測節點m 442稍微下降，但是由電晶體414的該輸入驅動維持。感測節點mN 444下降通過NAND閘420的臨界時，NAND閘420的輸出上升、移除電晶體414進行的該輸入驅動以及設定副閂鎖器406，將輸出信號q驅動至高狀態。
因此，每次只要該時脈信號clk上升，則取樣該資料輸入d之值並輸出在該資料輸出q上。該輸入閘預充正反器電路為靜態，並且可在該時脈信號clk維持在高或低狀態時無限期暫停。該資料維持恆等的時脈循環期間，在電晶體412和430的閘極上之該等時脈節點切換，同時該IGP 正反器的其他節點有利維持在等電位。
由該輸入資料信號d閘控動態電路的預充，可使用動態正反器拓樸，而不用預充的能源成本並且該輸入未變更時，將循環上的內部節點放電。
維持器408的電晶體436和438用於保持感測節點m 442或mN 444，其在該時脈信號clk的最後上升邊緣時為高狀態，而在該輸入資料信號d改變並且該時脈信號clk為低狀態之下為高狀態。這避免感測節點m 442和mN 444洩漏下降以及若該時脈信號clk長時間停在低狀態時，可能導致副閂鎖器406過早翻轉(flip)。若該低時脈週期可約束或若輸入電晶體412、416和418可達到足夠的洩漏，則可省略維持器電路408。
在一個實施當中，維持器408使用閘極連接至該高側電位(Vdd)的低臨界電壓(low threshold voltage，LVT)p通道場效電晶體(PFET)436和438。洩漏LVT電晶體436和438當成電阻，避免感測節點m 442和mN 444洩漏至低狀態。電晶體436和438會保持感測節點m 442和mN 444高於NAND閘432和434的臨界電壓，只要NAND閘臨界上LVT PFET 436或438的洩漏大於通過製程條件(process corners)臨界上標準(SVT)或高(HVT)臨界電壓電晶體430的洩漏。
正反器400具有兩個時脈閘負載，可進行最小化，並 且在該資料維持穩定時不會於時脈循環期間擺動(swing)內部節點。相較之下，圖2B內例示的傳統正反器具有三個時脈負載，並且在每次時脈循環時有半個內部節點切換。因此，該傳統正反器具有大約八到十二個等效閘負載。因此，正反器400的耗電量大約是傳統正反器的四分之一到六分之一。
此時請參閱圖6，顯示根據本發明第二具體實施例的其他維持器子電路。維持器電路406使用電流鏡，避免由於n通道場效電晶體(NFET)與PFET誤配造成的難題。電晶體454、大型LVT NFET產生洩漏電流，保證大於主儲存元件感測放大器子電路404內NFET的洩漏電流。此電流由PFET 458-462鏡射，如此電晶體460和462提供一維持器電流，保證足夠大來克服主儲存元件感測放大器子電路404內NFET的洩漏。
雖然電流鏡維持器406避免對不同種電晶體裝置之間的變化敏感，不過仍舊對同種電晶體裝置之間的變化敏感。尤其是電晶體418或電晶體422之間臨界電壓的變化將導致該維持器電流改變。利用增加餘裕(margin)，將電晶體412與電晶體426、428和430之一者或多者之間的洩漏變化列入考量。
此時請參閱圖7，顯示根據本發明的其他具體實施例，包括輸入閘預充(IGP)的正反器電路。輸入702包括電晶體712-716。主儲存元件感測放大器子電路704可包括 電晶體718-732。主儲存元件感測放大器子電路704可通稱為一StrongARM感測階。副閂鎖器706可包括NAND閘734和736。維持器708可包括電晶體738和740，以便在時脈低狀態時將主動感測節點m 744和mN 746保持在高狀態。輸出隔離710可包括反向器742。
藉由只有該輸入資料信號d變更時預充感測節點m 744或mN 746，閘控該預充可消除StrongARM感測階704的多數耗電量。該輸入資料信號d維持不變時，則感測節點m 744和mN 746維持在先前狀態。該時脈信號clk為低狀態並且輸入資料信號d為低狀態時，則預充感測節點mN 746。不過，除非該輸入信號d從時脈信號d最後上升邊緣之後有變更，否則感測節點mN 746已經在高狀態。同樣，若該時脈信號clk為低狀態並且輸入資料信號d為高狀態(dN低狀態)，感測節點m 744已經預充，但將已經在高狀態，除非該輸入信號d已經變更。如此，類似圖4的電路，除非該輸入資料信號d改變狀態，否則此電路藉由避免切換節點可達到非常低的時脈能量。
該時脈信號clk上升時，若該輸入資料信號d從最後時脈邊緣之後就沒有改變，則不發生任何動作。考慮該輸入資料信號d為高狀態的案例，感測節點m 744已經為高狀態，並且感測節點mN 746已經為低狀態。該時脈信號clk上升時，感測節點mN 746透過電晶體718、728和732拉低，但是因為其已經在低狀態，所以不耗電。感測節點m 744透過電晶體722維持在高狀態。該時脈信號clk上 升並且該資料輸入d從最後時脈邊緣之後已經變更，則感測節點m 744和mN 746都將為初始高狀態，並且主儲存元件感測放大器704做為正常StrongARM感測階。主儲存元件感測放大器子電路704的電晶體728和730將電流轉向，來拉低電晶體720(d高狀態)或724(d低狀態)的源極。一旦已經將選取的源極節點拉低通過一臨界電壓，則將對應的感測節點m 744或mN 746拉至低狀態，並且再生交叉耦合反向器電晶體718-724。在輸入信號d為高狀態的案例中，透過電晶體720、728和732拉低感測節點mN 746。再生透過電晶體722將感測節點m 744拉至高狀態。一旦感測節點mN 746下降，電晶體724會關閉，避免若該輸入資料信號d變更的話拉低感測節點m 744。在該輸入資料信號d改變成避免感測節點mN 746往上洩漏的事件中，電晶體726也開啟來提供電流給電晶體720。這兩事件在已經做出該感測決策之後，讓主儲存元件感測放大器子電路704對於該輸入資料信號d的變化不敏感。
一旦已經拉低主儲存元件感測放大器子電路704的一側，副閂鎖器706重複此狀態並且將維持到該時脈信號clk的下一個上升邊緣。該時脈信號clk下降時，維持器電晶體738和740將感測節點m 744或mN 746保持對應至該正反器目前的高狀態，避免該輸入資料信號d變更並且該時脈信號clk長時間為低狀態時，過早翻轉副閂鎖器706。
感測節點m 746或mN 746漂移至中間電壓時，副閂鎖器706的NAND閘734和736內並無電流消耗，因為 若感測節點m 744或mN 746之一者往上漂移，則副閂鎖器706的其他輸入為低狀態。
圖4和圖7的正反器主要差異在於如何套用輸入驅動。具有圖4中IPG的正反器透過電晶體412-418的預充網路，提供驅動給該等感測節點，並使用NAND閘420來偵測感測完成並移除此驅動。具有圖7中IGP的正反器使用電流轉向，通過StrongARM感測階704的電晶體728和730，來驅動該等感測節點並利用開啟電晶體726，有效縮短電晶體720和724的源極，來移除該驅動。
供應輸入閘預充至StrongARM正反器的該感測放大器，並且使用一完成偵測器來擴充該輸入驅動，以改善該正反器的效率。
用NFET取代PFET、PFET取代NFET以及NOR取代NAND，就可實現圖4和圖7的正反器之互補版本。產生的互補正反器將為下降邊緣敏感正反器，在該時脈為高狀態時使用該輸入資料信號閘控預放電，然後在該時脈下降時驅動主儲存元件感測放大器。該等感測節點之一者進入高狀態時，交叉耦合NOR副閂鎖器擷取該感測值。
此時請參閱圖8，顯示根據本發明的其他具體實施例，包括輸入閘預充(IGP)的正反器電路。輸入802包括電晶體812-816。主儲存元件感測放大器子電路804可包括電晶體818-832。主儲存元件感測放大器子電路804可通 稱為一StrongARM感測階。副閂鎖器806可包括NAND閘834和836。維持器808可包括電晶體838-842，以便在時脈低狀態時將主動感測節點m 846和mN 848保持在高狀態。輸出隔離810可包括反向器844。該正反器使用回饋電晶體838和840，將選取的感測節點m 846或mN 848保持在高狀態，而非使用LVT維持器電晶體。該正反器對於漏電流的變化並不敏感，但是包括一個額外時脈負載。回饋維持器電晶體838和840也在電容量方面讓感測節點m 846和mN 848不平衡，增加更多電容量給該最後時脈邊緣上為高狀態的側邊。若有問題，則如底下參考圖10至圖13的說明，使用維持器補償來抵銷此電容量不平衡。
圖9內顯示使用回饋來轉向維持器808的LVT電晶體842之IGP StrongARM第三版。相較於圖7的電路，此電路的優點為維持器808的LVT電晶體842從未將電流導入已經靜態往下拉(statically pulled down)之節點。該時脈信號clk為高狀態並且感測節點mN 848為低狀態時，圖7內的電晶體838將電流導入已經主動往下拉之感測節點mN 848。運用圖9的電路，電晶體838和840將來自維持器808的單LVT電晶體842之電流轉向，如此只將電流導入對應至目前高輸出的感測節點(即若s=1，則為m)。
運用此方式，該時脈信號為低狀態時(clk=0)，維持器808恢復電晶體832洩漏掉的電荷。該回饋轉向LVT維持 器(feedback steering LVT keeper)有利地降低靜態功率至傳統StrongARM正反器的功率。該回饋轉向LVT維持器也有利地降低對於源自LVT電晶體842之電流之限制。該維持器需要調整大小並偏壓，來產生比電晶體832在最高情況下(10nA的程度)所洩漏還要多的電流，以及比在最低情況下(100uA的程度)串聯匯集點(series sink)內電晶體832、828和820還要低的電流。因為增加該LVT電流不會增加靜態功率，其可在此範圍中央調整大小，讓此電路非常能夠適應裝置變化。
此時請參閱圖10，顯示根據本發明的一個具體實施例，包括輸入閘預充(IGP)以及時脈回饋維持器的正反器電路。該正反器包括一輸入子電路1002、一主儲存元件感測放大器子電路1004、一副閂鎖器子電路1006、一時脈回饋維持器子電路1008以及選擇性一輸出隔離子電路1010。輸入1002可包括電晶體1012-1018以及NAND閘1020。主儲存元件感測放大器1004可包括電晶體1022-1030。副閂鎖器1006可包括NAND閘1032和1034。時脈回饋維持器1008可包括電晶體1036-1046，以便在時脈低狀態時將主動感測節點m 1050和mN 1052保持在高狀態。輸出隔離1010可包括反向器1048。
時脈回饋維持器1008包括一電容量補償電路1042-1046，來平衡感測節點m 1050和mN 1052上維持器電路的電容量。一旦該維持器時脈信號kclk為低狀態，時脈回饋維持器1008的電晶體1036-1040用於拉高該感測 節點對應至副閂鎖器1006的目前狀態。例如：若該副閂鎖器位於高狀態(s=1，sN=0)，則一旦維持器時脈信號kclk為低狀態，透過電晶體1040和1036將感測節點m 1050拉高。同樣，若副閂鎖器1006在該低狀態，透過電晶體1038和1036拉高感測節點mN 1052。
該維持器時脈信號kclk可連接至該時脈信號clk來簡化，但是如此會造成三個時脈負載，而非圖4內正反器的兩個時脈負載。因為時脈回饋維持器1008操作來恢復感測節點1050和1052洩漏的少量電荷，因此並不需要每次循環都啟動該維持器時脈信號kclk。這足以在每N次循環讓該維持器時脈信號kclk進入低狀態，其中N足夠小，如此在感測節點1050或1052漏電至低於NAND閘臨界之前恢復電荷。100的N值應該足夠應付大多數情況，並且導致該維持器時脈負載只消耗每次循環時切換時脈負載能量的1%。該維持器時脈信號kclk應該在該時脈樹內閘控至足夠高，如此用於建立該維持器時脈信號kclk的該OR閘之時脈負載可分攤於許多正反器之上。
若時脈回饋維持器1008的電晶體1034-1038由本身所使用，則其切換電容量會以導入滯後作用的方式，讓感測節點m 1050和mN 1052不平衡。例如：若副閂鎖器1006為高狀態(sN=0)並且電晶體1038開啟，則在感測期間，將電晶體1038和1036的源極電容量以及電晶體1034的汲極電容量加入至感測節點m 1050。相較於感測節點mN 1052，此在感測節點m 1050上增加之靜電容量會減緩感 測節點m 1050下降，並且產生幅度為C/gm 的等效偏壓。在此案例中，該偏壓根據副閂鎖器1006的狀態來切換極性。
為了消除時脈回饋維持器1008的電容量負載所造成之偏壓，加入電容量補償電晶體1040-1044。電晶體1040-1044實現一個虛擬 維持器網路，將等效電容量加入相對的感測節點1050或1052，來平衡主儲存元件感測放大器子電路1004。例如：若副閂鎖器1006在高狀態(s=1，sN=0)，如此電晶體1038開啟將電容量加入感測節點m 1050，然後電晶體1042也開啟將等量電容量加入感測節點mN 1052。設計時要注意，確定該維持器網路與該補償網路的電容量盡可能匹配。
此時請參閱圖11，顯示根據本發明的其他具體實施例，包括輸入閘預充(IGP)以及時脈回饋維持器的正反器電路。該正反器包括一低頻維持器時脈，加入至具有圖9中回饋維持器的該strongARM正反器核心。該維持器補償網路可套用來平衡該等感測節點之電容量。不過，該StrongARM正反器核心對於電容量平衡比較不敏感，如此就不需要補償。
此時請參閱圖12，顯示根據本發明一個具體實施例，例示維持器時脈信號kclk的產生波形。如所例示，可從一時脈閘控信號產生該維持器時脈信號kclk。運用此方式，只有該時脈信號clk已經閘控至低狀態夠長一段延遲時 間，足夠感測節點m或mN開始漏電至低狀態(大約100ns)，則該維持器時脈信號kclk進入低狀態。進入低狀態之後，該維持器時脈信號kclk保持在低狀態，直到該時脈閘控信號進入高狀態。此方式的優點在於時脈信號clk高狀態間隔將感測節點m和mN恢復到完全程度。因為只有該時脈信號clk的低狀態間隔變長，才需要該維持器時脈信號kclk。為了降低功率，可利用使用一低頻時脈(例如25ns週期)驅動的正反器延遲該閘信號，來實施該延遲。
此時請參閱圖13，顯示根據本發明其他具體實施例的維持器時脈電路。該維持器時脈電路可包括一低能量閂鎖器(EL)1305、一非對稱NAND閘(As)1310、一對正反器非同步集合(F1，F2)1315、1320，由週期等於大約最大延遲一半的緩慢時脈信號sloclk來加上時脈。該對非同步集合正反器1315、1320將該同步閘信號延遲該緩慢時脈信號sloclk的一或二週期，導致該維持器時脈信號kclk下降。隨著該閘信號進入高狀態，該非同步集合讓該維持器時脈信號kclk回到高狀態。相較於包括一低能量閂鎖器與一非對稱NAND閘的傳統時脈閘控電路，使用相對少量的能量就可產生該維持器時脈信號。
此時請參閱圖14，顯示根據本發明的其他具體實施例，包括一低頻維持器時脈的正反器電路。該低頻維持器時脈可用來降低傳統主副式正反器的時脈能量。在不考慮時脈緩衝以及反向之下，藉由使用分離低頻維持器時脈信號kclk和jclk來驅動包括面向後三狀態反向器的電晶體 1445-1480之維持器，該時脈負載從8降低至4，其中該反向器用於在未取樣其輸入時，讓主與副閂鎖器的電晶體1405-1420、反向器1425-1435和1440靜態。
在運用兩個別時脈jclk和kclk及其補數的案例中，可由等式描述該等維持器時脈： jclk=clk & one_in_n
kclk=clkN & one_in_n
如此，clk為高狀態並且在每N次循環之後有一次循環為高狀態的信號「one_in_n」為高狀態時，維持器時脈信號jclk為高狀態。clk為低狀態並且「one_in_n」為真時，維持器時脈信號kclk為高狀態。該兩AND閘所使用的「one_in_n」之版本必須經過適當重新計時，如此分別在時脈高狀態以及時脈低狀態之下都能穩定。
維持器時脈信號jclk和kclk的產生應該發生在該時脈樹內夠高之處，以將該時脈閘控的成本分攤在許多正反器之上。
此時請參閱圖15，顯示根據本發明的其他具體實施例，包括一低頻維持器時脈的正反器電路。利用預充維持器時脈kclk每一脈衝上的感測節點m和mN，少量增加功率消耗之下可顯著降低圖10內低頻維持器的複雜度，如圖15內所示。此未閘控的低頻預充也可供應至圖7的該輸入閘StrongARM正反器。
此時請參閱圖16，顯示根據本發明一個具體實施例的一輸入閘脈衝閂鎖器正反器電路。如所例示，該輸入閘預充概念可用來建立一脈衝閂鎖器。該電路使用輸入閘預充來裝備該脈衝器，利用該時脈為低狀態並且該閂鎖器輸入與輸出不同時，將標示為「裝備」的節點拉高。一旦該脈衝器已經裝備，該時脈的下一個上升邊緣利用驅動信號「pulseN」至低狀態來啟用該閂鎖器。該閂鎖器輸出已經更新時，d=x，導致拉低信號裝備，結束該低進行脈衝(low-going pulse)。若該輸入變更而該時脈為高狀態，則一維持器(反向器與NFET)維持「裝備」低狀態。該電路具有一長維持時間需求。該時脈的該上升邊緣之後，該輸入必須維持直到該輸出「x」變更、節點「裝備」上升以及節點「pulseN」下降。任何閂鎖器電路都可用於包括傳統CMOS閂鎖器的電路或包括輸入閘預充(IGP)的正反器電路，如本說明書所述。
此時請參閱圖17，顯示根據本發明一個具體實施例的一雙邊緣觸發正反器電路。利用修改該脈衝器來在該時脈的兩邊緣上產生脈衝，圖6的該脈衝閂鎖器可擴充做為一雙邊緣觸發正反器(double-edge-triggered flip-flop，DETFF)。若輸入「d」變更而clk為低狀態，「eq」進入低狀態而拉高「armr」(上升邊緣的裝備)。在該時脈的上升邊緣上，「armf」將進入高狀態，導致pulseN下降。該輸出已更新，「neq」下降，所以將「armr」和「armf」都拉低。同樣，若該輸入變更而該時脈為高狀態時，「neq」確 定拉低「armfN」，導致「armf」(下降邊緣的裝備)進入高狀態。該clk下降時，「armr」上升而導致脈衝。
該輸入變更而「clk」為低狀態時，該雙邊緣觸發正反器電路需要維持器(未顯示)來維持節點「armfN」在低狀態，以及若該輸入變更而「clk」為高狀態，則要維持「armr」在高狀態。除了此電路與圖6的電路共用之較長維持時間，該電路也需要具有小心控制工作係數之時脈。
此時請參閱圖18，顯示根據本發明其他具體實施例的低能量閂鎖器電路。該低能量閂鎖器的特徵在於兩時脈負載，以及該時脈信號未改變狀態時為靜態。
本發明具體實施例的優點在於包括耗電量較低的正反器、閂鎖器等等。相較於傳統正反器、閂鎖器等等，該時脈閘與切換節點大體上都減少，但不會顯著增加電路的電晶體數量。本發明的具體實施例可用於實現輸入閘預充、維持器電路、維持器電路電容量補償及/或狀態切換完成感測的許多組合。
上述本發明特定具體實施例的說明已用於引例以及說明之用，在此並未徹底或要將本發明限制到所公佈的精確型態，並且在上述教導之中可進行許多修改以及變化。具體實施例經過選擇與說明來最佳闡述本發明原理，並且以許多具體實施例讓其他精通此技術的人士對本系統有最佳瞭解，這些具體實施例都適合特定使用期待。而本發 明領域由下列申請專利範圍及其同等項所定義。
210‧‧‧主閂鎖器子電路
220‧‧‧副閂鎖器子電路
230‧‧‧輸出隔離子電路
250‧‧‧主儲存元件感測放大器子電路
260‧‧‧副閂鎖器子電路
270‧‧‧輸出隔離子電路
402‧‧‧輸入閘預充子電路
404‧‧‧主儲存元件感測放大器子電路
406‧‧‧副閂鎖器子電路
408‧‧‧維持器子電路
410‧‧‧輸出隔離子電路
412-418‧‧‧電晶體
420‧‧‧NAND閘
422-430‧‧‧電晶體
432‧‧‧NAND閘
434‧‧‧NAND閘
436‧‧‧電晶體
438‧‧‧電晶體
440‧‧‧反向器
442‧‧‧主動感測節點m
444‧‧‧主動感測節點mN
446‧‧‧低供應
448‧‧‧副儲存節點s
450‧‧‧副儲存節點sN
454-462‧‧‧電晶體
702‧‧‧輸入
704‧‧‧主儲存元件感測放大器子電路
706‧‧‧副閂鎖器
708‧‧‧維持器
710‧‧‧輸出隔離
712-716‧‧‧電晶體
718-732‧‧‧電晶體
734‧‧‧NAND閘
736‧‧‧NAND閘
738‧‧‧電晶體
740‧‧‧電晶體
742‧‧‧反向器
744‧‧‧主動感測節點m
746‧‧‧主動感測節點mN
802‧‧‧輸入
804‧‧‧主儲存元件感測放大器子電路
806‧‧‧副閂鎖器
808‧‧‧維持器
810‧‧‧輸出隔離
812-816‧‧‧電晶體
818-832‧‧‧電晶體
834‧‧‧NAND閘
836‧‧‧NAND閘
838-842‧‧‧電晶體
844‧‧‧反向器
846‧‧‧選取的感測節點m
848‧‧‧選取的感測節點mN
1002‧‧‧輸入子電路
1004‧‧‧主儲存元件感測放大器子電路
1006‧‧‧副閂鎖器子電路
1008‧‧‧時脈回饋維持器子電路
1010‧‧‧輸出隔離子電路
1012-1018‧‧‧電晶體
1020‧‧‧NAND閘
1022-1030‧‧‧電晶體
1032‧‧‧NAND閘
1034‧‧‧NAND閘
1036-1046‧‧‧電晶體
1048‧‧‧反向器
1050‧‧‧主動感測節點m
1052‧‧‧主動感測節點mN
1305‧‧‧低能量閂鎖器
1310‧‧‧非對稱NAND閘
1315、1320‧‧‧正反器非同步集合
1405-1420‧‧‧電晶體
1425-1435‧‧‧反向器
1440‧‧‧反向器
1445-1480‧‧‧電晶體
在附圖的圖式中，本發明的具體實施例藉由範例進行說明並且不受其限制，以及其中相似的參考編號指稱相似的元件，其中：
圖1顯示根據傳統技術的示範資料正反器之電路符號。
圖2A顯示根據傳統技術的示範資料正反器之電路圖。
圖2B顯示根據傳統技術的其他示範資料正反器之電路圖。
圖3顯示例示示範傳統電子裝置所消耗動態能量的方塊圖。
圖4顯示根據本發明的一個具體實施例，包括輸入閘預充(IGP)的正反器之電路圖。
圖5顯示示範波形，例示根據本發明的一個具體實施例，包括輸入閘預充(IGP)的正反器之操作。
圖6顯示根據本發明其他具體實施例的維持器之電路圖。
圖7顯示根據本發明的其他具體實施例，包括輸入閘預充(IGP)的正反器之電路圖。
圖8顯示根據本發明的其他具體實施例，包括輸入閘預充(IGP)的正反器之電路圖。
圖9顯示根據本發明的其他具體實施例，包括輸入閘預充(IGP)的正反器之電路圖。
圖10顯示根據本發明的其他具體實施例，包括輸入閘預充(IGP)的正反器之電路圖。
圖11顯示根據本發明的其他具體實施例，包括輸入閘預充(IGP)的正反器之電路圖。
圖12顯示示範波形，例示根據本發明一個具體實施例的維持器時脈信號之產生。
圖13顯示根據本發明其他具體實施例的維持器時脈之電路圖。
圖14顯示根據本發明的其他具體實施例，包括低頻維持器時脈的正反器之電路圖。
圖15顯示根據本發明的其他具體實施例，包括低頻維持器時脈的正反器之電路圖。
圖16顯示根據本發明其他具體實施例的輸入閘脈衝閂鎖器之電路圖。
圖17顯示根據本發明一個具體實施例的雙緣觸發正反器之電路圖。
圖18顯示根據本發明其他具體實施例的低能量閂鎖器之電路圖。
402‧‧‧輸入閘預充子電路
404‧‧‧主儲存元件感測放大器子電路
406‧‧‧副閂鎖器子電路
408‧‧‧維持器子電路
410‧‧‧輸出隔離子電路
412-418‧‧‧電晶體
420‧‧‧NAND閘
422-430‧‧‧電晶體
432‧‧‧NAND閘
434‧‧‧NAND閘
436‧‧‧電晶體
438‧‧‧電晶體
440‧‧‧反向器
442‧‧‧主動感測節點m
444‧‧‧主動感測節點mN
446‧‧‧低供應
448‧‧‧副儲存節點s
450‧‧‧副儲存節點sN
454-462‧‧‧電晶體

Claims (19)

  1. 一種正反器裝置，包括：一時脈正反器核心；一輸入閘預充電路，其在一輸入資料信號改變狀態時，將該時脈正反器核心的一感測節點充電，並且在該時脈正反器核心之一主儲存元件之一狀態的切換完成時，停止驅動該感測節點；以及一維持器電路，其在一時脈信號保持在一特定狀態時，維持該時脈正反器核心的該感測節點的狀態。
  2. 如申請專利範圍第1項之裝置，其中該時脈正反器核心包括一交叉耦合反向元件與一時脈輸入，該交叉耦合反向元件包括一差動感測節點。
  3. 如申請專利範圍第1項之裝置，其中該時脈正反器核心包括一主儲存元件感測放大器以及與該主儲存元件感測放大器耦合的一副閂鎖器。
  4. 如申請專利範圍第3項之裝置，其中該時脈正反器核心另包括耦合至該副閂鎖器的一輸出隔離電路。
  5. 如申請專利範圍第1項之裝置，其中該維持器電路在該時脈信號的每一預定週期數後，恢復該時脈正反器核心的該感測節點之電荷。
  6. 如申請專利範圍第1項之裝置，其中該維持器電路恢復該 感測節點之電荷，以維持該時脈正反器核心之該感測節點的狀態，其中該電荷是恢復自該輸入閘預充電路的一時脈閘控信號。
  7. 如申請專利範圍第1項之裝置，其中該維持器電路包括耦合至該時脈正反器核心的該感測節點之一電容量補償電路。
  8. 一種正反器裝置，包括複數個正反器電路，其中一或多個正反器電路的每一者包括：一正反器核心，其包括接收一時脈信號的一第一輸入、接收一資料信號的一第二輸入以及產生一輸出信號的一輸出；一輸入閘預充電路，其在一輸入資料信號改變狀態時，將該正反器核心的一特定感測節點充電，並且在該正反器核心之一狀態的切換完成時，停止驅動該特定感測節點。
  9. 如申請專利範圍第8項之裝置，其中該一或多個正反器電路之每一者另包括一維持器電路，來維持該正反器核心的該等感測節點之一者的狀態。
  10. 如申請專利範圍第9項之裝置，其中每一維持器電路包括耦合在該正反器核心的該等感測節點之一者與一供應電位之間的一洩漏電晶體。
  11. 如申請專利範圍第9項之裝置，其中每一維持器電路在該時脈信號的每一預定週期數後，恢復該正反器核心的該差動輸入之電荷。
  12. 如申請專利範圍第9項之裝置，其中每一維持器電路包括耦合至該正反器核心的該等感測節點之另一者的一電容量補償電路。
  13. 如申請專利範圍第8項之裝置，其中每一正反器核心包括一主儲存元件感測放大器，該主儲存元件感測放大器包括差動感測節點，其中該主儲存元件感測放大器的一供應電位由該時脈信號閘控。
  14. 一種正反器裝置，包括：一預充閘控裝置，用於一輸入資料信號變更並且一時脈信號位於一特定狀態時，閘控一主儲存元件的一感測節點之預充；以及一驅動裝置，用於在該時脈信號變更狀態時，根據該輸入資料信號的一狀態來驅動該感測節點；一感測裝置，用於感測該主儲存元件的狀態的切換完成；以及一停止裝置，用於在該主儲存元件的狀態的切換完成時，停止驅動該感測節點。
  15. 如申請專利範圍第14項之裝置，另包括一維持裝置，用於在該時脈信號未啟動時維持該感測節點的一狀態。
  16. 如申請專利範圍第15項之裝置，其中用於維持該感測節點的該狀態之該維持裝置包括一恢復裝置，用於恢復該主儲存 元件的該感測節點之電荷以維持該感測節點的該狀態。
  17. 如申請專利範圍第15項之裝置，其中用於維持該感測節點之該狀態的該維持裝置包括一恢復裝置，用於在該時脈信號未啟動時，以低於該時脈信號的一頻率恢復該感測節點之電荷。
  18. 如申請專利範圍第15項之裝置，另包括一補償裝置，用於補償用於維持該感測節點之該狀態的該維持裝置所導入之電容量。
  19. 如申請專利範圍第14項之裝置，其中用於閘控該感測節點的預充之該預充閘控裝置另包括一電位閘控裝置，用於隨著該時脈信號的狀態，閘控該主儲存元件的一供應電位。
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