JP2008219294A - 電圧制御回路 - Google Patents

Abstract

【課題】本発明は、アンプ等の制御対象回路を迅速に起動・停止させることが可能な容量素子の電圧制御回路を提供することを目的とする。
【解決手段】電圧制御回路は、制御対象回路の入力端子に第１端が接続され所定の固定電位に第２端が接続される容量素子と、容量素子の第１端に接続される定電流源と、定電流源を介して容量素子を充電又は放電させ、充電又は放電の開始タイミングから容量素子の第１端の電圧が所定の電圧に到達するタイミングまでの第１の時間間隔を測定し、開始タイミングから第１の時間間隔に応じた第２の時間間隔後に制御対象回路の入力状態又は動作状態を変化させるよう構成された制御回路を含むことを特徴とする。
【選択図】図３

Description

本発明は、一般に電圧制御回路に関し、詳しくはコンデンサの充放電により電圧を制御する電圧制御回路に関する。

オーディオアンプの起動又は停止時に発生してしまう不愉快な音（ポップ音又はボツ音等と呼ばれる音）を抑制する等の目的のために、アンプ入力部分等において、急激な電圧変化を避けて成る可く緩やかな電圧変化を実現することが必要になる場合がある。そのためには、コンデンサに対して充放電を行い、その際のコンデンサの端子電圧を直接に電圧源として利用したり、或いはその際のコンデンサの端子電圧を増幅器により増幅して電圧源として利用したりすることが多い。

図１は、コンデンサの充放電を利用した従来のポップ音抑制回路の構成の一例を示す図である。図１のポップ音抑制回路１０は、アンプ１１、スピーカ１２、容量Ｃ１の容量素子１３、容量Ｃ２の容量素子１４、抵抗値Ｒ１の抵抗素子１５、抵抗値Ｒ２の抵抗素子１６、抵抗値Ｒ３の抵抗素子１７、スイッチ１８、スイッチ１９、シグナルグランドＳＧを供給する定電圧源２０、オーディオ信号源２１、制御回路２２、及び発振回路２３を含む。

図２は、図１のポップ音抑制回路１０の動作を示す信号波形図である。図２に波形が示される信号については、図１の回路中の何れの部分の信号であるかが図１中に信号名で示されている。以下に、図２を参照しながら図１のポップ音抑制回路１０の動作について説明する。

制御回路２２に発振回路２３から供給されるクロック信号ＣＫは、図２に示される期間において常時アクティブ、即ち、ＨＩＧＨとＬＯＷとを交互に繰り返している。図示の簡便さのために、図２では、クロック信号ＣＫの欄の２本の直線によってこのアクティブ状態を表してある。

制御回路２２が、タイミングｔ０において、アンプ１１の起動信号ＰＤＡを有効にする。図２の例において起動信号ＰＤＡはＨＩＧＨで有効となり、起動信号ＰＤＡがＨＩＧＨである期間、アンプ１１が動作する。この時制御回路２２が生成するスイッチ制御信号Ｓ１はＬＯＷであり、スイッチ１８は定電圧源２０の側に接続されている（図１に示されるスイッチの状態となっている）。またこの時制御回路２２が生成するスイッチ制御信号Ｓ２はＬＯＷであり、スイッチ１９はグランド側に接続されている（図１に示されるスイッチの状態となっている）。

従ってタイミングｔ０において、電圧信号Ｖ１及びＶ２はゼロであり、容量素子１４には電荷が蓄積されておらず、アンプ１１の非反転入力（＋）はグランド電位となる。またアンプ１１の反転入力（−）は、オーディオ信号に対する基準電位であるシグナルグランド電位ＳＧになっている。また更に、アンプ１１の出力である電圧信号Ｖ３とスピーカ１２の入力である電圧信号Ｖ４とは、両方ともにグランド電位となっている。ここで、シグナルグランド電位ＳＧは通常電源電圧の２分の１程度である。

次にタイミングｔ１の時点で、制御回路２２によりスイッチ１９の制御信号Ｓ２をＨＩＧＨにして、スイッチ１９を定電圧源２０の電位ＳＧ側に接続する。これにより電圧信号Ｖ１がＳＧとなり、容量素子１４への充電が開始され、電圧信号Ｖ２が徐々に上昇する。電圧信号Ｖ２は、タイミングｔ３の時点で最終的な電圧値ＳＧに到達する。

ここで抵抗素子１５の抵抗値Ｒ１と抵抗素子１６の抵抗値Ｒ２とが等しいとすると、アンプ１１の非反転入力に対する増幅率は２となる。従ってアンプ１１の出力Ｖ３は、非反転入力Ｖ２がＳＧの２分の１になるタイミングｔ２まではグランド電位に等しいが、ｔ２以降は緩やかに上昇し、Ｖ２と同様にタイミングｔ３の時点で最終的な電圧値ＳＧに到達する。

ここで、
Ｖ２＝ＳＧ［１−ｅ^{−ｔ／（Ｒ３・Ｃ２）}］
である。タイミングｔ２は、非反転入力Ｖ２がＳＧの２分の１になるタイミングであるから、ｔ２−ｔ１≒Ｒ３×Ｃ２×０．６９となる。またタイミングｔ３は、非反転入力Ｖ２の電位がＳＧの９９．９％となる時間であるとすれば、ｔ３−ｔ１≒Ｒ３×Ｃ２×６．９である。

スピーカ１２の入力端子には、アンプ出力電圧Ｖ３が上昇している間、容量素子１３に対する充電電流が流れる。これによりスピーカ１２の入力端子部分の電圧Ｖ４は上昇するが、電位変化は図２に示されるように緩やかであり、スピーカ１２の発生音は可聴帯域外となって不快な雑音として聴取されない。

このようにしてアンプ１１の出力Ｖ３がＳＧに到達した後に、タイミングｔ４で制御回路２２によりスイッチ制御信号Ｓ１をＨＩＧＨにする。これによりスイッチ１８がオーディオ信号源２１側に接続され、アンプ１１の反転入力にオーディオ信号が供給されて、スピーカ１２からオーディオ信号に応じた音が出力される。

回路の停止時は、タイミングｔ５の時点で制御回路２２によりスイッチ制御信号Ｓ１をＬＯＷにして、スイッチ１８をオーディオ信号源２１側から定電圧源２０のシグナルグランドＳＧ側に切り換える。次にタイミングｔ６の時点で制御回路２２によりスイッチ制御信号Ｓ２をＬＯＷにして、スイッチ１９をシグナルグランドＳＧ側からグランド側に切り換える。これにより電圧信号Ｖ１はグランドに設定され、電位Ｖ２は
Ｖ２＝ＳＧ・ｅ^{−ｔ／（Ｒ３・Ｃ２）}
となって、容量素子１４に蓄積されている電荷がＲ３とＣ２とにより定まる時定数に従って放電される。タイミングｔ８の時点で電位Ｖ２はグランド電位に到達する。図２に示されるタイミングｔ７は、アンプ１１の非反転入力である電位Ｖ２がＳＧの２分の１になるタイミングである。上記と同様にｔ７−ｔ６≒Ｒ３×Ｃ２×０．６９、ｔ８−ｔ６≒Ｒ３×Ｃ２×６．９となる。

スピーカ１２の入力端子には、起動時とは逆に容量素子１３に対する放電電流が流れる。これによりスピーカ１２の入力端子部分の電圧Ｖ４は下降するが、電位変化は図２に示されるように緩やかであり、スピーカ１２の発生音は可聴帯域外となって不快な雑音として聴取されない。その後、タイミングｔ９の時点で制御回路２２により駆動信号ＰＤＡを無効にして、アンプ１１の動作を停止する。

上記動作においては、抵抗素子１７の抵抗値Ｒ３と容量素子１４の容量値Ｃ２の偏差により、時定数がばらつくことが考えられる。このようにバラツキにより時定数が最大になった場合でも正しく回路が動作するように、タイミングｔ４がｔ３より必ず遅くなり、且つタイミングｔ９がｔ７よりも必ず遅くなるように、制御回路２２による制御動作を設計しなければならない。

図２より明らかなように、起動・停止ともＲ３及びＣ２により定まる時定数により動作する場合、アンプ１１の起動時間（ｔ３−ｔ２）に比べて停止時間(ｔ７−ｔ６)は短くなっている。停止時間を１００ｍｓとし、ｔ４−ｔ３＝ｔ３−ｔ１、ｔ９−ｔ８＝ｔ８−ｔ６として、アンプ起動時間、アンプ停止時間、起動制御時間、停止制御時間を計算すると以下のようになる。

アンプ起動時間(ｔ３−ｔ２)＝８９７ｍｓ
アンプ停止時間(ｔ７−ｔ６)＝１００ｍｓ
起動制御時間(ｔ４−ｔ１)＝１９９３ｍｓ
停止制御時間(ｔ９−ｔ６)＝１９９３ｍｓ
このように抵抗とコンデンサとによる充放電制御を用いた場合、コンデンサの充放電が完了するまでに長い時間がかかるため、実際に必要なアンプ起動時間・停止時間に対して全体の起動・停止制御時間が極めて長くなってしまう。その結果、装置の起動・停止が遅くなるとともに、消費電力が大きくなるという問題がある。
特開昭５３−８７１５６号公報 特開２００４−１５１５４号公報

以上を鑑みて、本発明は、アンプ等の制御対象回路を迅速に起動・停止させることが可能な容量素子の電圧制御回路を提供することを目的とする。

電圧制御回路は、制御対象回路の入力端子に第１端が接続され所定の固定電位に第２端が接続される容量素子と、該容量素子の該第１端に接続される定電流源と、該定電流源を介して該容量素子を充電又は放電させ、該充電又は放電の開始タイミングから該容量素子の該第１端の電圧が所定の電圧に到達するタイミングまでの第１の時間間隔を測定し、該開始タイミングから該第１の時間間隔に応じた第２の時間間隔後に該制御対象回路の入力状態又は動作状態を変化させるよう構成された制御回路を含むことを特徴とする。

本発明の少なくとも一つの実施例によれば、定電流源を介して容量素子を充電又は放電させ、充電又は放電の開始タイミングから容量素子の電圧が所定の電圧に到達するタイミングまでの時間間隔を測定し、その時間間隔に基づいて充電又は放電が完了すると見込まれる完了タイミングを決定し、その完了タイミングで制御対象回路の入力状態又は動作状態を変化させる。抵抗素子を介しての容量素子の充放電の場合と異なり、定電流源を介しての充放電により容量素子の電圧変化が直線的な変化となるので、短時間で充放電を確実に終了させて制御動作を完了することが可能になる。また実際の電圧変化を測定して完了タイミングを決定しているので、正確に完了タイミングを決定して確実な制御動作を実現することができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図３は、本発明による電圧制御回路を適用したポップ音抑制回路の構成の一例を示す図である。図３のポップ音抑制回路３０は、アンプ３１、スピーカ３２、容量Ｃ１の容量素子３３、容量Ｃ２の容量素子３４、抵抗値Ｒ１の抵抗素子３５、抵抗値Ｒ２の抵抗素子３６、コンパレータ３７、スイッチ３８、スイッチ３９、シグナルグランドＳＧを供給する定電圧源４０、オーディオ信号源４１、制御回路４２、発振回路４３、定電流源４４、定電流源４５、抵抗値Ｒ４の抵抗素子４６、及び抵抗値Ｒ５の抵抗素子４７を含む。

図４は、図３のポップ音抑制回路３０の動作を示す信号波形図である。図４に波形が示される信号については、図３の回路中の何れの部分の信号であるかが図３中に信号名で示されている。以下に、図４を参照しながら図３のポップ音抑制回路３０の動作について説明する。

制御回路４２に発振回路４３から供給されるクロック信号ＣＫは、図４に斜線で示される期間においてアクティブ、即ち、ＨＩＧＨとＬＯＷとを交互に繰り返している。図４のスケールではクロック信号ＣＫの変化が図示するには細かくなりすぎるので、クロック信号ＣＫの欄の斜線部によってこのアクティブ状態を表してある。

制御回路４２が、タイミングｔ０において、アンプ３１の起動信号ＰＤＡを有効にする。図４の例において起動信号ＰＤＡはＨＩＧＨで有効となり、起動信号ＰＤＡがＨＩＧＨである期間、アンプ３１が動作する。制御回路４２は更に、タイミングｔ０において、コンパレータ３７の起動信号ＰＤＣを有効にする。図４の例において起動信号ＰＤＣはＨＩＧＨで有効となり、起動信号ＰＤＣがＨＩＧＨである期間、コンパレータ３７が動作する。制御回路４２は更に、タイミングｔ０において、発振回路４３の起動信号ＳＴＣ（図３）を有効にする。起動信号ＳＴＣが有効である期間、図４に示されるように、クロック信号ＣＫが生成される（アクティブ状態となる）。

この時制御回路４２が生成するスイッチ制御信号Ｓ１はＬＯＷであり、スイッチ３８は定電圧源４０の側に接続されている（図３に示されるスイッチの状態となっている）。またこの時制御回路４２が生成するスイッチ制御信号Ｓ２はＬＯＷであり、スイッチ３９はグランド側（定電流源４５側）に接続されている（図３に示されるスイッチの状態となっている）。

従ってタイミングｔ０において、電圧信号Ｖ２はゼロであり、容量素子３４には電荷が蓄積されておらず、アンプ３１の非反転入力（＋）はグランド電位となる。またアンプ３１の反転入力（−）は、オーディオ信号に対する基準電位であるシグナルグランド電位ＳＧになっている。また更に、アンプ３１の出力である電圧信号Ｖ３とスピーカ３２の入力である電圧信号Ｖ４とは、両方ともにグランド電位となっている。ここで、シグナルグランド電位ＳＧは通常電源電圧の２分の１程度である。

次にタイミングｔ１の時点で、制御回路４２によりスイッチ３９の制御信号Ｓ２をＨＩＧＨにして、スイッチ３９を定電圧源４０の電位ＳＧ側（定電流源４４側）に接続する。これにより電圧信号Ｖ２がＳＧとなり、容量素子３４への充電が開始され、電圧信号Ｖ２が徐々に上昇する。電圧信号Ｖ２は、タイミングｔ３の時点で最終的な電圧値ＳＧに到達する。

ここで抵抗素子３５の抵抗値Ｒ１と抵抗素子３６の抵抗値Ｒ２とが等しいとすると、アンプ３１の非反転入力に対する増幅率は２となる。従ってアンプ３１の出力Ｖ３は、非反転入力Ｖ２がＳＧの２分の１になるタイミングｔ２まではグランド電位に等しいが、ｔ２以降は緩やかに上昇し、Ｖ２と同様にタイミングｔ３の時点で最終的な電圧値ＳＧに到達する。

スピーカ３２の入力端子には、アンプ出力電圧Ｖ３が上昇している間、容量素子３３に対する充電電流が流れる。これによりスピーカ３２の入力端子部分の電圧Ｖ４は上昇するが、電位変化は図４に示されるように緩やかであり、スピーカ３２の発生音は可聴帯域外となって不快な雑音として聴取されない。

ここでアンプ３１の非反転入力Ｖ２は、定電流源４４の電流量をＩｃとすれば、
Ｖ２＝Ｉｃ×ｔ／Ｃ２
であり、ｔ３まで時間とともに直線的に上昇する。

抵抗素子４６の抵抗値Ｒ４と抵抗素子４７の抵抗値Ｒ５とが等しいとすると、コンパレータ３７の負入力である基準電圧はＳＧの２分の１となる。従って、コンパレータ３７の正入力の電圧Ｖ２がＳＧの２分の１になるタイミングｔ２で、コンパレータ３７の出力ＭがＬＯＷレベルからＨＩＧＨレベルに反転する。この出力Ｍの変化に応答して、制御回路４２が内蔵カウンタのカウント値に応じた値を内蔵レジスタに記憶する。これにより出力Ｍが変化した時点でのカウント値に応じた値がレジスタに記憶されることになる。ここでカウンタは、タイミングｔ１から計数動作を開始し、発振回路４３のクロック信号ＣＫのパルス数を計数している。制御回路４２の構成については後ほど説明する。

定電流源４４が理想的であり電位Ｖ２がＳＧになるまで一定電流で動作すれば、カウント値が出力Ｍ変化時のカウント値の２倍になるタイミングｔ３で容量素子３４の充電が終了してＶ２＝ＳＧとなる。しかしカレントミラー回路等のトランジスタを定電流源として用いた場合には、ドレイン・ソース間の電圧が小さくなるとドレイン電流が少なくなるので、タイミングｔ３ではＶ２がＳＧに到達しないことになる。そこで余裕を見て、カウント値が出力Ｍ変化時のカウント値の例えば３倍になるタイミングｔ４で充電が終了していると判断し、タイミングｔ４で制御回路４２によりスイッチ制御信号Ｓ１をＨＩＧＨにする。これによりスイッチ３８がオーディオ信号源４１側に接続され、アンプ３１の反転入力にオーディオ信号が供給されて、スピーカ３２からオーディオ信号に応じた音が出力される。また同一のタイミングｔ４で、制御回路２２によりコンパレータ３７と発振回路４３とを動作停止させる。これにより消費電流の低減を図ることができる。

このようにしてアンプ（制御対象回路）の入力端子に接続された容量素子を定電流源により充電させ、充電の開始タイミングから容量素子の端子電圧が所定の電圧に到達するタイミングまでの第１の時間間隔を測定し、その開始タイミングから第１の時間間隔に応じた第２の時間間隔後にアンプ（制御対象回路）の入力状態を変化させる。即ち、開始タイミングｔ１からｔ２までの第１の時間間隔を測定し、開始タイミングｔ１から第１の時間間隔に応じた第２の時間間隔（ｔ４−ｔ１＝３×（ｔ２−ｔ１））後に、アンプ３１の反転入力をスイッチ３８により切替える。

回路の停止時は、タイミングｔ５の時点で制御回路４２によりスイッチ制御信号Ｓ１をＬＯＷにして、スイッチ３８をオーディオ信号源４１側から定電圧源４０のシグナルグランドＳＧ側に切り換える。また制御回路４２は更に、タイミングｔ5において、コンパレータ３７の起動信号ＰＤＣを有効にする。図４の例において起動信号ＰＤＣはＨＩＧＨで有効となり、起動信号ＰＤＣがＨＩＧＨである期間、コンパレータ３７が動作する。制御回路４２は更に、タイミングｔ５において、発振回路４３の起動信号ＳＴＣ（図３）を有効にする。起動信号ＳＴＣが有効である期間、図４に示されるように、クロック信号ＣＫが生成される（アクティブ状態となる）。

次にタイミングｔ６の時点で制御回路４２によりスイッチ制御信号Ｓ２をＬＯＷにして、スイッチ３９をシグナルグランドＳＧ側（定電流源４４側）からグランド側（定電流源４５側）に切り換える。ここでアンプ３１の非反転入力Ｖ２は、定電流源４５の電流量をＩｃとすれば、
Ｖ２＝ＳＧ−Ｉｃ×ｔ／Ｃ２
であり、ｔ８まで時間とともに直線的に下降する。タイミングｔ８の時点で電位Ｖ２はグランド電位に到達する。

スピーカ３２の入力端子には、起動時とは逆に容量素子３３に対する放電電流が流れる。これによりスピーカ３２の入力端子部分の電圧Ｖ４は下降するが、電位変化は図４に示されるように緩やかであり、スピーカ３２の発生音は可聴帯域外となって不快な雑音として聴取されない。

この例では抵抗素子４６の抵抗値Ｒ４と抵抗素子４７の抵抗値Ｒ５とが等しいので、コンパレータ３７の負入力である基準電圧はＳＧの２分の１となる。従って、コンパレータ３７の正入力の電圧Ｖ２がＳＧの２分の１になるタイミングｔ７で、コンパレータ３７の出力ＭがＨＩＧＨレベルからＬＯＷレベルに反転する。この出力Ｍの変化に応答して、制御回路４２が内蔵カウンタのカウント値に応じた値を内蔵レジスタに記憶する。これにより出力Ｍが変化した時点でのカウント値に応じた値がレジスタに記憶されることになる。ここでカウンタは、タイミングｔ６から計数動作を開始し、発振回路４３のクロック信号ＣＫのパルス数を計数している。

定電流源４５が理想的であり電位Ｖ２がグランド電位になるまで一定電流で動作すれば、カウント値が出力Ｍ変化時のカウント値の２倍になるタイミングｔ８で容量素子３４の放電が終了してＶ２＝０となる。しかしカレントミラー回路等のトランジスタを定電流源として用いた場合には、ドレイン・ソース間の電圧が小さくなるとドレイン電流が少なくなるので、タイミングｔ８ではＶ２がグランド電位に到達しないことになる。そこで余裕を見て、カウント値が出力Ｍ変化時のカウント値の例えば３倍になるタイミングｔ９で放電が終了していると判断し、タイミングｔ９で制御回路４２により駆動信号ＰＤＡを無効にして、アンプ３１の動作を停止する。また同一のタイミングｔ９で、制御回路２２によりコンパレータ３７と発振回路４３とを動作停止させる。

このようにしてアンプ（制御対象回路）の入力端子に接続された容量素子を定電流源により放電させ、放電の開始タイミングから容量素子の端子電圧が所定の電圧に到達するタイミングまでの第１の時間間隔を測定し、その開始タイミングから第１の時間間隔に応じた第２の時間間隔後にアンプ（制御対象回路）の動作状態を変化させる。即ち、開始タイミングｔ６からｔ７までの第１の時間間隔を測定し、開始タイミングｔ６から第１の時間間隔に応じた第２の時間間隔（ｔ９−ｔ６＝３×（ｔ７−ｔ６））後に、アンプ３１の動作を駆動信号ＰＤＡの無効化により停止させる。

従来の例では充電又は放電時の容量素子の電圧は指数曲線となるので、図２に示すように、
ｔ２−ｔ１<ｔ３−ｔ２，ｔ７−ｔ６<ｔ８−ｔ７
となる。それに対して、本発明では充電又は放電時の容量素子の電圧は直線となるので、図４に示すように、
ｔ２−ｔ１＝ｔ３−ｔ２，ｔ７−ｔ６＝ｔ８−ｔ７
となる。一例として、ｔ２−ｔ１＝ｔ３−ｔ２＝ｔ４−ｔ３、ｔ７−ｔ６＝ｔ８−ｔ７＝ｔ９−ｔ８となるように設定し、アンプ起動時間とアンプ停止時間とを図２の従来例の場合と同じ１００ｍｓとした場合の動作時間を、以下に示す。

アンプ起動時間(ｔ３−ｔ２)＝１００ｍｓ
アンプ停止時間(ｔ７−ｔ６)＝１００ｍｓ
起動制御時間(ｔ４−ｔ１)＝３００ｍｓ
停止制御時間(ｔ９−ｔ６)＝３００ｍｓ
上記の数値から明らかなように、従来例と比較して、実際に必要なアンプ起動時間・停止時間と全体の起動・停止制御時間との比率が小さくなっている。その結果、装置の起動・停止を早めることができるとともに、消費電力を削減できるという効果がある。

図５は、本発明による充電制御の処理の流れを示すフローチャートである。充電制御の開始からタイミングｔ０（図４参照）までの動作はステートＳ０（ステートマシンである制御回路４２のステート）として示されている。このステートＳ０において、起動開始指示信号ＣＨがオンであるか否かを判定する。判定結果がＮ（Ｎｏ）である場合には、ステートＳ０に留まる。判定結果がＹ（Ｙｅｓ）になると、次のステートＳ１に移る。

タイミングｔ０からタイミングｔ１（図４参照）までの動作は纏めてステートＳ１として示されている。このステートＳ１において、発振回路（ＯＳＣ）４３を駆動開始し、アンプ３１の起動信号ＰＤＡを有効にし、コンパレータ３７の起動信号ＰＤＣを有効にする。

タイミングｔ１からタイミングｔ２（図４参照）までの動作は纏めてステートＳ２として示されている。このステートＳ２において、スイッチ制御信号Ｓ２をＨＩＧＨにして充電開始し、制御回路２２のカウンタの計数動作を開始し、コンパレータ３７の出力Ｍが１（ＨＩＧＨ）となったか否かを判定する。判定結果がＮ（Ｎｏ）である場合には、判定動作を繰り返す。判定結果がＹ（Ｙｅｓ）になると、次のステートＳ３に移る。

タイミングｔ２からタイミングｔ４（図４参照）までの動作は纏めてステートＳ３として示されている。このステートＳ３において、カウンタのカウント値ＣＮＴの３倍の値をレジスタに格納する。更に、カウント値ＣＮＴがレジスタ格納値Ｒより大きくなったか否かを判定する。判定結果がＮ（Ｎｏ）である場合には、判定動作を繰り返す。判定結果がＹ（Ｙｅｓ）になると、次のステートＳ４に移る。

タイミングｔ４から終了（ステートＳ５）までの動作は纏めてステートＳ４として示されている。このステートＳ４において、コンパレータ３７の起動信号ＰＤＣを無効にし、スイッチ制御信号Ｓ１をＨＩＧＨにしてアンプを起動処理後の本来の動作状態とし、発振回路（ＯＳＣ）４３を駆動停止する。以上で、充電制御を終了する。

図６は、本発明による放電制御の処理の流れを示すフローチャートである。放電制御の開始からタイミングｔ５（図４参照）までの動作はステートＳ５として示されている。このステートＳ５において、動作停止指示信号ＤＩＳがオンであるか否かを判定する。判定結果がＮ（Ｎｏ）である場合には、ステートＳ５に留まる。判定結果がＹ（Ｙｅｓ）になると、次のステートＳ６に移る。

タイミングｔ５からタイミングｔ６（図４参照）までの動作は纏めてステートＳ６として示されている。このステートＳ６において、発振回路（ＯＳＣ）４３を駆動開始し、スイッチ制御信号Ｓ１をＬＯＷにしてアンプを本来の動作対象の信号源から切り離し、コンパレータ３７の起動信号ＰＤＣを有効にし、スイッチ制御信号Ｓ２をＬＯＷにして放電開始する。

タイミングｔ６からタイミングｔ７（図４参照）までの動作は纏めてステートＳ７として示されている。このステートＳ７において、制御回路２２のカウンタの計数動作を開始し、コンパレータ３７の出力Ｍが０（ＬＯＷ）となったか否かを判定する。判定結果がＮ（Ｎｏ）である場合には、判定動作を繰り返す。判定結果がＹ（Ｙｅｓ）になると、次のステートＳ８に移る。

タイミングｔ７からタイミングｔ９（図４参照）までの動作は纏めてステートＳ８として示されている。このステートＳ８において、カウンタのカウント値ＣＮＴの３倍の値をレジスタに格納する。更に、カウント値ＣＮＴがレジスタ格納値Ｒより大きくなったか否かを判定する。判定結果がＮ（Ｎｏ）である場合には、判定動作を繰り返す。判定結果がＹ（Ｙｅｓ）になると、次のステートＳ９に移る。

タイミングｔ９から終了（ステートＳ０）までの動作は纏めてステートＳ９として示されている。このステートＳ９において、アンプ３１の起動信号ＰＤＡを無効にし、コンパレータ３７の起動信号ＰＤＣを無効にし、発振回路（ＯＳＣ）４３を駆動停止する。以上で、放電制御を終了する。

図７は、制御回路４２の構成の一例を示す図である。図７の制御回路４２は、ステートマシン５０、ＣＰＵ５１、カウンタ５２、乗算器５３、レジスタ５４、及び比較器５５を含む。ステートマシン５０は、ＣＰＵ５１から起動開始指示信号ＣＨ及び動作停止指示信号ＤＩＳを受け取る。ステートマシン５０は、スイッチ制御信号Ｓ１及びＳ２、アンプ起動信号ＰＤＡ、コンパレータ起動信号ＰＤＣ、発振回路起動信号ＳＴＣ等の種々の制御信号を生成する。

ステートマシン５０は、図４に示すｔ１又はｔ６のタイミングで、リセット信号ＲＳＴによりカウンタ５２をリセットして計数動作を開始させる。カウンタ５２は、クロック信号ＣＫのパルスを計数する。カウンタ５２のカウント値Ｑは、乗算器５３にデータＤとして入力される。乗算器５３は、入力のカウント値を３倍して得られた値を出力Ｏとしてレジスタ５４に供給する。ステートマシン５０は、入力Ｍとして受け取るコンパレータ３７の出力Ｍの変化に応答して、図４に示すｔ２又はｔ７のタイミングで、ストア信号ＳＴＢによりレジスタ５４に乗算器５３の出力を格納させる。

比較器５５は、カウンタ５２の出力カウント値Ｑを入力Ａとして受け取るとともに、レジスタ５４の格納値Ｒを入力Ｂとして受け取る。比較器５５は、カウント値Ｑとレジスタ格納値Ｒとを比較して、カウント値Ｑがレジスタ格納値Ｒよりも大きくなると、出力Ｏをアサートする。比較器５５の出力は、ステートマシン５０にＪＶ入力として入力される。ステートマシン５０は、ＪＶ入力のアサートに応答して、アンプ３１の入力状態又は動作状態を変化させる。

上記のような構成により、制御回路４２は、図５及び図６に示すように充放電動作を制御する。これにより、図３に示すポップ音抑制回路３０は図４に示すような動作を行うことができる。

図８は、発振回路４３の構成の一例を示す図である。図８に示す発振回路４３は、シュミットインバータ６１、抵抗素子６２、及び容量素子６３を含む。抵抗素子６２によりシュミットインバータ６１の出力を入力にフィードバックし、容量素子６３により電圧変化を遅らせることで、発振回路を構成することができる。この構成では、シュミットインバータ６１への電源電圧供給をオン・オフすることにより、発振回路４３の駆動・停止を制御することができる。

図９は、発振回路４３の構成の別の一例を示す図である。図９に示す発振回路４３は、複数個（奇数個）のインバータ７１、抵抗素子７２、抵抗素子７３、及び容量素子７４を含む。複数個（奇数個）のインバータ７１からなる反転遅延素子列の出力を、抵抗素子７２及び７３により入力側にフィードバックし、容量素子７４により電圧変化を遅らせることで、発振回路を構成することができる。この構成では、インバータ７１への電源電圧供給をオン・オフすることにより、発振回路４３の駆動・停止を制御することができる。

図１０は、発振回路４３の構成の更に別の一例を示す図である。図１０に示す発振回路４３は、制御端子付きのシュミットインバータを利用した回路であり、ＰＭＯＳトランジスタ８１乃至８３、ＮＭＯＳトランジスタ８４乃至８７、容量素子８８、抵抗素子８９を含む。

ＰＭＯＳトランジスタ８１乃至８３及びＮＭＯＳトランジスタ８４乃至８６が、シュミットインバータを構成する。図８の構成と同様に、抵抗素子８９によりシュミットインバータの出力ＯＵＴを入力にフィードバックし、容量素子８８により電圧変化を遅らせることで、発振回路を構成することができる。この構成では、制御信号ＣＴＬをＨＩＧＨとすることでＮＭＯＳトランジスタ８７を導通させ、電源電圧ＶＤをシュミットインバータに供給して発振動作を行わせる。逆に制御信号ＣＴＬをＬＯＷとすると、ＮＭＯＳトランジスタ８７が非導通となり、電源電圧ＶＤがシュミットインバータに供給されずに発振しない。

図１１は、定電流源４４及び定電流源４５の回路構成の一例を示す図である。図１１に示す定電流源は、ＰＭＯＳトランジスタ９１乃至９３、ＮＭＯＳトランジスタ９４及び９５、及び抵抗素子９６を含む。定電圧源４０はシグナルグランド電圧ＳＧを供給するものであり、図３に示される回路要素である。

定電圧源４０が生成する電圧ＳＧとグランドとの間に、ＰＭＯＳトランジスタ９１と抵抗素子９６とを直列に接続し、ＰＭＯＳトランジスタ９１と抵抗素子９６との間の接続点をＰＭＯＳトランジスタ９１のゲート電圧とする。抵抗素子９６の抵抗値を適宜設定することで、所望の電流量をＰＭＯＳトランジスタ９１に流すことができる。

ＰＭＯＳトランジスタ９１のゲートはＰＭＯＳトランジスタ９２及び９３のゲートと接続されている。これによりカレントミラー回路を構成し、ＰＭＯＳトランジスタ９１、ＰＭＯＳトランジスタ９２、及びＰＭＯＳトランジスタ９３を流れるドレイン電流は全て等しくなる。ＰＭＯＳトランジスタ９３を流れるドレイン電流が、定電流源４４（図３参照）の電流となる。

定電圧源４０が生成する電圧ＳＧとグランドとの間に、ＰＭＯＳトランジスタ９２とＮＭＯＳトランジスタ９４とを直列に接続し、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９４との間の接続点をＮＭＯＳトランジスタ９４のゲート電圧とする。これにより、ＮＭＯＳトランジスタ９４にはＰＭＯＳトランジスタ９１に流れるドレイン電流と同量のドレイン電流が流れる。

ＮＭＯＳトランジスタ９４のゲートは、ＮＭＯＳトランジスタ９５のゲートに接続されている。これによりカレントミラー回路を構成し、ＮＭＯＳトランジスタ９４を流れるドレイン電流とＮＭＯＳトランジスタ９５を流れるドレイン電流とは等しくなる。ＮＭＯＳトランジスタ９５を流れるドレイン電流が、定電流源４５（図３参照）の電流となる。

図１２は、定電流源４４及び定電流源４５の回路構成の別の一例を示す図である。図１２に示す定電流源は、ＰＭＯＳトランジスタ１０１乃至１０４、ＮＭＯＳトランジスタ１０５乃至１０７、アンプ１０８、及び抵抗素子１０９を含む。定電圧源４０はシグナルグランド電圧ＳＧを供給するものであり、図３に示される回路要素である。

定電圧源４０が生成する電圧ＳＧをアンプ１０８の非反転入力とし、アンプの出力とグランドとの間に、ＰＭＯＳトランジスタ１０１と抵抗素子１０９とを直列に接続する。ＰＭＯＳトランジスタ１０１と抵抗素子１０９との間の接続点をＰＭＯＳトランジスタ１０１のゲート電圧とするとともに、アンプ１０８の反転入力とする。これにより、アンプ１０８の反転入力と非反転入力との差が無くなるようにフィードバック制御され、抵抗素子１０９の抵抗値を適宜設定することで、所望の電流量をＰＭＯＳトランジスタ１０１に流すことができる。

ＰＭＯＳトランジスタ１０１のゲートはＰＭＯＳトランジスタ１０２のゲートと接続されている。これによりカレントミラー回路を構成し、ＰＭＯＳトランジスタ１０１を流れるドレイン電流とＰＭＯＳトランジスタ１０２を流れるドレイン電流とは等しくなる。

アンプ１０８の出力とグランドとの間に、ＰＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ１０５とを直列に接続し、ＰＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ１０５との間の接続点をＮＭＯＳトランジスタ１０５のゲート電圧とする。これにより、ＮＭＯＳトランジスタ１０５にはＰＭＯＳトランジスタ１０１に流れるドレイン電流と同量のドレイン電流が流れる。

ＮＭＯＳトランジスタ１０５のゲートは、ＮＭＯＳトランジスタ１０６及び１０７のゲートに接続されている。これによりカレントミラー回路を構成し、ＮＭＯＳトランジスタ１０５、１０６、及び１０７を流れるドレイン電流は全て等しくなる。ＮＭＯＳトランジスタ１０７を流れるドレイン電流が、定電流源４５（図３参照）の電流となる。

定電圧源４０が生成する電圧ＳＧとグランドとの間に、ＰＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０６とを直列に接続し、ＰＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０６との間の接続点をＰＭＯＳトランジスタ１０３のゲート電圧とする。これにより、ＰＭＯＳトランジスタ１０３にはＰＭＯＳトランジスタ１０１に流れるドレイン電流と同量のドレイン電流が流れる。

ＰＭＯＳトランジスタ１０３のゲートはＰＭＯＳトランジスタ１０４のゲートと接続されている。これによりカレントミラー回路を構成し、ＰＭＯＳトランジスタ１０３を流れるドレイン電流とＰＭＯＳトランジスタ１０４を流れるドレイン電流とは等しくなる。ＰＭＯＳトランジスタ１０４を流れるドレイン電流が、定電流源４４（図３参照）の電流となる。

図１１に示す構成では、抵抗素子９６に印加される電圧は、シグナルグランド電位ＳＧからＰＭＯＳトランジスタ９１の閾値電圧であるソース・ゲート間電圧を減じた値であり、製造プロセスの変動や温度変動の影響を受ける。それに対して図１２に示す構成では、アンプ１０８のフィードバック制御により、シグナルグランド電位ＳＧが抵抗１０９に印加されることになる。従って、製造プロセスの変動や温度変動の影響を受けることはない。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

上記実施例では、本発明による電圧制御回路をポップ音抑制回路に適用した例を示したが、本発明はこの例に限定されるものではない。例えば、ランプへの急激な電流流入を防ぎ、入力電流を徐々に定格電流にすることで、ランプ寿命を延ばす等の目的のためにも本発明を適用できる。

コンデンサの充放電を利用した従来のポップ音抑制回路の構成の一例を示す図である。 図１のポップ音抑制回路の動作を示す信号波形図である。 本発明による電圧制御回路を適用したポップ音抑制回路の構成の一例を示す図である。 図３のポップ音抑制回路の動作を示す信号波形図である。 本発明による充電制御の処理の流れを示すフローチャートである。 本発明による放電制御の処理の流れを示すフローチャートである。 制御回路の構成の一例を示す図である。 発振回路の構成の一例を示す図である。 発振回路の構成の別の一例を示す図である。 発振回路の構成の更に別の一例を示す図である。 定電流源の回路構成の一例を示す図である。 定電流源の回路構成の別の一例を示す図である。

符号の説明

３０ ポップ音抑制回路
３１ アンプ
３２ スピーカ
３３ 容量素子
３４ 容量素子
３５ 抵抗素子
３６ 抵抗素子
３７ コンパレータ
３８ スイッチ
３９ スイッチ
４０ 定電圧源
４１ オーディオ信号源
４２ 制御回路
４３ 発振回路
４４ 定電流源
４５ 定電流源
４６ 抵抗素子
４７ 抵抗素子

Claims (9)

1. 制御対象回路の入力端子に第１端が接続され所定の固定電位に第２端が接続される容量素子と、
   該容量素子の該第１端に接続される定電流源と、
   該定電流源を介して該容量素子を充電又は放電させ、該充電又は放電の開始タイミングから該容量素子の該第１端の電圧が所定の電圧に到達するタイミングまでの第１の時間間隔を測定し、該開始タイミングから該第１の時間間隔に応じた第２の時間間隔後に該制御対象回路の入力状態又は動作状態を変化させるよう構成された制御回路
   を含むことを特徴とする電圧制御回路。
2. 前記制御対象回路はアンプであり、該アンプの前記入力端子とは別の入力端子に接続されるスイッチを更に含み、前記制御回路は、該定電流源を介して該容量素子を充電させ、該開始タイミングから該第２の時間間隔後に該スイッチを操作して該アンプの該別の入力端子の接続先を切替えるよう構成されたことを特徴とする請求項１記載の電圧制御回路。
3. 前記制御対象回路はアンプであり、前記制御回路は、該定電流源を介して該容量素子を放電させ、該開始タイミングから該第２の時間間隔後に該アンプの駆動を停止させるよう構成されたことを特徴とする請求項１記載の電圧制御回路。
4. 前記所定の電圧と前記第１端の電圧とを比較して比較結果を出力するコンパレータを更に含み、前記制御回路は該コンパレータの出力の変化のタイミングをクロック信号に基づいて計測することにより、前記第１の時間間隔を測定することを特徴とする請求項１記載の電圧制御回路。
5. 前記制御回路は、
   前記開始タイミングから動作を開始して前記クロック信号のパルス数を計数するカウンタと、
   前記コンパレータの出力の変化に応答して該カウンタのカウント値に応じた値を格納するレジスタと、
   該レジスタの格納値と該カウンタの計数値とに応じて該開始タイミングから前記第２の時間間隔後のタイミングを検出する回路
   を含むことを特徴とする請求項４記載の電圧制御回路。
6. 前記クロック信号を生成するクロック信号発振回路を更に含み、前記制御回路は、前記開始タイミングから前記第２の時間間隔後に該クロック信号発振回路の動作を停止するよう構成されることを特徴とする請求項４記載の電圧制御回路。
7. 前記定電流源は、カレントミラー回路を含むことを特徴とする請求項１記載の電圧制御回路。
8. 前記カレントミラー回路は、前記容量素子の放電用のトランジスタと該容量素子の充電用のトランジスタとを含むことを特徴とする請求項７記載の電圧制御回路。
9. 前記定電流源は、
   所定の電源電圧に第１の入力端が結合されたアンプと、
   チャネルの第１端が該アンプの出力に結合され、該チャネルの第２端が該アンプの第２の入力端に結合され、制御端が該チャネルの該第２端に結合される第１のトランジスタと、
   該トランジスタの該チャネルの該第２端とグランド電圧との間に接続される抵抗素子と、
   該第１のトランジスタとゲート電圧及びソース電圧を共有する第２のトランジスタと、
   該第２のトランジスタに流れる電流と同量の電流を流す複数のトランジスタ
   を含むことを特徴とする請求項７記載の電圧制御回路。

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