JP2005110448A - 電圧保護検出回路 - Google Patents
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Abstract
【課題】 ノイズやチャタリング等の誤動作を防止する遅延回路を内蔵した電圧保護検出回路を提供する。
【解決手段】 ＤＣ／ＤＣ回路１の出力電圧と基準電圧とを比較するコンパレータ５と、このコンパレータ５の出力および前記ＤＣ／ＤＣ回路１に内蔵されている発振回路２からのクロック出力を入力し、出力電圧が基準電圧より高い場合に前記クロックを計数して、設定カウント数を計数した場合にＤＣ／ＤＣ回路１に制御信号を出力するカウンター内蔵の遅延回路６とを備えたことにより、簡単な回路構成で遅延回路６を持つ保護回路が実現できる。また遅延回路６内のカウンター値を適切な設定することにより、簡単に検出時間を調整できる。
【選択図】図１
【解決手段】 ＤＣ／ＤＣ回路１の出力電圧と基準電圧とを比較するコンパレータ５と、このコンパレータ５の出力および前記ＤＣ／ＤＣ回路１に内蔵されている発振回路２からのクロック出力を入力し、出力電圧が基準電圧より高い場合に前記クロックを計数して、設定カウント数を計数した場合にＤＣ／ＤＣ回路１に制御信号を出力するカウンター内蔵の遅延回路６とを備えたことにより、簡単な回路構成で遅延回路６を持つ保護回路が実現できる。また遅延回路６内のカウンター値を適切な設定することにより、簡単に検出時間を調整できる。
【選択図】図１
Description
本発明は、電圧保護検出回路に関するものである。
従来の電圧保護検出回路について図面を参照しながら以下に説明する。
図２において、発振回路２はＤＣ／ＤＣ回路１に内蔵されており、端子３は出力電圧レベルの入力端子であり、内部基準電圧４とともにコンパレータ５に接続される。このコンパレータ５の出力は、ＤＣ／ＤＣ回路１の制御信号として接続される。また、ＤＣ／ＤＣ回路１のＰＷＭ出力は出力端子７に接続される。
以上のように構成された電圧保護検出回路について、以下その動作を説明する。
ＤＣ／ＤＣ回路１が動作してＰＷＭ出力される。ここで得られた出力を分圧した出力をコンパレータ５に入力し、基準電圧と比較する。
仮に、ＤＣ／ＤＣ回路１の出力電圧が目標レベルの時は、出力の分圧電圧は基準電圧より低くなるため、異常電圧検出は検出されず、動作が保持される。また逆に、ＤＣ／ＤＣ回路１の出力電圧が目標レベルより大きくなり過電圧出力となった場合には、出力の分圧電圧も上がり基準電圧より高くなり、コンパレータ５は異常電圧検出を検出して制御信号をＤＣ／ＤＣ回路１に出力し、その制御信号を入力したＤＣ／ＤＣ回路１は動作を停止させる。
特開昭５３−２９５４９号公報
図２に示す従来の回路を用いると、ＤＣ／ＤＣ回路などのノイズを発生しやすい回路においてはスパイクノイズやチャタリング等の誤動作が発生しやすく、一瞬オフする可能性があるという課題があった。また、対策としてヒス付きのコンパレート回路を用いた場合には、誤動作は発生しにくくなるがレベル調整が簡単に行かないという課題もあった。
本発明は、上記従来の課題を解決するものであり、簡単な構成で誤動作のないカウンター内蔵遅延回路付きの電圧保護検出回路を提供することを目的とする。
この目的を達成するために本発明の電圧保護検出回路は、ＤＣ／ＤＣ回路の出力電圧と基準電圧とを比較するコンパレータと、このコンパレータの出力および前記ＤＣ／ＤＣ回路に内蔵されている発振回路からのクロック出力を入力し、出力電圧が基準電圧より高い場合に前記クロックを用いて計数して、設定カウント数を計数した場合に前記ＤＣ／ＤＣ回路に制御信号を出力するカウンター内蔵の遅延回路とを有することを特徴とする。
本発明によれば、コンパレータの出力を、ＤＣ／ＤＣ回路に内蔵されたクロック周波数を用いてカウントし、設定カウント数を計数した場合にＤＣ／ＤＣ回路を制御するという作用を有し、簡単に誤動作を防止する遅延回路付き電圧保護検出回路が得られる。
本発明は、コンパレータ出力を発振器のクロックを用いた遅延回路を追加することにより、ノイズやチャタリング等の誤動作が起こらない回路を実現する。また、遅延量を簡単に調整できる回路を実現できる。
以下、本発明の実施の形態について、図面を用いて説明する。
図１は第１の実施の形態における遅延回路内蔵型の電圧保護検出回路を示す回路図である。図１において、発振回路２はＤＣ／ＤＣ回路１に内蔵されており、端子３は出力電圧レベルの入力端子であり、内部基準電圧４とともにコンパレータ５に接続される。このコンパレータ５の出力と、ＤＣ／ＤＣ回路１に内蔵している発振回路２のクロックとを入力とした遅延回路６に接続し、この遅延回路６の出力信号をＤＣ／ＤＣ回路１の制御信号として接続される。また、ＤＣ／ＤＣ回路１のＰＷＭ出力は出力端子７に接続される構成をする。
以上のように構成された電圧保護検出回路について、以下その動作を説明する。
本回路は、ＤＣ／ＤＣ回路１の出力電圧が過電圧になった場合、図２に示す従来の回路と同様に、出力分圧電圧が基準電圧より高くなるため、コンパレータ５が出力分圧電圧と基準電圧とをコンパレートすることにより異常電圧が検出され、コンパレータ５から信号が出力される。この出力信号を遅延回路６が入力した時、遅延回路６に内蔵されているカウンターが、ＤＣ／ＤＣ回路１に内蔵されている発振回路２のクロックを用いてカウントする。設定カウントまで異常電圧検出が出力されている場合は、ＤＣ／ＤＣ回路１を制御しオフさせる。
ノイズ・チャタリング等の電圧検出が設定カウントまで出力されていない場合は検出されず、ＤＣ／ＤＣ回路１は動作し続ける。
本発明はＤＣ／ＤＣ回路のようなノイズを発生しやすい回路に適用可能であり、誤動作を簡単に防止することができる。
１ ＤＣ／ＤＣ回路
２ 発振回路
３ 端子
４ 基準電圧
５ コンパレータ
６ 遅延回路
７ 出力端子
２ 発振回路
３ 端子
４ 基準電圧
５ コンパレータ
６ 遅延回路
７ 出力端子
Claims (1)
- ＤＣ／ＤＣ回路の出力電圧と基準電圧とを比較するコンパレータと、このコンパレータの出力および前記ＤＣ／ＤＣ回路に内蔵されている発振回路からのクロック出力を入力し、出力電圧が基準電圧より高い場合に前記クロックを計数して、設定カウント数を計数した場合に前記ＤＣ／ＤＣ回路に制御信号を出力するカウンター内蔵の遅延回路とを有することを特徴とする電圧保護検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003343256A JP2005110448A (ja) | 2003-10-01 | 2003-10-01 | 電圧保護検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003343256A JP2005110448A (ja) | 2003-10-01 | 2003-10-01 | 電圧保護検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005110448A true JP2005110448A (ja) | 2005-04-21 |
Family
ID=34537285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003343256A Pending JP2005110448A (ja) | 2003-10-01 | 2003-10-01 | 電圧保護検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005110448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764119B2 (en) | 2007-03-01 | 2010-07-27 | Fujitsu Semiconductor Limited | Voltage control circuit |
-
2003
- 2003-10-01 JP JP2003343256A patent/JP2005110448A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7764119B2 (en) | 2007-03-01 | 2010-07-27 | Fujitsu Semiconductor Limited | Voltage control circuit |
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