JP2005198439A - Ｌｄｏ出力ショート保護システム - Google Patents

Abstract

【課題】初期ショート状態からのＬＤＯ立ち上げにおいても、過電流を防止することができるＬＤＯ出力ショート保護システムを提供する。
【解決手段】基準電圧が入力されるオペアンプ２により外付けＦＥＴ１のゲート電圧を制御し、外付けＦＥＴ１の出力をＲ１，Ｒ２の抵抗分割に接続する。抵抗分割の中点がオペアンプ２に入力されることによりフィードバックが加わり、所望の電圧を出力する。また、ＬＤＯ出力電圧を第１のコンパレータ３により検出し、所定の電圧Ｖ１以下に出力が下がるとショートとみなし、ＬＤＯをシャットダウンさせることにより、ＬＤＯ出力ショート保護を行う。ＬＤＯ立ち上げ時は内蔵ＦＥＴ７のみがオペアンプ２と接続しており、ＬＤＯ出力電圧が所定の電圧Ｖ２（Ｖ２＞Ｖ１）以上になると第２のコンパレータ５が動作し、スイッチ６をＯＮすることにより初めて外付けＦＥＴ１のゲートがオペアンプ２に接続される。
【選択図】図１

Description

本発明は、外付けＦＥＴを用いたＬＤＯの出力ショート保護システムに関するものである。

一般的に出力用ＦＥＴが内蔵されたＬＤＯの出力ショート保護は、その内蔵されたＦＥＴとＩＣ内でカレントミラーなどを構成し過電流検出を行うか（特許文献１参照）、過電流時の発熱を温度で検出するサーマル・シャットダウンなどで行われている。

しかし、大電流出力が要求されるＬＤＯなどは、出力ＦＥＴの内蔵化が現実的でないために、出力用ＦＥＴを外付けにする場合がある。出力用ＦＥＴが外付けの場合、そのＦＥＴに流れている電流を正確に検出することは非常に困難であり、ＩＣ内部での発熱もないため温度検出も不可能である。そこで、ＬＤＯの出力電圧を検出する方法が採用される。

図５は従来例のＬＤＯ出力ショート保護システムの構成を示すブロック図である。

図５において、１は外付けＦＥＴ、２はオペアンプ、３は第１のコンパレータ、４はディレイ回路、Ｒ１，Ｒ２はＬＤＯ出力電圧をフィードバックする抵抗分割、ＣはＬＤＯ出力を安定化するコンデンサである。

以上のように構成されたＬＤＯ出力ショート保護システムについて、以下にその動作を説明する。

外付けＦＥＴ１は基準電圧が入力されるオペアンプ２によりゲート電圧が制御され、その出力はＲ１，Ｒ２の抵抗分割に接続され、その中点がオペアンプ２に入力されることによりフィードバックが加わり、所望の電圧を出力する。また、ＬＤＯ出力電圧を第１のコンパレータ３により検出し、ある電圧（Ｖ１）以下に出力が下がるとショートとみなし、ＬＤＯをシャットダウンさせることにより、ＬＤＯ出力ショート保護を行っている。

このときに、ＬＤＯ立ち上げ時の低い電圧と、出力ショートの低い電圧とが区別できないため、ＬＤＯの立ち上げ時はディレイ回路４により第１のコンパレータ３の動作を禁止することにより、ＬＤＯ立上げ時の誤動作を防止している。
特開平５−７６１３３号公報

しかしながら、前記従来技術の構成では、初めから出力がショートしている初期ショートの状態でＬＤＯを立ち上げた場合、ディレイ回路４によるショート検出禁止の時間中は過電流を防止することができない。

本発明は、前記従来の問題点を解決するものであり、初期ショート状態からのＬＤＯ立ち上げにおいても、過電流を防止することができるＬＤＯ出力ショート保護システムを提供することを目的とするものである。

本発明は前記目的を達成するため、請求項１記載のＬＤＯ出力ショート保護システムは、外付けＦＥＴと、そのゲート電圧を制御するために基準電圧と前記外付けＦＥＴの出力を抵抗分割する２つの抵抗の中点が入力されるオペアンプと、前記外付けＦＥＴの出力に安定化のためのコンデンサを接続したロー・ドロップアウト・レギュレータ（以下、ＬＤＯという）に用いられるＬＤＯ出力ショート保護システムであって、前記ＬＤＯの出力がＧＮＤに対してショートしていることを検出するために、前記ＬＤＯの出力電圧が所定の電圧以下になると前記ＬＤＯをシャットダウンさせる第１のコンパレータと、前記ＬＤＯの立ち上げ時に初期ショートしているか否かを検出するために前記ＬＤＯの出力が所定の電圧以上になると動作する第２のコンパレータと、前記第２のコンパレータ出力信号により制御され、前記外付けＦＥＴのゲートと前記オペアンプの出力を接続するスイッチと、前記ＬＤＯの立ち上げ時に動作して初期ショート時に過電流を防止するゲートが前記オペアンプの出力に接続され、かつ該出力が前記外付けＦＥＴの出力に接続される比較的オン抵抗が高い内蔵ＦＥＴにより構成され、前記ＬＤＯを初期ショート状態から立ち上げてしまった場合でも過電流を防止することを特徴とする。

請求項２記載のＬＤＯ出力ショート保護システムは、請求項１の構成において、第２のコンパレータの出力に前記第２のコンパレータ出力を遅延させるディレイ回路を接続し、前記ディレイ回路の出力により外付けＦＥＴのゲートをオペアンプの出力に接続することにより、ＬＤＯの出力電圧が常に安定した状態で初期ショート時の過電流を防止することを特徴とする。

請求項３記載のＬＤＯ出力ショート保護システムは、請求項２の構成において、ディレイ回路の出力をステータス・ポートに兼用することにより、初期ショート状態をマイコン等に知らせることができることを特徴とする。

請求項４記載のＬＤＯ出力ショート保護システムは、請求項３の構成において、ヒステリシス付きコンパレータを使用し、ＬＤＯのシャットダウンとディレイ回路の操作をそれぞれ立ち下がりと立ち上がりのエッジ検出により行うことにより、１つのコンパレータで通常のショート検出と初期ショート時の過電流防止することを特徴とする。

本発明の請求項１記載のＬＤＯ出力ショート保護システムによれば、ＬＤＯ立ち上げ時は内蔵の比較的オン抵抗の高いＦＥＴのみを使用するため、出力が初期ショートの状態にあっても電流制限が加わるので、過電流を防止することができる。

また、請求項２記載のＬＤＯ出力ショート保護システムによれば、外付けＦＥＴのゲートをＳＷによりオペアンプ出力とショートさせた際に、外付けＦＥＴと内蔵ＦＥＴの能力差による出力電圧の変動を防ぐことができるため、ＬＤＯ出力を常に安定した状態で動作させることができる。

また、請求項３記載のＬＤＯ出力ショート保護システムによれば、ステータス・ポートを持つことによりＩＣのピンや読み出し可能のレジスタにＬＤＯの状態を表示することができるので、ＬＤＯが安全に立ち上がったか否か、あるいはＬＤＯ出力に接続されるデバイスとの通信あるいは制御の開始タイミングをマイコン側で確認することができる。

また、請求項４記載のＬＤＯ出力ショート保護システムによれば、２つのＬＤＯ出力電圧検出用のコンパレータを１つで兼用することにより、より小規模な回路構成でＬＤＯ出力ショート保護システムを実現することができる。

以下、本発明の実施の形態について、図１ないし図４を参照して説明する。

（実施の形態１）
図１は本発明の実施の形態１におけるＬＤＯ出力ショート保護システムの構成を示すブロック図である。図１において、前記従来例の図５と同一機能を有する部材については同一符号を付して詳しい説明は省略する。

図１において、５はＬＤＯ出力が所定の電圧（Ｖ２）以上になると動作する第２のコンパレータ、６は外付けＦＥＴ１のゲートとオペアンプ２の出力をショートするスイッチ（ＳＷ）、７は内蔵ＦＥＴである。

実施の形態１のＬＤＯ出力ショート保護システムについて、その動作を説明する。

外付けＦＥＴ１は基準電圧が入力されるオペアンプ２によりゲート電圧が制御され、外付けＦＥＴ１の出力はＲ１，Ｒ２の抵抗分割に接続され、抵抗分割の中点がオペアンプ２に入力されることによりフィードバックが加わり、所望の電圧を出力する。また、ＬＤＯ出力電圧を第１のコンパレータ３により検出し、所定の電圧Ｖ１以下に出力が下がるとショートとみなし、ＬＤＯをシャットダウンさせることにより、ＬＤＯ出力ショート保護を行っている。

ただし、ＬＤＯ立ち上げ時は内蔵ＦＥＴ７のみがオペアンプ２と接続しており、ＬＤＯ出力電圧が所定の電圧Ｖ２（Ｖ２＞Ｖ１）以上になると第２のコンパレータ５が動作し、スイッチ６をＯＮすることにより初めて外付けＦＥＴ１のゲートがオペアンプ２と接続され、本来の能力あるＬＤＯとして動作を開始することができる。

（実施の形態２）
図２は本発明の実施の形態２におけるＬＤＯ出力ショート保護システムの構成を示すブロック図である。図２において、８は第２のコンパレータ５の出力信号を遅延させるディレイ回路である。その他、図１と同一機能を有するブロックについては同一符号を付して詳しい説明は省略する。

実施の形態２のＬＤＯ出力ショート保護システムについて、その動作を説明する。

外付けＦＥＴ１は基準電圧が入力されるオペアンプ２によりゲート電圧が制御され、外付けＦＥＴ１の出力はＲ１，Ｒ２の抵抗分割に接続され、抵抗分割の中点がオペアンプ２に入力されることによりフィードバックが加わり、所望の電圧を出力する。また、ＬＤＯ出力電圧を第１のコンパレータ３により検出し、所定の電圧Ｖ１以下に出力が下がるとショートとみなし、ＬＤＯをシャットダウンさせることにより、ＬＤＯ出力ショート保護を行っている。

ただし、ＬＤＯ立ち上げ時は内蔵ＦＥＴ７のみがオペアンプ２と接続しており、ＬＤＯ出力電圧が所定の電圧Ｖ２（Ｖ２＞Ｖ１）以上になると第２のコンパレータ５が動作し、スイッチ６をＯＮすることにより初めて外付けＦＥＴ１のゲートがオペアンプと接続され、本来の能力あるＬＤＯとして動作を開始する。

このときに、内蔵ＦＥＴ７は過電流防止用のため能力を低く設定してあるので、ＬＤＯが最終的に安定電圧に達する前までは、ゲート電圧がかなり低い状態になっている。この状態でスイッチ６をＯＮすると能力が極めて高い外付けＦＥＴ１にとってはゲート電圧が低すぎるため大電流を出力し、ＬＤＯ出力電圧を一気に電源電圧まで持ち上げてしまう可能性がある。

そこで、ＬＤＯ出力電圧が所望の電圧に近づき、内蔵ＦＥＴのゲートが十分高い電圧になってから、スイッチ６をＯＮするようにディレイ回路８により第２のコンパレータ５の出力信号を遅延させることで、外付けＦＥＴ１を接続した際のＬＤＯ出力電圧変動をなくすことができる。

（実施の形態３）
図３は本発明の実施の形態３におけるＬＤＯ出力ショート保護システムの構成を示すブロック図である。図３において、ディレイ回路８の出力はＬＤＯ出力電圧のステータスを示すポートになっている。その他、図２と同一機能を有するブロックについては同一符号を付して詳しい説明は省略する。

実施の形態３のＬＤＯ出力ショート保護システムについて、その動作を説明する。

外付けＦＥＴ１は基準電圧が入力されるオペアンプ２によりゲート電圧が制御され、外付けＦＥＴ１の出力はＲ１，Ｒ２の抵抗分割に接続され、抵抗分割の中点がオペアンプ２入力されることによりフィードバックが加わり、所望の電圧を出力する。また、ＬＤＯ出力電圧を第１のコンパレータ３により検出し、所定の電圧Ｖ１以下に出力が下がるとショートとみなし、ＬＤＯをシャットダウンさせることにより、ＬＤＯ出力ショート保護を行っている。

ただし、ＬＤＯ立ち上げ時は内蔵ＦＥＴ７のみがオペアンプ２と接続しており、ＬＤＯ出力電圧が所定の電圧Ｖ２（Ｖ２＞Ｖ１）以上になると第２のコンパレータ５が動作し、スイッチ６をＯＮすることにより初めて外付けＦＥＴ１のゲートがオペアンプ２と接続され、本来の能力あるＬＤＯとして動作を開始する。

このときに、内蔵ＦＥＴ７は過電流防止用のため能力を低く設定してあるので、ＬＤＯが最終的に安定電圧に達する前までは、ゲート電圧がかなり低い状態になっている。この状態でスイッチ６をＯＮすると、能力が極めて高い外付けＦＥＴ１にとってはゲート電圧が低すぎるため大電流を出力し、ＬＤＯ出力電圧を一気に電源電圧まで持ち上げてしまう可能性がある。

そこで、ＬＤＯ出力電圧が所望の電圧に近づき内蔵ＦＥＴ７のゲートが十分高い電圧になってからスイッチ６をＯＮするように、ディレイ回路８により第２のコンパレータ５の出力信号を遅延させることにより、外付けＦＥＴ１を接続した際のＬＤＯ出力電圧変動をなくすことができる。

このように、スイッチ６が切り替えられ、能力あるＬＤＯとして準備ができているか否かに関して、ディレイ回路８の出力をステータス・ポートとすることでＩＣの出力ピンの状態あるいはレジスタに書き込むことにより、マイコンに知らせることができる。

（実施の形態４）
図４は本発明の実施の形態４におけるＬＤＯ出力ショート保護システムの構成を示すブロック図である。図４において、９はヒステリシス付きコンパレータである。その他、図３と同一機能を有するブロックについては同一符号を付して詳しい説明は省略する。

実施の形態４のＬＤＯ出力ショート保護システムについて、その動作を説明する。

外付けＦＥＴ１は基準電圧が入力されるオペアンプ２によりゲート電圧が制御され、外付けＦＥＴ１の出力はＲ１，Ｒ２の抵抗分割に接続され、抵抗分割の中点がオペアンプ２に入力されることによりフィードバックが加わり、所望の電圧を出力する。また、ＬＤＯ出力電圧をヒステリシス付きコンパレータ９により検出し、所定の電圧Ｖ１以下に出力が下がるとショートとみなし、その立ち下りエッジをもってＬＤＯをシャットダウンさせることにより、ＬＤＯ出力ショート保護を行っている。

ただし、ＬＤＯ立ち上げ時は内蔵ＦＥＴ７のみがオペアンプ２と接続しており、ＬＤＯ出力電圧が所定の電圧Ｖ２（Ｖ２＞Ｖ１）以上になるとヒステリシス付きコンパレータ９がＬ→Ｈの動作をし、その立ち上がりエッジをもってスイッチ６をＯＮすることにより初めて外付けＦＥＴ１のゲートがオペアンプと接続され、本来の能力あるＬＤＯとして動作を開始する。

このときに、内蔵ＦＥＴ７は過電流防止用のため能力を低く設定してあるので、ＬＤＯが最終的に安定電圧に達する前までは、ゲート電圧がかなり低い状態になっている。この状態でスイッチ６をＯＮすると、能力が極めて高い外付けＦＥＴ１にとってはゲート電圧が低すぎるため大電流を出力し、ＬＤＯ出力電圧を一気に電源電圧まで持ち上げてしまう可能性がある。

そこで、ＬＤＯ出力電圧が所望の電圧に近づき内蔵ＦＥＴ７のゲートが十分高い電圧になってからスイッチ６をＯＮするように、ディレイ回路８によりコンパレータ９の出力信号を遅延させることにより、外付けＦＥＴ１を接続した際のＬＤＯ出力電圧変動をなくすことができる。

このようにスイッチ６が切り替えられ、能力あるＬＤＯとして準備ができているか否かに関して、ディレイ回路８の出力をステータス・ポートとすることによって、ＩＣの出力ピンの状態やレジスタに書き込むことにより、マイコンに知らせることができる。また、ヒステリシス付きコンパレータ９を用いて、２つの違う電圧を立ち上がり・立ち下がりのそれぞれのエッジで検出することにより、１つのコンパレータで実現することができる。

本発明は、外付けＦＥＴを用いたＬＤＯの出力ショート保護システムに適用され、特に初期ショート状態からのＬＤＯ立上げにおいても、過電流を防止することができるＬＤＯ出力ショート保護システムに用いて有効である。

本発明の実施の形態１におけるＬＤＯ出力ショート保護システムの構成を示すブロック図 本発明の実施の形態２におけるＬＤＯ出力ショート保護システムの構成を示すブロック図 本発明の実施の形態３におけるＬＤＯ出力ショート保護システムの構成を示すブロック図 本発明の実施の形態４におけるＬＤＯ出力ショート保護システムの構成を示すブロック図 従来のＬＤＯ出力ショート保護システムの構成を示すブロック図

符号の説明

１ 外付けＦＥＴ
２ オペアンプ
３，５，９ コンパレータ
４，８ ディレイ回路
６ スイッチ
７ 内蔵ＦＥＴ
Ｒ１，Ｒ２ 抵抗
Ｃ コンデンサ

Claims (4)

1. 外付けＦＥＴと、そのゲート電圧を制御するために基準電圧と前記外付けＦＥＴの出力を抵抗分割する２つの抵抗の中点が入力されるオペアンプと、前記外付けＦＥＴの出力に安定化のためのコンデンサを接続したロー・ドロップアウト・レギュレータ（以下、ＬＤＯという）に用いられるＬＤＯ出力ショート保護システムであって、前記ＬＤＯの出力がＧＮＤに対してショートしていることを検出するために、前記ＬＤＯの出力電圧が所定の電圧以下になると前記ＬＤＯをシャットダウンさせる第１のコンパレータと、前記ＬＤＯの立上げ時に初期ショートしているか否かを検出するために前記ＬＤＯの出力が所定の電圧以上になると動作する第２のコンパレータと、前記第２のコンパレータ出力信号により制御され、前記外付けＦＥＴのゲートと前記オペアンプの出力を接続するスイッチと、前記ＬＤＯの立ち上げ時に動作して初期ショート時に過電流を防止するゲートが前記オペアンプの出力に接続され、かつ該出力が前記外付けＦＥＴの出力に接続される比較的オン抵抗が高い内蔵ＦＥＴにより構成したことを特徴とするＬＤＯ出力ショート保護システム。
2. 前記第２のコンパレータの出力に前記第２のコンパレータ出力を遅延させるディレイ回路を接続し、前記ディレイ回路の出力により前記外付けＦＥＴのゲートを前記オペアンプの出力に接続したことを特徴とする請求項１記載のＬＤＯ出力ショート保護システム。
3. 前記ディレイ回路の出力をステータス・ポートに兼用したことを特徴とする請求項２記載のＬＤＯ出力ショート保護システム。
4. ヒステリシス付きコンパレータを使用し、前記ＬＤＯのシャットダウンと前記ディレイ回路の操作を、それぞれ立ち下がりと立ち上がりのエッジ検出により行うことを特徴とする請求項３記載のＬＤＯ出力ショート保護システム。

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