JPWO2020084966A1 - 電子制御装置 - Google Patents

Abstract

コスト増加を抑えつつ、幅広い駆動電流の電子機器に対応可能な汎用性および信頼性に優れた電源装置（電源ASIC）とそれを用いた電子制御装置を提供する。第１の電圧を出力する第１電源回路と、前記第１の電圧から第２の電圧を生成する第２電源回路と、前記第１電源回路および前記第２電源回路とは独立して配置された第１のＭＯＳ ＦＥＴと、を備え、前記第２電源回路は、基準電圧を出力する基準電源と、前記基準電圧を増幅する増幅器と、前記第１のＭＯＳ ＦＥＴと並列に接続された第２のＭＯＳ ＦＥＴと、前記第１のＭＯＳ ＦＥＴのゲート端子の電圧値を検出する電圧検出部と、前記増幅器からの出力を前記第１のＭＯＳ ＦＥＴのゲート端子または前記第２のＭＯＳ ＦＥＴのゲート端子のいずれかに接続する切替部と、を有し、前記電圧検出部により検出した起動時の電圧値に基づき、前記切替部を制御する。

Description

本発明は、電子制御装置における電源装置出力部の切替え回路に係り、特に、エンジン制御やバッテリー制御など幅広い駆動電流での制御が要求される車載用の電子制御装置に適用して有効な技術に関する。

電子制御装置に搭載される電源装置は、一般的に高い電流駆動能力を持つことで幅広い用途に使用することが出来る。一方で、高い電流駆動能力を持つ電源装置を、低電流駆動の用途で用いるとオーバースペックとなり電源装置（電子制御装置）のコストアップの要因となる。

ここで、半導体集積回路IC（Integrated Circuit）は、IC内に構成部品を集積することで高集積化と低コスト化を実現しており、ICを用いた電源装置が広く製品化されている。
このICを用いた電源装置の場合も同様に、高い電流駆動能力を持つ電源装置を低電流駆動の用途で使用するとコスト増となる。また、用途毎に最適なICを新規に開発すれば、電源装置のオーバースペックによるコスト増は解消されるが、IC開発の開発期間や開発コストが増大する問題が発生する。

このように、同一仕様のICを用いた電源装置を幅広い電流駆動の用途に使用できる低コストで汎用性の高い電源装置（電子制御装置）の提供が求められている。

車載電子制御装置においても、車両の電動化や高機能化に伴い搭載されるマイクロコンピュータ（マイコン）などの半導体の消費電流は増加してきており、電源装置に求められる電流駆動能力は増大している。また一方で、比較的小さい消費電流の電子制御装置にも、同じ電源装置を流用することで、低コスト化と製品開発期間の短縮が可能である。

本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には「シリーズレギュレータ用のＩＣ回路であって、内蔵する出力制御用のＰｃｈＭＯＳＦＥＴと、出力電圧を所定の基準電圧と比較して、その比較結果によって前記ＰｃｈＭＯＳＦＥＴを駆動する制御部と、前記ＰｃｈＭＯＳＦＥＴのバイアス制御信号をＩＣ外部へ出力する第１のＩＣ端子と、を具備し、前記第１のＩＣ端子に外付けＰｃｈＭＯＳＦＥＴを接続することで、前記外付けＰｃｈＭＯＳＦＥＴの駆動による出力制御も可能とする」ことが記載されており、外付けＰｃｈＭＯＳＦＥＴと内蔵ＰｃｈＭＯＳＦＥＴを使用する電源装置が提案されている。

特開２００７−１４０６５０号公報

上述したように、電子制御装置に搭載される電源装置（電源ASIC：Application Specific Integrated Circuit）、特に、エンジンやインバータ、バッテリーコントローラ向けなど幅広い電子機器への適用が期待される車載電子制御装置の電源装置（電源ASIC）においては、オーバースペックによるコスト増加を抑えつつ、幅広い電流駆動能力に対応することが求められている。

上記特許文献１では、外付けＰｃｈＭＯＳＦＥＴと内蔵ＰｃｈＭＯＳＦＥＴの両方を備えており、小電流から大電流までの広範な用途に対応することができるが、出力電圧を所定の基準電圧と比較して、その比較結果によって外付けＰｃｈＭＯＳＦＥＴと内蔵ＰｃｈＭＯＳＦＥＴの駆動を切替えるため、起動後にノイズ等の要因による誤動作（誤切替え）が懸念される。

そこで、本発明の目的は、コスト増加を抑えつつ、幅広い駆動電流の電子機器に対応可能な汎用性および信頼性に優れた電源装置（電源ASIC）とそれを用いた電子制御装置を提供することにある。

具体的には、外付けＦＥＴとＩＣ内臓ＦＥＴを切替えて駆動する電源装置（電源ASIC）において、電子制御装置の安定動作のための確実な切替方法と、低コスト化のためＩＣピンの増加を伴わない電源回路を備える電源装置および電子制御装置を実現することを目的とする。

上記課題を解決するために、本発明は、第１の電圧を出力する第１電源回路と、前記第１の電圧から第２の電圧を生成する第２電源回路と、前記第１電源回路および前記第２電源回路とは独立して配置された第１のＭＯＳ ＦＥＴと、を備え、前記第２電源回路は、基準電圧を出力する基準電源と、前記基準電圧を増幅する増幅器と、前記第１のＭＯＳ ＦＥＴと並列に接続された第２のＭＯＳ ＦＥＴと、前記第１のＭＯＳ ＦＥＴのゲート端子の電圧値を検出する電圧検出部と、前記増幅器からの出力を前記第１のＭＯＳ ＦＥＴのゲート端子または前記第２のＭＯＳ ＦＥＴのゲート端子のいずれかに接続する切替部と、を有し、前記電圧検出部により検出した起動時の電圧値に基づき、前記切替部を制御することを特徴とする。

本発明によれば、コスト増加を抑えつつ、幅広い駆動電流の電子機器に対応可能な汎用性および信頼性に優れた電源装置（電源ASIC）とそれを用いた電子制御装置を実現することができる。

具体的には、起動時に安定した端子電圧を検出し、その結果をラッチすることで、起動後のノイズ等の影響による意図しない切替動作を防ぐことが出来る。

また、検出結果をレジスタを介してマイコンで読むことで、正常動作の検証が可能となる。

さらに、外付けＦＥＴと内蔵ＦＥＴ駆動に必要なＩＣの３端子に対し、追加端子を必要とせず、低コストで幅広い電流駆動が可能な電源装置（電源ASIC）とそれを用いた電子制御装置を提供できる。

上記した以外の課題、構成及び効果は、以下の実施形態の説明によって明らかにされる。

第１の実施例における内蔵ＦＥＴ駆動の回路構成図である。 第１の実施例における外付けＦＥＴ駆動の回路構成図である。 第１の実施例における電源起動時の一例を示すタイミングチャートである。 第２の実施例における内蔵ＦＥＴ駆動の回路構成図である。 第２の実施例における外付けＦＥＴ駆動の回路構成図である。 第２の実施例における電源起動時の一例を示すタイミングチャートである。 第３の実施例における内蔵ＦＥＴ駆動の回路構成図である。 第３の実施例における外付けＦＥＴ駆動の回路構成図である。 第３の実施例における電源起動時の一例を示すタイミングチャートである。 第４の実施例における回路構成図である。 第５の実施例における回路構成図である。

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

図１Ａから図２を用いて、本発明の実施例１について説明する。図１Ａおよび図１Ｂは本実施例の電源装置（電源ASIC）の回路構成図を示しており、図２は本実施例の動作（作用）を示すタイミングチャートである。図１Ａは内蔵ＦＥＴ（内蔵ＮＭＯＳ ＦＥＴ）２１駆動時の電源装置を示し、図１Ｂは外付けＦＥＴ（外付けＮＭＯＳ ＦＥＴ）１７駆動時の電源装置を示す。

図１Ａ、図１Ｂに示す電源装置は、集積回路１０を備え、本電源装置の出力Ｖ２には負荷となるマイコン４０が接続され、図１Ｂでは、外付けＦＥＴ（外付けＮＭＯＳ ＦＥＴ）１７を備える。

集積回路１０は、端子３１を介してＶ１電圧を出力する第１電源（回路）１３、端子３２の電圧を検出する電圧検出部２２、その検出結果により出力ＦＥＴを切替える切替部２３、また検出結果を保持（記録）するレジスタ２４を備える。レジスタ２４は端子３４を介してマイコン４０とシリアル通信などで接続される。端子３２は、図１ＡではＶ１電圧ライン（端子３１の接続ライン）に接続され、図１Ｂでは外付けＮＭＯＳ ＦＥＴ１７のゲートに接続される。切替部２３は、第１のＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）のゲート端子に接続され、さらに帰還抵抗１４、１５を介してＧＮＤに接続される。

ここで、Ｖ１電圧は第１電源（回路）１３の出力電圧であり、図１Ａ、図１Ｂの第２電源回路２０Ａ、２０Ｂは、このＶ１電圧からＶ２電圧を生成する。本電源装置は起動時に、まず第１電源回路が動作しＶ１電圧を生成する。

次に、第２電源回路２０Ａ、２０Ｂが動作を開始する。この時、電圧検出部２２は、端子３２の電圧がＶ１電圧であるかを検出する。図１Ａのように端子３２がＶ１に接続されている場合は、端子３２はＶ１電圧と同じ電圧となり、Ｖ１に接続されていると判定される。Ｖ１に接続されていると判定されると、切替部２３により増幅器１２の出力は内蔵ＦＥＴ２１のゲートに接続される。

端子３２の電圧検出およびＦＥＴの接続を完了すると、第２電源回路２０Ａは動作を開始し、基準電圧１１を増幅器１２で増幅することで、内蔵ＦＥＴ２１で出力電圧Ｖ２を出力する。出力電圧Ｖ２は、端子３３に接続される負帰還抵抗１４、１５で分圧された電圧が増幅器１２の反転入力に接続（入力）されることで負帰還制御され所望の出力電圧Ｖ２となる。

一方、図１Ｂで端子３２が外付けＮＭＯＳ ＦＥＴ１７のゲートに接続されている場合は、第１電源１３の起動後には、端子３２電圧はプルダウン抵抗１６、および帰還抵抗１４、１５を介してＧＮＤに接続されており０Ｖとなっている。電圧検出部２２は、端子３２の０Ｖを検出して、端子３２がＶ１に接続されていないことを判定する。検出結果から切替部２３により増幅器１２の出力は外付けＮＭＯＳ ＦＥＴ１７のゲートに接続される。接続完了後に、第２電源回路２０Ｂは動作を開始し、増幅回路の負帰還動作により、外付けＮＭＯＳ ＦＥＴ１７を介して所望の出力電圧Ｖ２が出力される。プルダウン抵抗１６は、第１のＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）のゲート端子とソース端子間に配置される。

上記のように、本実施例の電源装置（電子制御装置）は、第１の電圧（Ｖ１）を出力する第１電源回路１３と、第１の電圧（Ｖ１）から第２の電圧（Ｖ２）を生成する第２電源回路２０Ａ，２０Ｂと、第１電源回路１３および第２電源回路２０Ａ，２０Ｂとは独立して配置された第１のＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）と、を備え、第２電源回路２０Ａ，２０Ｂは、基準電圧を出力する基準電源１１と、基準電圧を増幅する増幅器１２と、第１のＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）と並列に接続された第２のＭＯＳ ＦＥＴ（内蔵ＮＭＯＳ ＦＥＴ２１）と、第１のＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）のゲート端子の電圧値を検出する電圧検出部２２と、増幅器１２からの出力を第１のＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）のゲート端子または第２のＭＯＳ ＦＥＴ（内蔵ＮＭＯＳ ＦＥＴ２１）のゲート端子のいずれかに接続する切替部２３と、を有し、電圧検出部２２により検出した起動時の電圧値に基づき、切替部２３を制御する。また、電圧検出部２２により検出した電圧値を保持（記録）するレジスタ２４を備えている。

また、本実施例では、第１のＭＯＳ ＦＥＴはＮ型ＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）であり、切替部２３は、電圧検出部２２により検出した起動時の電圧値が０Ｖである場合、増幅器１２からの出力を第１のＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）のゲート端子に接続し、第１の電圧（Ｖ１）である場合、増幅器１２からの出力を第２のＭＯＳ ＦＥＴ（内蔵ＮＭＯＳ ＦＥＴ２１）のゲート端子に接続する。

図２は、本実施例の動作（作用）を示すタイミングチャートである。起動信号の立上りから第１電源回路１３が起動し、出力電圧Ｖ１が立上る。Ｖ１電圧の立上りの完了後に、電圧検出部２２の検出期間が開始され、端子３２電圧の接続が判定される。電圧検出部２２は、第１電源回路１３の起動後から所定の時間で第１のＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）のゲート端子の電圧値を検出する。

この検出期間の端子３２の電圧は、図１Ａの第１電源１３出力に接続の場合は、Ｖ１電圧となり、図１Ｂの外付けＮＭＯＳ ＦＥＴ１７接続の場合は０Ｖとなる。電圧検出部２２は、検出期間中に端子３２電圧がＶ１電圧か０Ｖかを判定する。電圧検出部２２は、誤った検出を避けるため検出のフィルタ時間を持ち、端子３２の電圧がＶ１電圧か０Ｖかを一定時間一定の電圧となっているときに検出を完了する。端子３２の電圧検出が完了（確定）すると、検出結果に応じて切替部２３で図１Ａの場合は内臓ＮＭＯＳ ＦＥＴ２１が接続され、図１Ｂの場合は外付けＮＭＯＳ ＦＥＴ１７が接続され、第２電源回路２０Ａまたは２０Ｂが起動開始（出力開始）し所望のＶ２電圧が出力される。

電圧検出部２２の検出結果は検出部でラッチ（保持）されるため、検出期間後は切替部２３の接続は変わらず、ノイズ等の影響による誤った接続となったりしないため安定した電源出力を維持できる。

また、端子３２の電圧の検出結果は、レジスタ２４に保持され、端子３４を介してシリアル通信などによりマイコン４０に検出結果を送信できる。これにより、マイコン４０から端子３２の検出結果を参照することが出来、電圧検出部２２が正しく判定し、正常なＦＥＴ接続となっているかを確認することが可能となる。

さらにマイコン４０から、端子３４を介してシリアル通信でレジスタ２４の検出結果を書き換えることも可能である。レジスタ２４の値が書き換えられると、電圧検出部２２の結果も同じく書き換えられ、それに伴い切替部２３の接続を変更することが可能である。
つまり、レジスタ２４は、マイコン４０との通信により書き換え可能であり、レジスタ２４に保持（記録）された情報に基づき、切替部２３を制御することができる。

これにより、図１Ｂの電源装置で、例えばノイズ等の外乱の影響を受けて電圧検出部２２が端子３２の電圧検出を誤り、内蔵ＮＭＯＳ ＦＥＴ２１が接続されＶ２電圧が出力された場合でも、マイコン起動後のレジスタ２４の書換えにより、正常接続の外付けＮＭＯＳ ＦＥＴ１７へ接続を変更することが可能となる。

以上のように、本実施例の電源装置（電源ASIC）では、集積回路１０の端子３２が、第１電源回路１３の出力Ｖ１に接続されているか、外付けＮＭＯＳ ＦＥＴ１７に接続されているかを電源起動時に電源検出部２２で検出して、出力のＦＥＴを切替えることが出来る。これにより、切替えの為の追加のピンを必要とせず、同一仕様の集積回路１０を用いて、低電流から大電流までの幅広い負荷に対応可能な低コストな電源装置（電源ASIC）とそれを搭載する電子制御装置を提供することができる。

図３Ａから図４を用いて、本発明の実施例２について説明する。図３Ａおよび図３Ｂは本実施例の電源装置（電源ASIC）の回路構成図を示しており、図４は本実施例の動作（作用）を示すタイミングチャートである。

図３Ａは、図１Ａの回路構成に第２電源回路２０Ａの出力電圧Ｖ２の電圧が正常に出力されたかどうかを判定する出力判定部２５が追加されている。この出力判定部２５は、第２電源回路２０Ａの出力電圧Ｖ２が起動時に正常出力するかどうかを判定する。出力電圧Ｖ２が一定時間以内に所望（所定）の電圧とならない場合は、切替部２３の接続を反転させる。

例えば、図３Ａの回路で、端子３２がオープン故障となった場合、図４に示すように端子３２の電圧は０Ｖ一定となることがある。この場合は、電圧検出部２２の検出で外付けＮＭＯＳ ＦＥＴ１７接続が判定され、外付けＮＭＯＳ ＦＥＴ１７が選択されるが、実際には外付けＮＭＯＳ ＦＥＴ１７は接続されていないため、Ｖ２電圧は出力されない。ここで、出力判定部２５によりＶ２電圧が正常出力されないことを判定（確定）し、ＮＧ判定信号を出力して切替部２３の接続を反転し、内蔵ＮＭＯＳ ＦＥＴ２１に接続し再起動する。これにより、端子３２のオープン故障時も正常にＶ２電圧を生成することが可能となる。

また、外来ノイズなど特殊な要因により、電圧検出部２２が所望の検出とならず、切替部２３が誤った接続となりＶ２が正常に出力されない場合でも、出力判定部２５の判定動作により切替部２３の接続が正常接続に切り替わることでＶ２電圧が出力される。

同様に、図３Ｂにおいても、例えば、一部の部品の故障や、電圧検出部２２の誤検出などで誤った切替接続が選択され、Ｖ２電圧が出力されない場合でも、出力判定部２５の判定動作により切替部２３を反転させ、Ｖ２電圧が正常出力する機会を作ることが可能となる。

さらに、再起動後もＶ２電圧が正常出力しない場合は、さらに切替部２３の接続を反転させ再起動動作を繰り返すことで、基板上のショート故障など一時的な故障であれば、故障状態が回復した後に正常にＶ２電圧を出力することが可能である。

以上のように、本実施例の電源装置（電源ASIC）では、Ｖ２電圧が起動時に正常出力するかどうかを判定する出力判定部２５を追加することで、端子オープンなどの故障や、外来ノイズなどの要因により、Ｖ２電圧が正常起動しない場合は、切替部２３を反転させて再起動させることで、Ｖ２電圧を正常出力することが可能となる。

図５Ａから図６を用いて、本発明の実施例３について説明する。図５Ａおよび図５Ｂは本実施例の電源装置（電源ASIC）の回路構成図を示しており、図６は本実施例の動作（作用）を示すタイミングチャートである。本実施例は、ＦＥＴとしてＰＭＯＳ ＦＥＴを使用した場合の例である。

図５Ａは、図３Ａの内蔵ＮＭＯＳ ＦＥＴ２１を内蔵ＰＭＯＳ ＦＥＴ１９に変更したものであり、図５Ｂは、図３Ｂの内蔵ＮＭＯＳ ＦＥＴ２１と外付けＮＭＯＳ ＦＥＴ１７を内蔵ＰＭＯＳ ＦＥＴ１９と外付けＰＭＯＳ ＦＥＴ１８に変更したものである。また、プルダウン抵抗１６をプルアップ抵抗３６に変更している。本実施例のように、外付けＰＭＯＳ ＦＥＴ１８出力とする場合は、実施例１および２の外付けＮＭＯＳ ＦＥＴ１７の場合とは、端子３２の検出電圧が異なる。プルアップ抵抗３６は、第１のＭＯＳ ＦＥＴ（外付けＰＭＯＳ ＦＥＴ１８）のゲート端子とソース端子間に配置される。

図５Ｂの接続（回路構成）の場合、端子３２はプルアップ抵抗３６を介して第１電源回路１３の出力Ｖ１に接続される。そのため第１電源回路１３の出力電圧Ｖ１の起動後は、図６に示すように端子３２電圧はＶ１電圧となる。電圧検出部２２は端子３２がＶ１電圧となっている場合は、切替部２３により外付けＰＭＯＳ ＦＥＴ１８を接続する。接続完了後に、第２電源回路２０Ｂが起動し、所望のＶ２電圧が出力される。

一方、図５Ａでは、端子３２をＧＮＤに接続することで、図５Ｂとは逆に０Ｖ一定の電圧となる。電圧検出部２２は、検出期間に端子３２電圧の０Ｖを検出し、内蔵ＰＭＯＳ ＦＥＴ１９が接続され、所望のＶ２電圧が出力される。

つまり、本実施例では、第１のＭＯＳ ＦＥＴはＰ型ＭＯＳ ＦＥＴ（外付けＰＭＯＳ ＦＥＴ１８）であり、切替部２３は、電圧検出部２２により検出した起動時の電圧値が第１の電圧（Ｖ１）である場合、増幅器１２からの出力を第１のＭＯＳ ＦＥＴ（外付けＰＭＯＳ ＦＥＴ１８）のゲート端子に接続し、０Ｖである場合、増幅器１２からの出力を第２のＭＯＳ ＦＥＴ（内蔵ＰＭＯＳ ＦＥＴ１９）のゲート端子に接続する。

このように、外付けＦＥＴにＰＭＯＳを使用する場合は、端子３２の電圧が反対となるため専用の集積回路１０が必要となる。なお、内蔵のＦＥＴに関しては、増幅器１２を含めた第２電源回路の構成により、必ずしもＮＭＯＳとＰＭＯＳの区別をする必要はない。

このように、外付けＰＭＯＳ ＦＥＴ１８を用いて、内臓ＦＥＴと切替る場合でも、実施例１や実施例２と同様に、端子３２の電圧検出により出力のＦＥＴを切替えることが出来る。これにより、切替えの為の追加のピンを必要とせず、同一仕様の集積回路１０を用いて、低電流から大電流までの幅広い負荷に対応可能な低コストな電源装置（電源ASIC）とそれを搭載する電子制御装置を提供することができる。

図７を用いて、本発明の実施例４について説明する。図７は同一の回路基板を使用して基板上に配置された構成部品の実装・非実装（配線接続・非接続）の選択により実施例１で示した図１Ａと図１Ｂの回路を実現する回路構成例である。

図７の外付けＮＭＯＳ ＦＥＴ１７、プルダウン抵抗１６を非実装（非接続）とし、０Ω抵抗３５を実装（配線接続）することで、図１Ａの回路構成と同等の構成となる。また、逆に０Ω抵抗３５を非実装（非接続）とし、外付けＮＭＯＳ ＦＥＴ１７、プルダウン抵抗１６を実装（配線接続）することで図１Ｂの回路構成と同等の構成が実現できる。

つまり、本実施例の電源装置（電子制御装置）は、第１電源回路１３、第２電源回路２０Ｂ、第１のＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）が同一の回路基板上に配置され、第１電源回路１３と第１のＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）のゲート端子間に０Ω抵抗３５が配置され、第１のＭＯＳ ＦＥＴ（外付けＮＭＯＳ ＦＥＴ１７）、プルダウン抵抗１６、０Ω抵抗３５の各素子の配線接続の選択により第２電源回路２０Ｂの回路構成を決定する。

このように、図７の回路構成（回路基板構成）で少数部品の実装・非実装（配線接続・非接続）を変えることで端子３２の接続を変え、同一基板を使用して外付けＦＥＴ駆動、内蔵ＦＥＴ駆動の第２電源回路を実現することができる。これにより複数の用途に同一の基板パターン（回路基板）を使用でき、低コストの電源装置を実現することができる。

図８を用いて、本発明の実施例５について説明する。本実施例は、外付けＦＥＴにＰＭＯＳを用いた例であり、実施例４（図７）の変形例に相当する。

実施例４（図７）と同様に、外付けＰＭＯＳ ＦＥＴ１８、プルアップ抵抗３６、０Ω抵抗３７の実装・非実装（配線接続・非接続）の選択により、同一の回路基板を使用して外付けＰＭＯＳ ＦＥＴ１８駆動と内蔵ＮＭＯＳ ＦＥＴ２１を切替えることが出来る。

外付けＦＥＴ駆動の場合は、外付けＰＭＯＳ ＦＥＴ１８、プルアップ抵抗３６を実装（配線接続）し、０Ω抵抗３７を非実装（非接続）とする。また内蔵ＦＥＴ駆動の場合は、逆に外付けＰＭＯＳ ＦＥＴ１８、プルアップ抵抗３６を非実装（非接続）とし、０Ω抵抗３７を実装（配線接続）する。

つまり、本実施例の電源装置（電子制御装置）は、第１電源回路１３、第２電源回路２０Ｂ、第１のＭＯＳ ＦＥＴ（外付けＰＭＯＳ ＦＥＴ１８）は同一の回路基板上に配置され、第１電源回路１３と第１のＭＯＳ ＦＥＴ（外付けＰＭＯＳ ＦＥＴ１８）のゲート端子間にプルアップ抵抗３６が配置され、かつ、第１のＭＯＳ ＦＥＴ（外付けＰＭＯＳ ＦＥＴ１８）のゲート端子は０Ω抵抗３７を介してＧＮＤに接続され、第１のＭＯＳ ＦＥＴ（外付けＰＭＯＳ ＦＥＴ１８）、プルアップ抵抗３６、０Ω抵抗３７の各素子の配線接続の選択により第２電源回路２０Ｂの回路構成を決定する。

これにより、実施例４と同様に同一の基板パターン（回路基板）を使用して外付けＦＥＴ駆動、内蔵ＦＥＴ駆動の第２電源回路を実現することができ、低コストの電源装置を実現することができる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。
例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１０…集積回路
１１…基準電圧（基準電源）
１２…増幅器
１３…第１電源（回路）
１４，１５…帰還抵抗（負帰還抵抗）
１６…プルダウン抵抗
１７…外付けＦＥＴ（外付けＮＭＯＳ ＦＥＴ）
１８…外付けＦＥＴ（外付けＰＭＯＳ ＦＥＴ）
１９…内臓ＦＥＴ（内蔵ＰＭＯＳ ＦＥＴ）
２０Ａ，２０Ｂ…第２電源回路
２１…内蔵ＦＥＴ（内蔵ＮＭＯＳ ＦＥＴ）
２２…電圧検出部
２３…切替部
２４…レジスタ
２５…出力判定部
３１，３２，３３，３４…端子
３５，３７…０Ω抵抗
３６…プルアップ抵抗
４０…マイコン

Claims (14)

1. 第１の電圧を出力する第１電源回路と、
   前記第１の電圧から第２の電圧を生成する第２電源回路と、
   前記第１電源回路および前記第２電源回路とは独立して配置された第１のＭＯＳ ＦＥＴと、を備え、
   前記第２電源回路は、基準電圧を出力する基準電源と、
   前記基準電圧を増幅する増幅器と、
   前記第１のＭＯＳ ＦＥＴと並列に接続された第２のＭＯＳ ＦＥＴと、
   前記第１のＭＯＳ ＦＥＴのゲート端子の電圧値を検出する電圧検出部と、
   前記増幅器からの出力を前記第１のＭＯＳ ＦＥＴのゲート端子または前記第２のＭＯＳ ＦＥＴのゲート端子のいずれかに接続する切替部と、を有し、
   前記電圧検出部により検出した起動時の電圧値に基づき、前記切替部を制御する電子制御装置。
2. 請求項１に記載の電子制御装置であって、
   前記電圧検出部により検出した電圧値を記録するレジスタを備える電子制御装置。
3. 請求項２に記載の電子制御装置であって、
   前記第２の電圧が入力されるマイコンを備え、
   前記レジスタと前記マイコンは、シリアル通信で接続される電子制御装置。
4. 請求項３に記載の電子制御装置であって、
   前記レジスタは、前記マイコンとの通信により書き換え可能であり、
   前記レジスタに記録された情報に基づき、前記切替部を制御する電子制御装置。
5. 請求項１に記載の電子制御装置であって、
   前記第２の電圧を判定する出力判定部を備え、
   前記出力判定部は、前記第２の電圧が一定時間以内に所定の電圧とならない場合、前記切替部の接続を反転させる電子制御装置。
6. 請求項５に記載の電子制御装置であって、
   前記出力判定部は、前記第２の電圧が所定の電圧とならない場合、所定の電圧になるまで前記切替部の接続を繰り返し反転させる電子制御装置。
7. 請求項１に記載の電子制御装置であって、
   前記第１のＭＯＳ ＦＥＴはＮ型ＭＯＳ ＦＥＴであり、
   前記切替部は、前記電圧検出部により検出した起動時の電圧値が０Ｖである場合、前記増幅器からの出力を前記第１のＭＯＳ ＦＥＴのゲート端子に接続し、
   前記第１の電圧である場合、前記増幅器からの出力を前記第２のＭＯＳ ＦＥＴのゲート端子に接続する電子制御装置。
8. 請求項１に記載の電子制御装置であって、
   前記第１のＭＯＳ ＦＥＴはＰ型ＭＯＳ ＦＥＴであり、
   前記切替部は、前記電圧検出部により検出した起動時の電圧値が前記第１の電圧である場合、前記増幅器からの出力を前記第１のＭＯＳ ＦＥＴのゲート端子に接続し、
   ０Ｖである場合、前記増幅器からの出力を前記第２のＭＯＳ ＦＥＴのゲート端子に接続する電子制御装置。
9. 請求項１に記載の電子制御装置であって、
   前記電圧検出部は、前記第１電源回路の起動後から所定の時間で前記第１のＭＯＳ ＦＥＴのゲート端子の電圧値を検出する電子制御装置。
10. 請求項１に記載の電子制御装置であって、
    前記第１のＭＯＳ ＦＥＴはＮ型ＭＯＳ ＦＥＴであり、
    前記第１のＭＯＳ ＦＥＴのゲート端子とソース端子間にプルダウン抵抗が配置される電子制御装置。
11. 請求項１に記載の電子制御装置であって、
    前記第１のＭＯＳ ＦＥＴはＰ型ＭＯＳ ＦＥＴであり、
    前記第１のＭＯＳ ＦＥＴのゲート端子とドレイン端子間にプルアップ抵抗が配置される電子制御装置。
12. 請求項１に記載の電子制御装置であって、
    前記切替部は、前記第１のＭＯＳ ＦＥＴのゲート端子に接続され、
    さらに抵抗を介してＧＮＤに接続される電子制御装置。
13. 請求項１０に記載の電子制御装置であって、
    前記第１電源回路、前記第２電源回路、前記第１のＭＯＳ ＦＥＴは同一の回路基板上に配置され、
    前記第１電源回路と前記第１のＭＯＳ ＦＥＴのゲート端子間に０Ω抵抗が配置され、
    前記第１のＭＯＳ ＦＥＴ、前記プルダウン抵抗、前記０Ω抵抗の各素子の配線接続の選択により前記第２電源回路の回路構成を決定する電子制御装置。
14. 請求項１１に記載の電子制御装置であって、
    前記第１電源回路、前記第２電源回路、前記第１のＭＯＳ ＦＥＴは同一の回路基板上に配置され、
    前記第１電源回路と前記第１のＭＯＳ ＦＥＴのゲート端子間にプルアップ抵抗が配置され、かつ、前記第１のＭＯＳ ＦＥＴのゲート端子は０Ω抵抗を介してＧＮＤに接続され、
    前記第１のＭＯＳ ＦＥＴ、前記プルアップ抵抗、前記０Ω抵抗の各素子の配線接続の選択により前記第２電源回路の回路構成を決定する電子制御装置。

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